JPH0117867Y2 - - Google Patents
Info
- Publication number
- JPH0117867Y2 JPH0117867Y2 JP15077983U JP15077983U JPH0117867Y2 JP H0117867 Y2 JPH0117867 Y2 JP H0117867Y2 JP 15077983 U JP15077983 U JP 15077983U JP 15077983 U JP15077983 U JP 15077983U JP H0117867 Y2 JPH0117867 Y2 JP H0117867Y2
- Authority
- JP
- Japan
- Prior art keywords
- input
- reset
- flip
- flop
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000000737 periodic effect Effects 0.000 claims 1
- 244000145845 chattering Species 0.000 description 11
- 230000001960 triggered effect Effects 0.000 description 3
- 241000030538 Thecla Species 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【考案の詳細な説明】
本考案はチヤタリング除去機能を持つ入力回路
に関する。
に関する。
一般に機械的接点を持つスイツチはチヤタリン
グを生じ、これを電気的に取り除く回路はいろい
ろ考えられている。
グを生じ、これを電気的に取り除く回路はいろい
ろ考えられている。
しかし、ストツプウオツチ等の時計装置に於い
てはスイツチの押された瞬間を確実に捕え且つチ
ヤタリングも取り除かねばならず入力回路の構成
は非常に困難になる。
てはスイツチの押された瞬間を確実に捕え且つチ
ヤタリングも取り除かねばならず入力回路の構成
は非常に困難になる。
本考案は上記の問題を解決し比較的簡単な入力
回路を提供するものである。
回路を提供するものである。
以下図面によつて本考案の実施例を説明する。
第１図ａは従来の入力回路の一例で簡単な構成
で確実に動作するがいくつかの欠点を持つてい
る。第１図ｂにタイミングチヤートを示し、第１
図ａの回路動作を説明する。入力としてＡが入い
ると２個のノアゲートによるＲ−Ｓフリツプフロ
ツプがセツトし、Ｄ型フリツプフロツプに於いて
CLAが“Ｈ”になつた瞬間出力信号が出てメモ
リーされる。つまりCLAの１周期間はチヤタリ
ングをカバーする。Ｒ−Ｓフリツプフロツプを常
時定期的にリセツトする信号RAはCLAより遅れ
ているため、CLAによつてＤ型フリツプフロツ
プの書き込み後Ｒ−Ｓフリツプフロツプがリセツ
トされセツト出力がそれ以後無かつたならＤ型フ
リツプフロツプよりの出力も無くなる。
で確実に動作するがいくつかの欠点を持つてい
る。第１図ｂにタイミングチヤートを示し、第１
図ａの回路動作を説明する。入力としてＡが入い
ると２個のノアゲートによるＲ−Ｓフリツプフロ
ツプがセツトし、Ｄ型フリツプフロツプに於いて
CLAが“Ｈ”になつた瞬間出力信号が出てメモ
リーされる。つまりCLAの１周期間はチヤタリ
ングをカバーする。Ｒ−Ｓフリツプフロツプを常
時定期的にリセツトする信号RAはCLAより遅れ
ているため、CLAによつてＤ型フリツプフロツ
プの書き込み後Ｒ−Ｓフリツプフロツプがリセツ
トされセツト出力がそれ以後無かつたならＤ型フ
リツプフロツプよりの出力も無くなる。
欠点としてはチヤタリングを防止できる様に
CLAの周期を決定しなくてはいけない事で、通
常の入力スイツチでは5msec程のチヤタリングを
考慮する必要があり5msecより大きな間隔でサン
プリングされるのと等価になつて素速い応答は不
可能で、1/1000秒台をストツプウオツチで計時す
る様な入力回路には使用できない。また、リセツ
ト優先のため、リセツト入力RAが入力されてい
る期間にはＲ−Ｓフリツプフロツプから出力を取
り出す事ができないという欠点も有する。
CLAの周期を決定しなくてはいけない事で、通
常の入力スイツチでは5msec程のチヤタリングを
考慮する必要があり5msecより大きな間隔でサン
プリングされるのと等価になつて素速い応答は不
可能で、1/1000秒台をストツプウオツチで計時す
る様な入力回路には使用できない。また、リセツ
ト優先のため、リセツト入力RAが入力されてい
る期間にはＲ−Ｓフリツプフロツプから出力を取
り出す事ができないという欠点も有する。
第２図ａは本考案の実施例の回路図である。ノ
アゲート２と３、そして６と７が各々Ｒ−Ｓフリ
ツプフロツプを形成し各セツト入力にはスイツチ
１よりの入力が接続されている。優先入力である
リセツト側については一方はRB、他方はメモリ
ー５の出力が接続されている。４と５は遅延回路
で“Ｈ”でトリガーするＤ型フリツプフロツプ４
と“Ｈ”の間にラツチするマスターのみによるメ
モリー５によりCBのパルス幅の期間が遅延時間
となる。
アゲート２と３、そして６と７が各々Ｒ−Ｓフリ
ツプフロツプを形成し各セツト入力にはスイツチ
１よりの入力が接続されている。優先入力である
リセツト側については一方はRB、他方はメモリ
ー５の出力が接続されている。４と５は遅延回路
で“Ｈ”でトリガーするＤ型フリツプフロツプ４
と“Ｈ”の間にラツチするマスターのみによるメ
モリー５によりCBのパルス幅の期間が遅延時間
となる。
第２図ｂのタイミングチヤートによる説明をす
ると、入力Ｂは６，７によるＲ−Ｓフリツプフロ
ツプをセツトしOUTには瞬間的に出力が出る。
２と３によるＲ−Ｓフリツプフロツプはリセツト
入力RBを除くタイミングでのＢ入力でセツトさ
れその出力はＷとなる。このＷとOUTをノアゲ
ート８と入力してＹ出力をなす。このＹ出力をＤ
型フリツプフロツプ４がクロツクCBの“Ｈ”で
トリガーしてＺ出力が出る。Ｚ出力をメモリー５
がクロツクCB“Ｈ”の間にラツチするため出力Ｘ
がなされ、クロツクCBに応じてノアゲート８出
力が遅延される。この出力により６と７のＲ−Ｓ
フリツプフロツプをリセツトする。このリセツト
入力はスイツチが押されている間は継続するので
スイツチ１が開放され再び押されるまでOUTに
は出力が現われない。
ると、入力Ｂは６，７によるＲ−Ｓフリツプフロ
ツプをセツトしOUTには瞬間的に出力が出る。
２と３によるＲ−Ｓフリツプフロツプはリセツト
入力RBを除くタイミングでのＢ入力でセツトさ
れその出力はＷとなる。このＷとOUTをノアゲ
ート８と入力してＹ出力をなす。このＹ出力をＤ
型フリツプフロツプ４がクロツクCBの“Ｈ”で
トリガーしてＺ出力が出る。Ｚ出力をメモリー５
がクロツクCB“Ｈ”の間にラツチするため出力Ｘ
がなされ、クロツクCBに応じてノアゲート８出
力が遅延される。この出力により６と７のＲ−Ｓ
フリツプフロツプをリセツトする。このリセツト
入力はスイツチが押されている間は継続するので
スイツチ１が開放され再び押されるまでOUTに
は出力が現われない。
遅延回路はチヤタリングの除去と共にOUTの
最小パルス幅を補償するのでCBのパルス幅だけ
は出力として得られる。本考案ではスイツチのチ
ヤタリング性能に応じてCBとRBの周期を任意に
選択でき、出力も入力スイツチと同期して得られ
るので迅速に制御回路を働かせる事ができる。
最小パルス幅を補償するのでCBのパルス幅だけ
は出力として得られる。本考案ではスイツチのチ
ヤタリング性能に応じてCBとRBの周期を任意に
選択でき、出力も入力スイツチと同期して得られ
るので迅速に制御回路を働かせる事ができる。
CBとRBによつて除去できるチヤタリング期間
はRBが“Ｌ”になり次にCBが“Ｌ”になるまで
の間で最大この時間幅、入力が無くなつてしまう
様なチヤタリングでも対応できる。
はRBが“Ｌ”になり次にCBが“Ｌ”になるまで
の間で最大この時間幅、入力が無くなつてしまう
様なチヤタリングでも対応できる。
尚、２と３のＲ−Ｓフリツプフロツプを設けた
効果について詳述する。第２図ｂのタイミングチ
ヤートの右側に示されるような入力Ｂが印加され
た場合を考える。入力ＢはCBが“Ｈ”になる前
に入力され、次のCBが“Ｈ”となるときに入力
が一時的に無くなるような信号である。この場
合、ノアゲート８の出力をＤ型フリツプフロツプ
４がすぐにクロツクCBでトリガーするため、Ｒ
−Ｓフリツプフロツプ６，７のリセツト入力はす
でに“Ｈ”となり、OUTのパルス幅は狭い。
効果について詳述する。第２図ｂのタイミングチ
ヤートの右側に示されるような入力Ｂが印加され
た場合を考える。入力ＢはCBが“Ｈ”になる前
に入力され、次のCBが“Ｈ”となるときに入力
が一時的に無くなるような信号である。この場
合、ノアゲート８の出力をＤ型フリツプフロツプ
４がすぐにクロツクCBでトリガーするため、Ｒ
−Ｓフリツプフロツプ６，７のリセツト入力はす
でに“Ｈ”となり、OUTのパルス幅は狭い。
問題となるのは入力Ｂは無くなる部分である。
Ｒ−Ｓフリツプフロツプ２，３が設けられていな
い場合、入力Ｂ＝Ｗとなり、タイミングチヤート
は第２図ｂの点線のようになる。この部分では、
ノアゲート８の入力Ｗ、OUTは共に“Ｌ”であ
り、ノアゲート８出力は“Ｈ”となる。この出力
をクロツクCBでトリガーしてしまうとＲ−Ｓフ
リツプフロツプ６，７をリセツトしていた出力Ｘ
はすぐに“Ｌ”となり、リセツトを解除する。こ
の瞬間には入力Ｂが“Ｈ”の状態であり、Ｒ−Ｓ
フリツプフロツプ６，７は再びセツトされる。つ
まり、チヤタリングを吸収できずに２回の入力と
判別してしまうのである。
Ｒ−Ｓフリツプフロツプ２，３が設けられていな
い場合、入力Ｂ＝Ｗとなり、タイミングチヤート
は第２図ｂの点線のようになる。この部分では、
ノアゲート８の入力Ｗ、OUTは共に“Ｌ”であ
り、ノアゲート８出力は“Ｈ”となる。この出力
をクロツクCBでトリガーしてしまうとＲ−Ｓフ
リツプフロツプ６，７をリセツトしていた出力Ｘ
はすぐに“Ｌ”となり、リセツトを解除する。こ
の瞬間には入力Ｂが“Ｈ”の状態であり、Ｒ−Ｓ
フリツプフロツプ６，７は再びセツトされる。つ
まり、チヤタリングを吸収できずに２回の入力と
判別してしまうのである。
一方、Ｒ−Ｓフリツプフロツプ２，３が存在す
れば、遅延回路による遅延時間が短くOUTがす
ぐに“Ｌ”にリセツトされた後もスイツチ入力Ｂ
が続く間はＲ−Ｓフリツプフロツプ６，７のリセ
ツトを維持せしめることができるため、チヤタリ
ングを確実に吸収できる。
れば、遅延回路による遅延時間が短くOUTがす
ぐに“Ｌ”にリセツトされた後もスイツチ入力Ｂ
が続く間はＲ−Ｓフリツプフロツプ６，７のリセ
ツトを維持せしめることができるため、チヤタリ
ングを確実に吸収できる。
OUTからノアゲート８へのフイードバツクは
電源投入時に６と７のＲ−Ｓフリツプフロツプが
セツトで決まり、リセツト入力が無い条件で定ま
るとOUTは“Ｈ”になつたままで一番最初にス
イツチが押された信号を検出できないのでその自
動復帰用である。これは極く短かいパルス雑音等
で上記と同様の状態になつても復帰できる。
電源投入時に６と７のＲ−Ｓフリツプフロツプが
セツトで決まり、リセツト入力が無い条件で定ま
るとOUTは“Ｈ”になつたままで一番最初にス
イツチが押された信号を検出できないのでその自
動復帰用である。これは極く短かいパルス雑音等
で上記と同様の状態になつても復帰できる。
本考案は回路的にも比較的少ない素子数である
のでIC設計上も有利である。
のでIC設計上も有利である。
第１図は入力回路の従来例、第２図は本考案の
実施例である。 １……入力スイツチ、４……Ｄ型フリツプフロ
ツプ、５……ラツチメモリー。
実施例である。 １……入力スイツチ、４……Ｄ型フリツプフロ
ツプ、５……ラツチメモリー。
Claims (1)
- 入力スイツチ、該入力スイツチ１によつてセツ
トされる第１のリセツト優先フリツプフロツプ
６，７、該入力スイツチ１によつてセツトされ且
つ周期的なリセツト信号をリセツト入力とする第
２のリセツト優先フリツプフロツプ２，３、該第
１のリセツト優先フリツプフロツプ６，７及び該
第２のリセツト優先フリツプフロツプ２，３の
各々の出力を入力するノアゲート８、該ノアゲー
ト８の出力を遅延する遅延回路４，５を備え、該
遅延回路４，５により遅延された信号の反転信号
を該第１のリセツト優先フリツプフロツプのリセ
ツト入力とし、該第１のリセツト優先フリツプフ
ロツプの出力をスイツチ入力信号としたことを特
徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077983U JPS59189336U (ja) | 1983-09-29 | 1983-09-29 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077983U JPS59189336U (ja) | 1983-09-29 | 1983-09-29 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59189336U JPS59189336U (ja) | 1984-12-15 |
| JPH0117867Y2 true JPH0117867Y2 (ja) | 1989-05-24 |
Family
ID=30334322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15077983U Granted JPS59189336U (ja) | 1983-09-29 | 1983-09-29 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189336U (ja) |
-
1983
- 1983-09-29 JP JP15077983U patent/JPS59189336U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59189336U (ja) | 1984-12-15 |
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