JPH04372214A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH04372214A JPH04372214A JP3150155A JP15015591A JPH04372214A JP H04372214 A JPH04372214 A JP H04372214A JP 3150155 A JP3150155 A JP 3150155A JP 15015591 A JP15015591 A JP 15015591A JP H04372214 A JPH04372214 A JP H04372214A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input terminal
- input
- output
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007257 malfunction Effects 0.000 abstract description 7
- 239000002245 particle Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 17
- 230000005260 alpha ray Effects 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ラッチ回路に関する。
【０００２】
【従来の技術】従来、ラッチ回路として、図７にその論
理回路図を示すようなものが提案されている。図中、１
はデータ信号ＤＴが入力されるデータ信号入力端子、２
はデータを取り込むタイミングを制御するクロック信号
ＣＫが入力されるクロック信号入力端子、３はＯＲ／Ｎ
ＯＲ回路、４及び５はＯＲ回路、６はＡＮＤ回路、７は
データ出力端子であり、ＯＲ／ＮＯＲ回路３は、その第
１の入力端子３Ａにクロック信号ＣＫが入力され、その
第２の入力端子３Ｂを論理「０」（以下、単に「０」と
いう）に固定するようにされている。また、４Ａ及び４
ＢはそれぞれＯＲ回路４の第１及び第２の入力端子であ
る。
理回路図を示すようなものが提案されている。図中、１
はデータ信号ＤＴが入力されるデータ信号入力端子、２
はデータを取り込むタイミングを制御するクロック信号
ＣＫが入力されるクロック信号入力端子、３はＯＲ／Ｎ
ＯＲ回路、４及び５はＯＲ回路、６はＡＮＤ回路、７は
データ出力端子であり、ＯＲ／ＮＯＲ回路３は、その第
１の入力端子３Ａにクロック信号ＣＫが入力され、その
第２の入力端子３Ｂを論理「０」（以下、単に「０」と
いう）に固定するようにされている。また、４Ａ及び４
ＢはそれぞれＯＲ回路４の第１及び第２の入力端子であ
る。
【０００３】このラッチ回路は、クロック信号ＣＫを「
０」とした場合に、データ信号入力端子１に入力されて
いるデータ信号ＤＴの論理をラッチすべきデータとして
取り込み、これをＡＮＤ回路６とＯＲ回路５からなる閉
回路８に保持するというものであり、例えば、論理「１
」（以下、単に「１」という）をラッチする場合には、
図８に示すように、データ信号入力端子１に入力されて
いるデータ信号ＤＴが「１」とされている状態において
、クロック信号ＣＫが「０」とされる。すると、図９に
示すように、ＯＲ回路４、５の出力は共に「１」となる
ので、ＡＮＤ回路６の出力は「１」となり、この「１」
が閉回路８に保持されることになる。
０」とした場合に、データ信号入力端子１に入力されて
いるデータ信号ＤＴの論理をラッチすべきデータとして
取り込み、これをＡＮＤ回路６とＯＲ回路５からなる閉
回路８に保持するというものであり、例えば、論理「１
」（以下、単に「１」という）をラッチする場合には、
図８に示すように、データ信号入力端子１に入力されて
いるデータ信号ＤＴが「１」とされている状態において
、クロック信号ＣＫが「０」とされる。すると、図９に
示すように、ＯＲ回路４、５の出力は共に「１」となる
ので、ＡＮＤ回路６の出力は「１」となり、この「１」
が閉回路８に保持されることになる。
【０００４】即ち、このようにして、閉回路８に「１」
が保持されると、その後、クロック信号ＣＫが「１」に
反転した場合においても、図１０に示すように、ＯＲ／
ＮＯＲ回路３のＯＲ出力及びＮＯＲ出力はそれぞれ「１
」及び「０」に反転するものの、ＯＲ回路４、５の出力
は共に「１」に維持されるので、閉回路８に保持されて
いるデータ「１」は反転することなくそのまま保持され
、また、続いて、データ信号ＤＴが「０」に反転したと
しても、図１１に示すように、ＯＲ回路４、５の出力は
共に「１」に維持されるので、閉回路８に保持されてい
るデータ「１」は反転することなくそのまま保持される
。このようにして、ラッチ動作が行われる。
が保持されると、その後、クロック信号ＣＫが「１」に
反転した場合においても、図１０に示すように、ＯＲ／
ＮＯＲ回路３のＯＲ出力及びＮＯＲ出力はそれぞれ「１
」及び「０」に反転するものの、ＯＲ回路４、５の出力
は共に「１」に維持されるので、閉回路８に保持されて
いるデータ「１」は反転することなくそのまま保持され
、また、続いて、データ信号ＤＴが「０」に反転したと
しても、図１１に示すように、ＯＲ回路４、５の出力は
共に「１」に維持されるので、閉回路８に保持されてい
るデータ「１」は反転することなくそのまま保持される
。このようにして、ラッチ動作が行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来のラッチ回路においては、α線がＯＲ回路４に突入
した場合、いわゆるソフトエラーを起こし、たとえ、ク
ロック信号ＣＫが「１」で、データを取り込まない状態
となっている場合においても、図８に破線９で示すよう
に、ＯＲ回路４の第２の入力端子４Ｂの論理が瞬間的に
「０」となり、このため、閉回路８に「１」が保持され
ている場合において、データ信号入力端子１に入力され
ているデータ信号ＤＴが「０」になっていると、この「
０」を取り込んでしまい、閉回路８にラッチされている
データは、図８に破線１０で示すように、「１」から「
０」に反転してしまう場合があるという問題点があった
。
従来のラッチ回路においては、α線がＯＲ回路４に突入
した場合、いわゆるソフトエラーを起こし、たとえ、ク
ロック信号ＣＫが「１」で、データを取り込まない状態
となっている場合においても、図８に破線９で示すよう
に、ＯＲ回路４の第２の入力端子４Ｂの論理が瞬間的に
「０」となり、このため、閉回路８に「１」が保持され
ている場合において、データ信号入力端子１に入力され
ているデータ信号ＤＴが「０」になっていると、この「
０」を取り込んでしまい、閉回路８にラッチされている
データは、図８に破線１０で示すように、「１」から「
０」に反転してしまう場合があるという問題点があった
。
【０００６】本発明は、かかる点に鑑み、このようなα
線による誤動作を防止できるようにしたラッチ回路を提
供することを目的とする。
線による誤動作を防止できるようにしたラッチ回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明中、第１の
発明の原理説明図であり、第１の発明によるラッチ回路
は、データ信号ＤＴをその第１の入力端子４Ａに入力さ
れ、クロック信号ＣＫをその第２の入力端子４Ｂに入力
される第１のＯＲ回路４と、クロック信号ＣＫを入力さ
れ、クロック信号ＣＫと同一の論理を出力するゲート回
路１１と、ＯＲ回路４の出力をその第１の入力端子１２
Ａに入力され、ゲート回路１１の出力をその第２の入力
端子１２Ｂに入力されるＯＲ回路１２と、クロック信号
ＣＫと反転関係にある反転クロック信号ＣＫバーをその
第１の入力端子５Ａに入力されるＯＲ回路５と、ＯＲ回
路１２の出力をその第１の入力端子６Ａに入力され、Ｏ
Ｒ回路５の出力をその第２の入力端子６Ｂに入力され、
その出力をデータ出力端子７及びＯＲ回路５の第２の入
力端子５Ｂに供給するようにされたＡＮＤ回路６とを設
けて構成される。なお、８は、前述したように、ＡＮＤ
回路６及びＯＲ回路５からなる閉回路である。
発明の原理説明図であり、第１の発明によるラッチ回路
は、データ信号ＤＴをその第１の入力端子４Ａに入力さ
れ、クロック信号ＣＫをその第２の入力端子４Ｂに入力
される第１のＯＲ回路４と、クロック信号ＣＫを入力さ
れ、クロック信号ＣＫと同一の論理を出力するゲート回
路１１と、ＯＲ回路４の出力をその第１の入力端子１２
Ａに入力され、ゲート回路１１の出力をその第２の入力
端子１２Ｂに入力されるＯＲ回路１２と、クロック信号
ＣＫと反転関係にある反転クロック信号ＣＫバーをその
第１の入力端子５Ａに入力されるＯＲ回路５と、ＯＲ回
路１２の出力をその第１の入力端子６Ａに入力され、Ｏ
Ｒ回路５の出力をその第２の入力端子６Ｂに入力され、
その出力をデータ出力端子７及びＯＲ回路５の第２の入
力端子５Ｂに供給するようにされたＡＮＤ回路６とを設
けて構成される。なお、８は、前述したように、ＡＮＤ
回路６及びＯＲ回路５からなる閉回路である。
【０００８】図２は本発明中、第２の発明の原理説明図
であり、第２の発明によるラッチ回路は、データ信号Ｄ
Ｔをその第１の入力端子１３Ａに入力され、クロック信
号ＣＫをその第２、第３・・・第ｎ（但し、ｎ＝３以上
の整数）の入力端子１３Ｂ１、１３Ｂ２・・・１３Ｂｎ
−１に入力されるＯＲ回路１３と、反転クロック信号Ｃ
Ｋバーをその第１の入力端子５Ａに入力されるＯＲ回路
５と、ＯＲ回路１３の出力をその第１の入力端子６Ａに
入力され、ＯＲ回路５の出力をその第２の入力端子６Ｂ
に入力され、その出力をデータ出力端子７及びＯＲ回路
５の第２の入力端子５Ｂに供給するようにされたＡＮＤ
回路６とを設けて構成される。
であり、第２の発明によるラッチ回路は、データ信号Ｄ
Ｔをその第１の入力端子１３Ａに入力され、クロック信
号ＣＫをその第２、第３・・・第ｎ（但し、ｎ＝３以上
の整数）の入力端子１３Ｂ１、１３Ｂ２・・・１３Ｂｎ
−１に入力されるＯＲ回路１３と、反転クロック信号Ｃ
Ｋバーをその第１の入力端子５Ａに入力されるＯＲ回路
５と、ＯＲ回路１３の出力をその第１の入力端子６Ａに
入力され、ＯＲ回路５の出力をその第２の入力端子６Ｂ
に入力され、その出力をデータ出力端子７及びＯＲ回路
５の第２の入力端子５Ｂに供給するようにされたＡＮＤ
回路６とを設けて構成される。
【０００９】
【作用】本発明中、第１の発明によれば、クロック信号
ＣＫが「１」、閉回路８に保持されているデータが「１
」で、ＯＲ回路４の第１の入力端子４Ａに入力されてい
るデータ信号ＤＴが「０」の場合において、α線がＯＲ
回路４に突入し、ソフトエラーのために、その第２の入
力端子４Ｂの論理が「０」となり、その結果、ＯＲ回路
４の出力が「１」から「０」に反転してしまった場合で
あっても、ゲート回路１１の出力は「１」となっている
ので、これによって、ＯＲ回路１２の出力、即ち、ＡＮ
Ｄ回路６の第１の入力端子６Ａの論理は「１」に維持さ
れ、閉回路８に保持されているデータ「１」は反転する
ことなくそのまま保持される。
ＣＫが「１」、閉回路８に保持されているデータが「１
」で、ＯＲ回路４の第１の入力端子４Ａに入力されてい
るデータ信号ＤＴが「０」の場合において、α線がＯＲ
回路４に突入し、ソフトエラーのために、その第２の入
力端子４Ｂの論理が「０」となり、その結果、ＯＲ回路
４の出力が「１」から「０」に反転してしまった場合で
あっても、ゲート回路１１の出力は「１」となっている
ので、これによって、ＯＲ回路１２の出力、即ち、ＡＮ
Ｄ回路６の第１の入力端子６Ａの論理は「１」に維持さ
れ、閉回路８に保持されているデータ「１」は反転する
ことなくそのまま保持される。
【００１０】また、本発明中、第２の発明によれば、ク
ロック信号ＣＫが「１」、閉回路８に保持されているデ
ータが「１」で、ＯＲ回路１３の第１の入力端子１３Ａ
に入力されているデータ信号ＤＴが「０」の場合におい
て、α線がＯＲ回路１３に突入し、ソフトエラーのため
に、その第２、第３・・・第ｎの入力端子１３Ｂ１、１
３Ｂ２・・・１３Ｂｎ−１のうち、いずれかの入力端子
、例えば、第２の入力端子１３Ｂ１の論理が「０」に反
転してしまった場合であっても、第３・・・第ｎの入力
端子１３Ｂ２・・・１３Ｂｎ−１の論理は「１」にある
ので、これによって、ＯＲ回路１３の出力、即ち、ＡＮ
Ｄ回路６の第１の入力端子６Ａの論理は「１」に維持さ
れ、閉回路８に保持されているデータ「１」は反転する
ことなくそのまま保持される。
ロック信号ＣＫが「１」、閉回路８に保持されているデ
ータが「１」で、ＯＲ回路１３の第１の入力端子１３Ａ
に入力されているデータ信号ＤＴが「０」の場合におい
て、α線がＯＲ回路１３に突入し、ソフトエラーのため
に、その第２、第３・・・第ｎの入力端子１３Ｂ１、１
３Ｂ２・・・１３Ｂｎ−１のうち、いずれかの入力端子
、例えば、第２の入力端子１３Ｂ１の論理が「０」に反
転してしまった場合であっても、第３・・・第ｎの入力
端子１３Ｂ２・・・１３Ｂｎ−１の論理は「１」にある
ので、これによって、ＯＲ回路１３の出力、即ち、ＡＮ
Ｄ回路６の第１の入力端子６Ａの論理は「１」に維持さ
れ、閉回路８に保持されているデータ「１」は反転する
ことなくそのまま保持される。
【００１１】
【実施例】以下、図３〜図６を参照して、本発明の第１
実施例〜第４実施例について説明する。
実施例〜第４実施例について説明する。
【００１２】第１実施例・・図３
図３は本発明の第１実施例（本発明中、第１の発明の一
実施例）を示す論理回路図であり、この第１実施例は、
図１に示すゲート回路１１として２入力のＯＲ回路１４
を設け、その第１の入力端子１４Ａを「０」に固定し、
その第２の入力端子１４ＢをＯＲ／ＮＯＲ回路３のＯＲ
出力端子に接続し、ＯＲ回路４の出力端子とＯＲ回路１
４の出力端子をそれぞれＯＲ回路１２の第１及び第２の
入力端子１２Ａ及び１２Ｂに接続し、このＯＲ回路１２
の出力端子をＡＮＤ回路６の第１の入力端子６Ａに接続
し、その他については、図７に示す従来のラッチ回路と
同様に構成したものである。
実施例）を示す論理回路図であり、この第１実施例は、
図１に示すゲート回路１１として２入力のＯＲ回路１４
を設け、その第１の入力端子１４Ａを「０」に固定し、
その第２の入力端子１４ＢをＯＲ／ＮＯＲ回路３のＯＲ
出力端子に接続し、ＯＲ回路４の出力端子とＯＲ回路１
４の出力端子をそれぞれＯＲ回路１２の第１及び第２の
入力端子１２Ａ及び１２Ｂに接続し、このＯＲ回路１２
の出力端子をＡＮＤ回路６の第１の入力端子６Ａに接続
し、その他については、図７に示す従来のラッチ回路と
同様に構成したものである。
【００１３】かかる第１実施例においては、クロック信
号ＣＫが「１」、閉回路８に保持されているデータが「
１」で、ＯＲ回路４の第１の入力端子４Ａに入力されて
いるデータ信号ＤＴが「０」の場合において、α線がＯ
Ｒ回路４に突入し、ソフトエラーのために、その第２の
入力端子４Ｂの論理が「０」となり、その結果、ＯＲ回
路４の出力が「１」から「０」に反転してしまった場合
であっても、ＯＲ回路１４の出力は「１」となっている
ので、これによって、ＯＲ回路１２の出力、即ち、ＡＮ
Ｄ回路６の第１の入力端子６Ａの論理は「１」に維持さ
れ、閉回路８に保持されているデータ「１」は反転する
ことなくそのまま保持される。したがって、この第１実
施例によれば、α線による誤動作を防止することができ
る。
号ＣＫが「１」、閉回路８に保持されているデータが「
１」で、ＯＲ回路４の第１の入力端子４Ａに入力されて
いるデータ信号ＤＴが「０」の場合において、α線がＯ
Ｒ回路４に突入し、ソフトエラーのために、その第２の
入力端子４Ｂの論理が「０」となり、その結果、ＯＲ回
路４の出力が「１」から「０」に反転してしまった場合
であっても、ＯＲ回路１４の出力は「１」となっている
ので、これによって、ＯＲ回路１２の出力、即ち、ＡＮ
Ｄ回路６の第１の入力端子６Ａの論理は「１」に維持さ
れ、閉回路８に保持されているデータ「１」は反転する
ことなくそのまま保持される。したがって、この第１実
施例によれば、α線による誤動作を防止することができ
る。
【００１４】第２実施例・・図４
図４は本発明の第２実施例（本発明中、第１の発明の他
の実施例）を示す論理回路図であり、この第２実施例は
、ＯＲ回路１４の第１の入力端子１４Ａをデータ信号入
力端子１に接続し、その他については、第１実施例と同
様に構成したものである。
の実施例）を示す論理回路図であり、この第２実施例は
、ＯＲ回路１４の第１の入力端子１４Ａをデータ信号入
力端子１に接続し、その他については、第１実施例と同
様に構成したものである。
【００１５】かかる第２実施例においても、クロック信
号ＣＫが「１」、閉回路８に保持されているデータが「
１」で、ＯＲ回路４の第１の入力端子４Ａに入力されて
いるデータ信号ＤＴが「０」の場合において、α線がＯ
Ｒ回路４に突入し、ソフトエラーのために、その第２の
入力端子４Ｂの論理が「０」となり、その結果、ＯＲ回
路４の出力が「１」から「０」に反転してしまった場合
であっても、ＯＲ回路１４の出力は「１」となっている
ので、これによって、ＯＲ回路１２の出力、即ち、ＡＮ
Ｄ回路６の第１の入力端子６Ａの論理は「１」に維持さ
れ、閉回路８に保持されているデータ「１」は反転する
ことなくそのまま保持される。したがって、この第２実
施例によっても、α線による誤動作を防止することがで
きる。
号ＣＫが「１」、閉回路８に保持されているデータが「
１」で、ＯＲ回路４の第１の入力端子４Ａに入力されて
いるデータ信号ＤＴが「０」の場合において、α線がＯ
Ｒ回路４に突入し、ソフトエラーのために、その第２の
入力端子４Ｂの論理が「０」となり、その結果、ＯＲ回
路４の出力が「１」から「０」に反転してしまった場合
であっても、ＯＲ回路１４の出力は「１」となっている
ので、これによって、ＯＲ回路１２の出力、即ち、ＡＮ
Ｄ回路６の第１の入力端子６Ａの論理は「１」に維持さ
れ、閉回路８に保持されているデータ「１」は反転する
ことなくそのまま保持される。したがって、この第２実
施例によっても、α線による誤動作を防止することがで
きる。
【００１６】第３実施例・・図５
図５は本発明の第３実施例（本発明中、第１の発明の更
に他の実施例）を示す論理回路図であり、この第３実施
例は、図１に示すゲート回路１１として２入力のＡＮＤ
回路１５を設け、その第１の入力端子１５Ａを「１」に
固定し、その第２の入力端子１５ＢをＯＲ／ＮＯＲ回路
３のＯＲ出力端子に接続し、ＯＲ回路４の出力端子とＡ
ＮＤ回路１５の出力端子をそれぞれＯＲ回路１２の第１
及び第２の入力端子１２Ａ及び１２Ｂに接続し、このＯ
Ｒ回路１２の出力端子をＡＮＤ回路６の第１の入力端子
６Ａに接続し、その他については、図７に示す従来のラ
ッチ回路と同様に構成したものである。
に他の実施例）を示す論理回路図であり、この第３実施
例は、図１に示すゲート回路１１として２入力のＡＮＤ
回路１５を設け、その第１の入力端子１５Ａを「１」に
固定し、その第２の入力端子１５ＢをＯＲ／ＮＯＲ回路
３のＯＲ出力端子に接続し、ＯＲ回路４の出力端子とＡ
ＮＤ回路１５の出力端子をそれぞれＯＲ回路１２の第１
及び第２の入力端子１２Ａ及び１２Ｂに接続し、このＯ
Ｒ回路１２の出力端子をＡＮＤ回路６の第１の入力端子
６Ａに接続し、その他については、図７に示す従来のラ
ッチ回路と同様に構成したものである。
【００１７】かかる第３実施例においては、クロック信
号ＣＫが「１」、閉回路８に保持されているデータが「
１」で、ＯＲ回路４の第１の入力端子４Ａに入力されて
いるデータ信号ＤＴが「０」の場合において、α線がＯ
Ｒ回路４に突入し、ソフトエラーのために、その第２の
入力端子４Ｂの論理が「０」となり、その結果、ＯＲ回
路４の出力が「１」から「０」に反転してしまった場合
であっても、ＡＮＤ回路１５の出力は「１」となってい
るので、これによって、ＯＲ回路１２の出力、即ち、Ａ
ＮＤ回路６の第１の入力端子６Ａの論理は「１」に維持
され、閉回路８に保持されているデータ「１」は反転す
ることなくそのまま保持される。したがって、この第３
実施例によっても、α線による誤動作を防止することが
できる。
号ＣＫが「１」、閉回路８に保持されているデータが「
１」で、ＯＲ回路４の第１の入力端子４Ａに入力されて
いるデータ信号ＤＴが「０」の場合において、α線がＯ
Ｒ回路４に突入し、ソフトエラーのために、その第２の
入力端子４Ｂの論理が「０」となり、その結果、ＯＲ回
路４の出力が「１」から「０」に反転してしまった場合
であっても、ＡＮＤ回路１５の出力は「１」となってい
るので、これによって、ＯＲ回路１２の出力、即ち、Ａ
ＮＤ回路６の第１の入力端子６Ａの論理は「１」に維持
され、閉回路８に保持されているデータ「１」は反転す
ることなくそのまま保持される。したがって、この第３
実施例によっても、α線による誤動作を防止することが
できる。
【００１８】第４実施例・・図６
図６は本発明の第４実施例（本発明中、第２の発明の一
実施例）を示す論理回路図であり、この第４実施例は、
図７に示す２入力のＯＲ回路４の代わりに、４入力のＯ
Ｒ回路１６を設け、その第１の入力端子１６Ａをデータ
入力端子１に接続し、その第２、第３、第４の入力端子
１６Ｂ１、１６Ｂ２、１６Ｂ３をＯＲ／ＮＯＲ回路３の
ＯＲ出力端子に共通接続し、その出力端子をＡＮＤ回路
６の第１の入力端子６Ａに接続し、その他については、
図７に示す従来のラッチ回路と同様に構成したものであ
る。
実施例）を示す論理回路図であり、この第４実施例は、
図７に示す２入力のＯＲ回路４の代わりに、４入力のＯ
Ｒ回路１６を設け、その第１の入力端子１６Ａをデータ
入力端子１に接続し、その第２、第３、第４の入力端子
１６Ｂ１、１６Ｂ２、１６Ｂ３をＯＲ／ＮＯＲ回路３の
ＯＲ出力端子に共通接続し、その出力端子をＡＮＤ回路
６の第１の入力端子６Ａに接続し、その他については、
図７に示す従来のラッチ回路と同様に構成したものであ
る。
【００１９】かかる第４実施例においては、クロック信
号ＣＫが「１」、閉回路８に保持されているデータが「
１」で、ＯＲ回路１６の第１の入力端子１６Ａに入力さ
れているデータ信号ＤＴが「０」の場合において、α線
がＯＲ回路１６に突入し、ソフトエラーのために、その
第２、第３、第４の入力端子１６Ｂ１、１６Ｂ２、１６
Ｂ３のうち、例えば、第２の入力端子１６Ｂ１の論理が
「０」に反転してしまった場合であっても、第３、第４
の入力端子１６Ｂ２、１６Ｂ３の論理は「１」にあるの
で、これによって、ＯＲ回路１６の出力、即ち、ＡＮＤ
回路６の第１の入力端子６Ａは「１」に維持され、閉回
路８に保持されているデータ「１」は反転することなく
そのまま保持される。したがって、この第４実施例によ
っても、α線による誤動作を防止することができる。ま
た、この第４実施例によれば、第２、第３、第４の入力
端子１６Ｂ１、１６Ｂ２、１６Ｂ３のうち、２つの入力
端子の論理が「０」となってしまった場合でも、閉回路
８に保持されているデータ「１」をそのまま保持するこ
とができる。
号ＣＫが「１」、閉回路８に保持されているデータが「
１」で、ＯＲ回路１６の第１の入力端子１６Ａに入力さ
れているデータ信号ＤＴが「０」の場合において、α線
がＯＲ回路１６に突入し、ソフトエラーのために、その
第２、第３、第４の入力端子１６Ｂ１、１６Ｂ２、１６
Ｂ３のうち、例えば、第２の入力端子１６Ｂ１の論理が
「０」に反転してしまった場合であっても、第３、第４
の入力端子１６Ｂ２、１６Ｂ３の論理は「１」にあるの
で、これによって、ＯＲ回路１６の出力、即ち、ＡＮＤ
回路６の第１の入力端子６Ａは「１」に維持され、閉回
路８に保持されているデータ「１」は反転することなく
そのまま保持される。したがって、この第４実施例によ
っても、α線による誤動作を防止することができる。ま
た、この第４実施例によれば、第２、第３、第４の入力
端子１６Ｂ１、１６Ｂ２、１６Ｂ３のうち、２つの入力
端子の論理が「０」となってしまった場合でも、閉回路
８に保持されているデータ「１」をそのまま保持するこ
とができる。
【００２０】なお、第１実施例〜第４実施例を、特にＥ
ＣＬ論理回路で構成する場合には、ＡＮＤ回路６、１５
は、いわゆるＣ−ｄｏｔ（コレクタ・ドット）回路で構
成し、ＯＲ回路１２は、いわゆるＥ−ｄｏｔ（エミッタ
・ドット）回路で構成することができる。
ＣＬ論理回路で構成する場合には、ＡＮＤ回路６、１５
は、いわゆるＣ−ｄｏｔ（コレクタ・ドット）回路で構
成し、ＯＲ回路１２は、いわゆるＥ−ｄｏｔ（エミッタ
・ドット）回路で構成することができる。
【００２１】
【発明の効果】以上のように、本発明によれば、ラッチ
されているデータがα線により反転しないようにし、α
線による誤動作を防止することができる。
されているデータがα線により反転しないようにし、α
線による誤動作を防止することができる。
【図１】本発明中、第１の発明の原理説明図である。
【図２】本発明中、第２の発明の原理説明図である。
【図３】本発明の第１実施例（本発明中、第１の発明の
一実施例）を示す論理回路図である。
一実施例）を示す論理回路図である。
【図４】本発明の第２実施例（本発明中、第１の発明の
他の実施例）を示す論理回路図である。
他の実施例）を示す論理回路図である。
【図５】本発明の第３実施例（本発明中、第１の発明の
更に他の実施例）を示す論理回路図である。
更に他の実施例）を示す論理回路図である。
【図６】本発明の第４実施例（本発明中、第２の発明の
一実施例）を示す論理回路図である。
一実施例）を示す論理回路図である。
【図７】従来のラッチ回路を示す論理回路図である。
【図８】従来のラッチ回路の動作を示すタイムチャート
である。
である。
【図９】従来のラッチ回路の動作を示す論理回路図であ
る。
る。
【図１０】従来のラッチ回路の動作を示す論理回路図で
ある。
ある。
【図１１】従来のラッチ回路の動作を示す論理回路図で
ある。
ある。
４、５、１２、１３ ＯＲ回路
６ ＡＮＤ回路
７ データ出力端子
１１ ゲート回路
ＤＴ データ信号
ＣＫ クロック信号
Claims (2)
- 【請求項１】データ信号（ＤＴ）をその第１の入力端子
（４Ａ）に入力され、クロック信号（ＣＫ）をその第２
の入力端子（４Ｂ）に入力される第１のＯＲ回路（４）
と、前記クロック信号（ＣＫ）を入力され、前記クロッ
ク信号（ＣＫ）と同一の論理を出力するゲート回路（１
１）と、前記第１のＯＲ回路（４）の出力をその第１の
入力端子（１２Ａ）に入力され、前記ゲート回路（１１
）の出力をその第２の入力端子（１２Ｂ）に入力される
第２のＯＲ回路（１２）と、前記クロック信号（ＣＫ）
と反転関係にある反転クロック信号（ＣＫバー）をその
第１の入力端子（５Ａ）に入力される第３のＯＲ回路（
５）と、前記第２のＯＲ回路（１２）の出力をその第１
の入力端子（６Ａ）に入力され、前記第３のＯＲ回路（
５）の出力をその第２の入力端子（６Ｂ）に入力され、
その出力をデータ出力端子（７）及び前記第３のＯＲ回
路（５）の第２の入力端子（５Ｂ）に供給するようにさ
れたＡＮＤ回路（６）とを設けて構成されていることを
特徴とするラッチ回路。 - 【請求項２】データ信号（ＤＴ）をその第１の入力端子
（１３Ａ）に入力され、クロック信号（ＣＫ）をその第
２、第３・・・第ｎ（但し、ｎ＝３以上の整数）の入力
端子（１３Ｂ１、１３Ｂ２・・・１３Ｂｎ−１）に入力
される第１のＯＲ回路（１３）と、前記クロック信号（
ＣＫ）と反転関係にある反転クロック信号（ＣＫバー）
をその第１の入力端子（５Ａ）に入力される第２のＯＲ
回路（５）と、前記第１のＯＲ回路（１３）の出力をそ
の第１の入力端子（６Ａ）に入力され、前記第２のＯＲ
回路（５）の出力をその第２の入力端子（６Ｂ）に入力
され、その出力をデータ出力端子（７）及び前記第２の
ＯＲ回路（５）の第２の入力端子（５Ｂ）に供給するよ
うにされたＡＮＤ回路（６）とを設けて構成されている
ことを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150155A JP2917581B2 (ja) | 1991-06-21 | 1991-06-21 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150155A JP2917581B2 (ja) | 1991-06-21 | 1991-06-21 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04372214A true JPH04372214A (ja) | 1992-12-25 |
| JP2917581B2 JP2917581B2 (ja) | 1999-07-12 |
Family
ID=15490708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3150155A Expired - Lifetime JP2917581B2 (ja) | 1991-06-21 | 1991-06-21 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917581B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009037770A1 (ja) * | 2007-09-20 | 2009-03-26 | Fujitsu Limited | メモリ回路およびメモリ回路のデータ書き込み・読み出し方法 |
-
1991
- 1991-06-21 JP JP3150155A patent/JP2917581B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009037770A1 (ja) * | 2007-09-20 | 2009-03-26 | Fujitsu Limited | メモリ回路およびメモリ回路のデータ書き込み・読み出し方法 |
| US8320195B2 (en) | 2007-09-20 | 2012-11-27 | Fujitsu Limited | Memory circuit and method of writing data to and reading data from memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917581B2 (ja) | 1999-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04372214A (ja) | ラッチ回路 | |
| US6301188B1 (en) | Method and apparatus for registering free flow information | |
| JPS6244727B2 (ja) | ||
| US5280596A (en) | Write-acknowledge circuit including a write detector and a bistable element for four-phase handshake signalling | |
| JPH06188698A (ja) | 遅延回路およびこの遅延回路を用いた波形整形回路 | |
| JPH02125356A (ja) | 双方向性バッファ回路 | |
| JPH0567949A (ja) | フリツプフロツプ回路 | |
| US5349620A (en) | Timer access control apparatus | |
| JP3116832B2 (ja) | Ｌｓｉ検査方式 | |
| JPH01202021A (ja) | 書き込みタイミング信号発生回路 | |
| JPH04358397A (ja) | 半導体記憶装置 | |
| JP2614931B2 (ja) | 割込制御回路 | |
| JPH04213922A (ja) | デコード回路 | |
| JPS605492A (ja) | 半導体メモリ装置のアドレスバツフア回路 | |
| JPH0433407A (ja) | ラッチ回路 | |
| JP3084856B2 (ja) | 双方向バッファ回路 | |
| JPH09146980A (ja) | 論理遅延シミュレーション方法 | |
| JPS6339938B2 (ja) | ||
| JPH06152350A (ja) | セレクト回路 | |
| JPH0514355A (ja) | 接続回路 | |
| JPH0715294A (ja) | 半導体集積回路装置及びその設計方法 | |
| JPH06152345A (ja) | ロジック回路 | |
| JPH02199915A (ja) | 半導体集積回路のスパイクノイズ消去回路 | |
| JPS62111329A (ja) | 制御回路の異常出力防止方法および回路 | |
| JPH06309873A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990323 |