JPS6240735B2 - - Google Patents
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- Publication number
- JPS6240735B2 JPS6240735B2 JP56176901A JP17690181A JPS6240735B2 JP S6240735 B2 JPS6240735 B2 JP S6240735B2 JP 56176901 A JP56176901 A JP 56176901A JP 17690181 A JP17690181 A JP 17690181A JP S6240735 B2 JPS6240735 B2 JP S6240735B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- circuit
- control circuit
- arithmetic control
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims 1
- 238000012545 processing Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 244000145845 chattering Species 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム方式の演算制御回
路に関する。
路に関する。
マイクロプログラム方式の処理装置において
は、そのストアード・プログラムにより演算を実
行する。ここで外乱等による異常時処理または重
要度及び緊急度の大きい入力を処理するために、
プログラムによりマスクできない割込回路を有す
るマイクロプログラム方式がある。しかしこのも
のにあつては、割込がなされると直ちに割込動作
が行なわれるため、該割込以前の処理が切断され
たまま放置されるかあるいは割り込みルーチン内
で適切な後処理が必要となり、そのためのデータ
格納用メモリーが必要となる。また近接した時間
内に複数の割込みがなされると、先に行なわれた
割込による処理が後に行なわれる割込で寸断され
たまま放置されるおそれもあつた。
は、そのストアード・プログラムにより演算を実
行する。ここで外乱等による異常時処理または重
要度及び緊急度の大きい入力を処理するために、
プログラムによりマスクできない割込回路を有す
るマイクロプログラム方式がある。しかしこのも
のにあつては、割込がなされると直ちに割込動作
が行なわれるため、該割込以前の処理が切断され
たまま放置されるかあるいは割り込みルーチン内
で適切な後処理が必要となり、そのためのデータ
格納用メモリーが必要となる。また近接した時間
内に複数の割込みがなされると、先に行なわれた
割込による処理が後に行なわれる割込で寸断され
たまま放置されるおそれもあつた。
本発明は上記実情に鑑みてなされたもので、プ
ログラムによりマスクできない割込回路を有する
マイクロプログラム方式において、割込動作を、
割込入力が与えられてからある時間遅れて行なわ
せる遅延手段を設けることにより、従来の問題点
が改善できる演算制御回路を提供しようとするも
のである。
ログラムによりマスクできない割込回路を有する
マイクロプログラム方式において、割込動作を、
割込入力が与えられてからある時間遅れて行なわ
せる遅延手段を設けることにより、従来の問題点
が改善できる演算制御回路を提供しようとするも
のである。
以下図面を参照して本発明の一実施例を説明す
る。図中１はチヤタリング防止回路で、この回路
１は、マイクロコンピユータの集積回路外部から
割込入力ａが与えられると、そのチヤタリングを
除去して、入力変化に対して安定な出力をデイレ
イ回路２及び排他的オア回路３の一入力端に供給
し、デイレイ回路２の出力は排他的オア回路３の
他の入力端に供給する。排他的オア回路３の出力
をセツト入力とするフリツプ・フロツプ４は、割
込入力が変化したという情報を記憶し、フリツプ
フロツプ４がセツトされると、その出力ｂでタイ
マ５がカウントを開始する。このタイマ５は所定
時間経過後に割込動作出力ｃを出力すると共にフ
リツプフロツプ４をリセツトするが、その一定時
間前に上記フリツプフロツプ４の出力ｂを例えば
ステータスフラグに送り、割込動作があることを
事前にチエツクできる。上記割込動作出力ｃが発
せられたことにより、プログラムカウンタでアド
レスが強制的に指定される。
る。図中１はチヤタリング防止回路で、この回路
１は、マイクロコンピユータの集積回路外部から
割込入力ａが与えられると、そのチヤタリングを
除去して、入力変化に対して安定な出力をデイレ
イ回路２及び排他的オア回路３の一入力端に供給
し、デイレイ回路２の出力は排他的オア回路３の
他の入力端に供給する。排他的オア回路３の出力
をセツト入力とするフリツプ・フロツプ４は、割
込入力が変化したという情報を記憶し、フリツプ
フロツプ４がセツトされると、その出力ｂでタイ
マ５がカウントを開始する。このタイマ５は所定
時間経過後に割込動作出力ｃを出力すると共にフ
リツプフロツプ４をリセツトするが、その一定時
間前に上記フリツプフロツプ４の出力ｂを例えば
ステータスフラグに送り、割込動作があることを
事前にチエツクできる。上記割込動作出力ｃが発
せられたことにより、プログラムカウンタでアド
レスが強制的に指定される。
上記構成のものにあつては、下記の如き利点が
具備される。即ち実際の割込動作は、タイマ５に
よりある時間後行なわれるので、それまでの間に
メモリーの退避等の処置がとれ、従つて強制割込
しているにも係わらず一般のデータ入力として取
扱える。またフリツプフロツプ４の出力ｂによ
り、割込動作が行なわれることの事前チエツク機
能をもつているため、CPU（中央処理装置）が
割込実行前に事前になすべき処理を終了させるこ
とができる。また排他的オア回路３の部分によ
り、電話機のフツク信号のようにフツクオン（受
話器をおろした状態）からフツクオフ（受話器を
持ち上げた状態）（“０”→“１”）、フツクオフか
らフツクオン（“１”→“０”）に対して、どちら
でも割込がかかるように入力変化を検出すること
ができる。また近接した時間内（ただしタイマ即
ち遅延回路５の遅延時間以上のインターバル）に
複数の割込があつても、ある時間遅れて割込動作
を行なわせる遅延手段があるため、その遅延時間
内で先の割込による処理を済ませてから後の割込
による処理に移行させることができ、従つて円滑
な複数の割込処理が可能となる。
具備される。即ち実際の割込動作は、タイマ５に
よりある時間後行なわれるので、それまでの間に
メモリーの退避等の処置がとれ、従つて強制割込
しているにも係わらず一般のデータ入力として取
扱える。またフリツプフロツプ４の出力ｂによ
り、割込動作が行なわれることの事前チエツク機
能をもつているため、CPU（中央処理装置）が
割込実行前に事前になすべき処理を終了させるこ
とができる。また排他的オア回路３の部分によ
り、電話機のフツク信号のようにフツクオン（受
話器をおろした状態）からフツクオフ（受話器を
持ち上げた状態）（“０”→“１”）、フツクオフか
らフツクオン（“１”→“０”）に対して、どちら
でも割込がかかるように入力変化を検出すること
ができる。また近接した時間内（ただしタイマ即
ち遅延回路５の遅延時間以上のインターバル）に
複数の割込があつても、ある時間遅れて割込動作
を行なわせる遅延手段があるため、その遅延時間
内で先の割込による処理を済ませてから後の割込
による処理に移行させることができ、従つて円滑
な複数の割込処理が可能となる。
以上説明した如く本発明によれば、プログラム
によりマスクできない割込回路を有するマイクロ
プログラム方式において、ある時間遅れて割込動
作を行なわせる遅延手段を設けたため、割込以前
の処理が寸断されたまま放置されるおそれがな
く、また割込動作が行なわれることの事前チエツ
ク機能をもつているため、CPUが割込実行前に
事前になすべき処理を終了させることができ、ま
た遅延回路の遅延時間以上のインターバルならば
複数の割込処理を円滑に行なえる等の利点を有し
たマイクロプログラム方式の演算制御回路が提供
できるものである。
によりマスクできない割込回路を有するマイクロ
プログラム方式において、ある時間遅れて割込動
作を行なわせる遅延手段を設けたため、割込以前
の処理が寸断されたまま放置されるおそれがな
く、また割込動作が行なわれることの事前チエツ
ク機能をもつているため、CPUが割込実行前に
事前になすべき処理を終了させることができ、ま
た遅延回路の遅延時間以上のインターバルならば
複数の割込処理を円滑に行なえる等の利点を有し
たマイクロプログラム方式の演算制御回路が提供
できるものである。
図は本発明の一実施例を示す回路構成図であ
る。 １……チヤタリング防止回路、２……デイレ
イ、３……排他的オア回路、４……フリツプフロ
ツプ、５……タイマ（カウンタ）。
る。 １……チヤタリング防止回路、２……デイレ
イ、３……排他的オア回路、４……フリツプフロ
ツプ、５……タイマ（カウンタ）。
Claims (1)
- 【特許請求の範囲】 １ プログラムによりマスクできない割込回路を
有するマイクロプログラム方式の演算制御回路に
おいて、割込動作を、割込入力が供給されてから
ある時間遅れて行なわせる遅延手段を具備し、前
記遅延手段は、前記割込動作が行なわれることを
事前に検出できる検出手段を具備することを特徴
とする演算制御回路。 ２ 前記割込動作は、前記割込入力の変化
（“１”から“０”及びまたは“０”から“１”へ
の変化）で行なわれる特許請求の範囲第１項に記
載の演算制御回路。 ３ 前記割込入力は、電話機のフツク信号である
特許請求の範囲第１項または第２項に記載の演算
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17690181A JPS5878239A (ja) | 1981-11-04 | 1981-11-04 | 演算制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17690181A JPS5878239A (ja) | 1981-11-04 | 1981-11-04 | 演算制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5878239A JPS5878239A (ja) | 1983-05-11 |
| JPS6240735B2 true JPS6240735B2 (ja) | 1987-08-29 |
Family
ID=16021730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17690181A Granted JPS5878239A (ja) | 1981-11-04 | 1981-11-04 | 演算制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418547U (ja) * | 1987-07-20 | 1989-01-30 | ||
| JPH0521234Y2 (ja) * | 1986-05-30 | 1993-05-31 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60209845A (ja) * | 1984-04-03 | 1985-10-22 | Sony Corp | 割り込み制御回路 |
| JPS63120425U (ja) * | 1987-01-28 | 1988-08-04 | ||
| JPH0517709Y2 (ja) * | 1987-06-16 | 1993-05-12 | ||
| JP2638888B2 (ja) * | 1988-02-24 | 1997-08-06 | 日本電気株式会社 | シリアルデータ送信装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125946A (ja) * | 1974-08-27 | 1976-03-03 | Kawasaki Heavy Ind Ltd | |
| JPS5486244A (en) * | 1977-12-21 | 1979-07-09 | Nec Corp | Information processor |
-
1981
- 1981-11-04 JP JP17690181A patent/JPS5878239A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125946A (ja) * | 1974-08-27 | 1976-03-03 | Kawasaki Heavy Ind Ltd | |
| JPS5486244A (en) * | 1977-12-21 | 1979-07-09 | Nec Corp | Information processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521234Y2 (ja) * | 1986-05-30 | 1993-05-31 | ||
| JPS6418547U (ja) * | 1987-07-20 | 1989-01-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5878239A (ja) | 1983-05-11 |
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