JPS62123530A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS62123530A JPS62123530A JP26419685A JP26419685A JPS62123530A JP S62123530 A JPS62123530 A JP S62123530A JP 26419685 A JP26419685 A JP 26419685A JP 26419685 A JP26419685 A JP 26419685A JP S62123530 A JPS62123530 A JP S62123530A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- interrupt
- input
- interruption
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、割込処理機能を備えたプログラマブル・コ
ントローラに関する。
ントローラに関する。
（発明の概要）
この発明では、ユーザプログラム中で特定の入力を条件
として割込要求許可命令を実行すべきプログラムを作成
し、割込要求許可命令が実行された場合には、当該命令
で指定される割込入力をハード的にマスク解除させ、割
込実行条件が成立している場合に限り、割込みがハード
的に許可されるようにしたものである。
として割込要求許可命令を実行すべきプログラムを作成
し、割込要求許可命令が実行された場合には、当該命令
で指定される割込入力をハード的にマスク解除させ、割
込実行条件が成立している場合に限り、割込みがハード
的に許可されるようにしたものである。
（従来技術とその問題点）
従来、この種のプログラマブル・コントローラにおいて
、特定の入力の状態を条件として一定のプログラムを割
込みで実行させるには、まず割込要求に応じて通常処理
を中断させた後、該当入力の状態を読込んで条件成立有
無を判定し、その判定結果に応じて該当するプログラム
を割込みで実行させるようにしている。
、特定の入力の状態を条件として一定のプログラムを割
込みで実行させるには、まず割込要求に応じて通常処理
を中断させた後、該当入力の状態を読込んで条件成立有
無を判定し、その判定結果に応じて該当するプログラム
を割込みで実行させるようにしている。
すなわち、第４図に示す如＜ｏｏｏｏ〜０１００ステッ
プの本体プログラムを実行中に、割込要求が発生した場
合、本体プログラムの実行を中断して、割込処理プログ
ラム番号で指定される入力く例えば２００．３００・・
・）の内容を読込み、それがオンの場合に限り該当する
割込処理プログラムを実行させるのである。
プの本体プログラムを実行中に、割込要求が発生した場
合、本体プログラムの実行を中断して、割込処理プログ
ラム番号で指定される入力く例えば２００．３００・・
・）の内容を読込み、それがオンの場合に限り該当する
割込処理プログラムを実行させるのである。
しかし、このような処理方式によると、割込処理プログ
ラムの実行条件を決定する入力２００・・・３００がオ
フであっても、割込要求が発生しさえすれば、その都度
本体プログラムの実行を中断ぜねばならず、このため頻
繁に割込要求が発生するようなユーザ仕様の場合、本体
プログラムの実行速度が低下するという欠点がある。
ラムの実行条件を決定する入力２００・・・３００がオ
フであっても、割込要求が発生しさえすれば、その都度
本体プログラムの実行を中断ぜねばならず、このため頻
繁に割込要求が発生するようなユーザ仕様の場合、本体
プログラムの実行速度が低下するという欠点がある。
（発明の目的）
この発明の目的は、この種のプログラマブル・コントロ
ーラにおいて、割込要求により本体プログラムが無駄に
中断されることを防止することにおる。
ーラにおいて、割込要求により本体プログラムが無駄に
中断されることを防止することにおる。
（発明の構成と効果）
この発明は上記の目的を達成するためにプログラムカウ
ンタに従ってユーザプログラムから各命令語を順次読出
す命令読出手段と、 読出された命令語が、割込要求許可命令であることを解
読する命令解読手段と、 υ］込要求許可命令の解読に応答して、当該命令の実行
条件成立有無を判定する条件成立判定手段と、 条件成立有無に応じて、当該命令で指定される割込入力
をハード的にマスクまたはマスク解除させる割込マスク
制御手段と、 を具備することを特徴とするものである。
ンタに従ってユーザプログラムから各命令語を順次読出
す命令読出手段と、 読出された命令語が、割込要求許可命令であることを解
読する命令解読手段と、 υ］込要求許可命令の解読に応答して、当該命令の実行
条件成立有無を判定する条件成立判定手段と、 条件成立有無に応じて、当該命令で指定される割込入力
をハード的にマスクまたはマスク解除させる割込マスク
制御手段と、 を具備することを特徴とするものである。
このような構成によれば、該当する割込処理プログラム
の実行が許可されている場合以外は、割込要求がハード
的に受は付けられなくなるため、本体プログラムが頻繁
に中断され、全体としてプログラム実行速度が低下する
という問題を解決することができる。
の実行が許可されている場合以外は、割込要求がハード
的に受は付けられなくなるため、本体プログラムが頻繁
に中断され、全体としてプログラム実行速度が低下する
という問題を解決することができる。
（実施例の説明）
第１図は本発明に係るプログラマブル・コントローラの
ハードウェア構成を示すブロック図である。
ハードウェア構成を示すブロック図である。
同図において、ＣＰＵ１はマイクロプロセッサを主体と
して構成され、システムプログラムメモリ２に格納され
た各種のプログラムを実行することによって、プログラ
マブル拳コントローラとしての基本的な機能の他に、各
種のサービス機能を実現可能になされている。
して構成され、システムプログラムメモリ２に格納され
た各種のプログラムを実行することによって、プログラ
マブル拳コントローラとしての基本的な機能の他に、各
種のサービス機能を実現可能になされている。
ここで、プログラマブル・コントローラとしての基本的
なＲ能とは、まず入力回路３から取込まれた入力データ
を、入出カメモリ４の入カニリアに書込む入力更新機能
１次に入出カメモリ４の入出カニリアの内容を参照して
、ユーザプログラムメモリ５に格納されたユーザプログ
ラムを実行し、その実行結果で入出カメモリ４の出力デ
ータを書替える命令実行機能、命令実行の結果書替えが
終了した入出カメモリ４内の出力データを、出力回路６
から外部へと送出する出力更新機能等である。
なＲ能とは、まず入力回路３から取込まれた入力データ
を、入出カメモリ４の入カニリアに書込む入力更新機能
１次に入出カメモリ４の入出カニリアの内容を参照して
、ユーザプログラムメモリ５に格納されたユーザプログ
ラムを実行し、その実行結果で入出カメモリ４の出力デ
ータを書替える命令実行機能、命令実行の結果書替えが
終了した入出カメモリ４内の出力データを、出力回路６
から外部へと送出する出力更新機能等である。
また、各種のシステムサービス機能としては、例えばモ
ニタ機能、プログラミング機能などを挙げることができ
る。
ニタ機能、プログラミング機能などを挙げることができ
る。
入力回路３に設けられた入力端子ＩＮは、通常８ビツト
または１６ビツトを１チヤンネルとして複数チャンネル
分設けられており、特にこの実施例では特定の１チヤン
ネルを割込専用入力端子として割り当てている。
または１６ビツトを１チヤンネルとして複数チャンネル
分設けられており、特にこの実施例では特定の１チヤン
ネルを割込専用入力端子として割り当てている。
そして、これらの割込入力専用端子は、入力回路３を介
して割込コントローラ７へと接続されている。
して割込コントローラ７へと接続されている。
割込コントローラ７は、一般にマイクロコンピュータシ
ステムで使用される割込マスク用の外部サポート回路で
必って、ＣＰＵ１からの制御で、割込みに割り当てられ
た１チヤンネルの中で特定のビットを任意にマスクまた
はマスク解除可能になされている。
ステムで使用される割込マスク用の外部サポート回路で
必って、ＣＰＵ１からの制御で、割込みに割り当てられ
た１チヤンネルの中で特定のビットを任意にマスクまた
はマスク解除可能になされている。
従って、マスク解除されたビットについて割込入力がお
った場合に限り、割込要求信号ＩＲＱが発生し、ＣＰｔ
Ｊｌの割込端子ＩＮＴに供給される。
った場合に限り、割込要求信号ＩＲＱが発生し、ＣＰｔ
Ｊｌの割込端子ＩＮＴに供給される。
ＣＰＵ１では、割込要求ＩＲＱに応じて、従来装置と同
様に、通常プログラムの実行を中断し、割込コントロー
ラ７から送られてくる割込処理プログラム指定データに
応じた割込処理を実行するのでおる。
様に、通常プログラムの実行を中断し、割込コントロー
ラ７から送られてくる割込処理プログラム指定データに
応じた割込処理を実行するのでおる。
なお、バスバッファ８は、入力回路３からのデ−タと割
込コントローラ７からのデータとを切替えてデータバス
８に接続する機能を有する。
込コントローラ７からのデータとを切替えてデータバス
８に接続する機能を有する。
次に第２図のフローチャートおよび第３図の継電機ラダ
ー図を参照して、本発明装置の動作を系統的に説明する
。
ー図を参照して、本発明装置の動作を系統的に説明する
。
まず第３図を参照してラダー図作成について説明すると
、本発明では新たに割込要求許可命令５ＥＴｉを定義す
るとともに、これに続いて割込処理プログラム番号ｎを
書込むことによって、該当するυ１込処理プログラムに
ついてこれを入力２００．３００を条件として許可する
ことを表わす。
、本発明では新たに割込要求許可命令５ＥＴｉを定義す
るとともに、これに続いて割込処理プログラム番号ｎを
書込むことによって、該当するυ１込処理プログラムに
ついてこれを入力２００．３００を条件として許可する
ことを表わす。
一方、ユーザプログラムのＥＮＤ命令以降のエリアには
、各割込処理プログラムＱ−ｎを、割込処理の各開始を
表わす開始命令ＳＢＮと終了を表わすＲＥＴ命令を用い
て個々に記述する。
、各割込処理プログラムＱ−ｎを、割込処理の各開始を
表わす開始命令ＳＢＮと終了を表わすＲＥＴ命令を用い
て個々に記述する。
以上の構成において、プログラマブル・コントローラの
制御フローがスタートすると、まずイニシャル処理で各
種フラグ、レジスタ類の初期設定を行なった後（ステッ
プ２０１＞ 、入力更新処理によって、入力回路３から
１昇られた入力データを、入出カメモリ４の入力下リア
に壽込む（ステップ２０２）。
制御フローがスタートすると、まずイニシャル処理で各
種フラグ、レジスタ類の初期設定を行なった後（ステッ
プ２０１＞ 、入力更新処理によって、入力回路３から
１昇られた入力データを、入出カメモリ４の入力下リア
に壽込む（ステップ２０２）。
次いで、各種のシステムサービス処理（モニタ処理、プ
ログラミング処理など）を経て、ＲＵＮモードへの設定
を待機しくステップ２０４否定）、その間は出力回路６
の全出力をＯＦＦさぜる（ステップ２０５）。
ログラミング処理など）を経て、ＲＵＮモードへの設定
を待機しくステップ２０４否定）、その間は出力回路６
の全出力をＯＦＦさぜる（ステップ２０５）。
この間に、ＲＵＮＴニードへの設定がなされると（ステ
ップ２０１ｊ定）、直ちにプログラムカウンタＰＣを初
期値にセットしくステップ２０６〉、以後プログラムカ
ウンタＰＣの値を＋１更新させつつ（ステップ２１１＞
、読出された命令を順次実行する（ステップ２１０）。
ップ２０１ｊ定）、直ちにプログラムカウンタＰＣを初
期値にセットしくステップ２０６〉、以後プログラムカ
ウンタＰＣの値を＋１更新させつつ（ステップ２１１＞
、読出された命令を順次実行する（ステップ２１０）。
この間に、割込要求許可命令（ＳＥＴ ｉ ）が解読さ
れると（ステップ２０９肯定）、続いてその実行条件を
示す入力接点の状態を判定する。
れると（ステップ２０９肯定）、続いてその実行条件を
示す入力接点の状態を判定する。
ここで、入力接点がＯＮと判定されれば（ステップ２１
２肯定）、当該割込要求許可命令に付された割込処理プ
ログラム番号で指定される割込入力をマスク解除する（
ステップ２１３）。
２肯定）、当該割込要求許可命令に付された割込処理プ
ログラム番号で指定される割込入力をマスク解除する（
ステップ２１３）。
これに対して、該当入力接点がＯＦＦであれば（ステッ
プ２１２否定）、逆に該当する割込入力をハード的にマ
スクする（ステップ２１４）。
プ２１２否定）、逆に該当する割込入力をハード的にマ
スクする（ステップ２１４）。
次いで、ユーザプログラム中にＥＮＤ命令が解読される
と（ステップ２０８１定）、出力更新処理によって命令
実行の結果書替えが終了した入出カメモリ４内の出力デ
ータを、出力回路６から外部へと送出しくステップ２１
５＞、以下同様な処理を繰り返すわけである。
と（ステップ２０８１定）、出力更新処理によって命令
実行の結果書替えが終了した入出カメモリ４内の出力デ
ータを、出力回路６から外部へと送出しくステップ２１
５＞、以下同様な処理を繰り返すわけである。
以上の構成によれば、ユーザプログラム中から割込要求
許可命令（ＳＥＴ ｉ ）が読出され、かつその実行条
件がＯＦＦであれば、割込コントローラ７の作用によっ
て該当割込入力はハード的にマスクされてしまうため、
仮に該当割込処理プログラムに対する割込要求が入力回
路３に与えられたとしても、割込要求ＩＲＱが割込コン
トローラ７からＣＰＵ１に送られることはなく、ＣＰＵ
１では本体プログラムを実行し続けることができる。
許可命令（ＳＥＴ ｉ ）が読出され、かつその実行条
件がＯＦＦであれば、割込コントローラ７の作用によっ
て該当割込入力はハード的にマスクされてしまうため、
仮に該当割込処理プログラムに対する割込要求が入力回
路３に与えられたとしても、割込要求ＩＲＱが割込コン
トローラ７からＣＰＵ１に送られることはなく、ＣＰＵ
１では本体プログラムを実行し続けることができる。
これに対して、ユーザプログラム中に割込要求許可命令
が解読され、かつその実行条件がＯＮで必る場合には、
割込コントローラ７の作用によって該当割込入力はマス
ク解除されるため、以後割込要求が入力回路３に与えら
れた場合には、割込コントローラ７から割込要求ＩＲＱ
が発生して、ＣＰＵ１に対しハード的な割込みがかかり
、本体プログラムが中断されて、指定される割込処理プ
ログラムが直ちに実行されることとなるのである。
が解読され、かつその実行条件がＯＮで必る場合には、
割込コントローラ７の作用によって該当割込入力はマス
ク解除されるため、以後割込要求が入力回路３に与えら
れた場合には、割込コントローラ７から割込要求ＩＲＱ
が発生して、ＣＰＵ１に対しハード的な割込みがかかり
、本体プログラムが中断されて、指定される割込処理プ
ログラムが直ちに実行されることとなるのである。
このため、従来装置のように、不用意なＶ］込要求の発
生によって本体プログラムが須繁に中断されることがな
くなり、本体プログラムの実行速度を低下させる等の虞
れを未然に防止することができるわけである。
生によって本体プログラムが須繁に中断されることがな
くなり、本体プログラムの実行速度を低下させる等の虞
れを未然に防止することができるわけである。
なあ、以上はＥＮＤリフレッシュ方式のプログラマブル
・コントローラで説明したが、命令実行の都度入出力を
更新するいわゆる都度リフレッシュ方式のプログラマブ
ル・コントローラでも同様であることは勿論である。
・コントローラで説明したが、命令実行の都度入出力を
更新するいわゆる都度リフレッシュ方式のプログラマブ
ル・コントローラでも同様であることは勿論である。
第１図は本発明に係わるプログラマブル・コントローラ
のハードウェア構成を示すブロック図、第２図は同ソフ
トウェア構成を示すフローチャート、第３図は継電機ラ
ダー図の一例を示す説明図、第４図は従来例に相当する
継電機ラダー図を示す説明図である。 １・・・ＣＰＵ ２・・・システムプログラム ３・・・入力回路 ４・・・入出カメモリ ５・・・ユーザプログラムメモリ ６・・・出力回路 ７・・・割込コントローラ ８・・・パスバッファ ＩＲＱ・・・割込要求信号 特許出願人 立石電機株式会社 第３図 第４図
のハードウェア構成を示すブロック図、第２図は同ソフ
トウェア構成を示すフローチャート、第３図は継電機ラ
ダー図の一例を示す説明図、第４図は従来例に相当する
継電機ラダー図を示す説明図である。 １・・・ＣＰＵ ２・・・システムプログラム ３・・・入力回路 ４・・・入出カメモリ ５・・・ユーザプログラムメモリ ６・・・出力回路 ７・・・割込コントローラ ８・・・パスバッファ ＩＲＱ・・・割込要求信号 特許出願人 立石電機株式会社 第３図 第４図
Claims (1)
- （１）プログラムカウンタに従ってユーザプログラムか
ら各命令語を順次読出す命令読出手段と、読出された命
令語が、割込要求許可命令であることを解読する命令解
読手段と、 割込要求許可命令の解読に応答して、当該命令の実行条
件成立有無を判定する条件成立判定手段と、 条件成立有無に応じて、当該命令で指定される割込入力
をハード的にマスクまたはマスク解除させる割込マスク
制御手段と、 を具備することを特徴とするプログラマブル・コントロ
ーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26419685A JPS62123530A (ja) | 1985-11-25 | 1985-11-25 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26419685A JPS62123530A (ja) | 1985-11-25 | 1985-11-25 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123530A true JPS62123530A (ja) | 1987-06-04 |
Family
ID=17399814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26419685A Pending JPS62123530A (ja) | 1985-11-25 | 1985-11-25 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123530A (ja) |
-
1985
- 1985-11-25 JP JP26419685A patent/JPS62123530A/ja active Pending
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