JP2638888B2 - シリアルデータ送信装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルデータ送信装置に関し、特にシリア
ルインタフェースを内蔵するシリアルデータ送信装置に
関する。

〔従来の技術〕

最近では、マイクロコンピュータの高集積化が進み、
タイマ，カウンタ,A−Ｄ変換器など様々な周辺ハードウ
ェアが１チップに集積されるようになった。この周辺ハ
ードウェアの中でも特にシリアルインタフェースは、マ
イクロコンピュータの高機能化による分散処理や各種端
末間の通信のために必要不可欠なものとなっている。

以下、第４図，第５図及び第６図を参照して従来のシ
リアルインタフェースによるシリアルデータ送信装置の
動作について説明する。

第４図は従来のシリアルデータ送信装置の一例のブロ
ック図である。

第４図に示すように、シリアルデータ送信装置はCPU1
と、プログラムメモリ２と、データメモリ３と、シリア
ルインタフェース４との各ブロックを備え各ブロックは
内部バス５を介して相互に接続されている。CPU1はプロ
グラムカウンタ（以下、PCと称す）11と、プログラムス
テータスワード（以下、PSWと称す）12と、汎用レジス
タ13とを有し、プログラムメモリ２から命令コードを読
出してデータ処理を実行し、処理データはデータメモリ
３に格納する。

シリアルインタフェース４は、送信線45と接続した送
信シフトレジスタ41と、送信シフトレジスタ41にシフト
クロック43を供給するボーレートジェネレータ42とを有
する。送信シフトレジスタ41内の送信データは送信線45
を介して送信端子46から外部に出力され、１バイト分の
送信が完了して送信バッファが空になると、送信完了信
号44を出力してCPU1に送信が完了したことを通知する。

次に、第５図の流れ図を参照してCPU1に送信完了信号
44が通知された後の割込みのソフトウェア処理手順につ
いて説明する。本割込み処理では、データメモリ３内に
送信データ格納領域33と、送信データ格納領域33内の送
信データのアドレス情報を格納する送信データアドレス
格納領域32と、連続して送信するデータの個数情報を格
納する送信回数格納領域31とを設定し、これらの各領域
には予め必要なデータが格納してある。

第５図の流れ図に示すように、送信シフトレジスタ41
からの送信完了信号44がCPU1に入力すると、CPU1は以下
の送信完了割込み処理を実行する。

まず、手順51において、それまでの処理内容を保持し
ておくために、PC11とPSW12と汎用レジスタ13の内容を
一時的にスタックに退避させる。

手順52において、送信回数格納領域31から送信回数情
報、送信データアドレス格納領域32から送信データ格納
領域33の送信データをアドレス指定するアドレスポイン
タを読出す。

次に、手順53において、手順52で読出した送信回数情
報をチェックし所定の回数に達していない時は手順54に
進む。又、所定の回数が終了した時は全データ送信完了
処理へ分岐する。

手順54において、手順52で読出したアドレスポインタ
で指定される送信データを送信データ格納領域33から読
出す。

手順55において、通信相手が先行するデータの処理を
終了するまで所定の時間をウェイトする。

手順56において、読出した送信データを送信シフトレ
ジスタ41へ転送する。

手順57において、アドレスポインタを１インクリメン
トし送信データアドレス格納領域32へ書き戻す。

手順58において、送信回数情報を１デクリメントし送
信回数格納領域31へ書戻す。

手順59において、スタックに退避しておいたPC11とPS
W12と汎用レジスタ13の内容を復帰し、メインルーチン
へ復帰する。

以上の割込み処理を繰返すことにより、第６図に示す
ように、シリアルデータの連続送信動作を実現する。

〔発明が解決しようとする課題〕 上述した従来のシリアルデータ送信装置は、シリアル
データの連続送信動作において、送信シフトレジスタの
送信完了信号によりただちに割込み処理を実行し、次の
送信データを送信シフトレジスタに書込んでいるので、
送信相手のデータ処理速度が遅い場合には各送信データ
の間にウェイト時間を挿入しなければならず、ウェイト
の処理を割込み処理内で行わせるとその間はメインルー
チンの処理は完全に停止してしまうため、ウェイトの処
理を挿入することは実際には不可能に近い。従って、送
信相手のデータ処理速度が遅い場合には通信のための割
込み処理とメインルーチンのデータ処理とは両立できな
いという欠点がある。

〔課題を解決するための手段〕

本発明のシリアルデータ送信装置は、シリアルデータ
の送出を行い前記シリアルデータの送出を完了したとき
送信完了信号を発生する送信シフトレジスタと、前記送
信完了信号を受けて割込み処理を実行する中央処理部と
を備えるシリアルデータ送信装置において、前記送信完
了信号を所定の時間遅延させる遅延手段を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例のブロック図である。

第１図に示すように、第１の実施例は前述した第４図
の従来のシリアルデータ送信装置に遅延回路６を追加し
ている。

第１図において、シリアルインタフェース４は送信シ
フトレジスタ41とボーレートジェネレータ42とを備え
る。ボーレートジェネレータ42は送信シフトレジスタ41
にシフトクロック43を供給するもので任意のボーレート
が設定できる。送信シフトレジスタ41はシフトクロック
43により、格納してあるデータを１ビットずつ送信線45
に送出する。送信シフトレジスタ41はデータが書込まれ
ると、ただちにスタートビットを自動的に付加して１ビ
ットずつデータを送出し、さらに所定のパリティビット
及びストップビットを送出して１つのデータの送信を完
了する。所定の送信が完了してレジスタ内が空になると
送信完了信号44を遅延回路６に出力する。遅延回路６は
送信完了信号44を受取ると所定の時間遅延して送信完了
割込み信号64をCPU1に対し出力する。

第２図は第１図の第１の実施例のシリアルデータの連
続送信動作を説明するためのデータフオーマット図であ
る。ここで、データメモリ３内の送信回数格納領域31
と、送信データアドレス格納領域32と、送信データ格納
領域33には予め所定のデータが設定してある。又、第２
図において、STはスタートビット,Pはパリティビット,S
TPはストップビットである。

まず、CPU1からの命令により最初の送信データを送信
シフトレジスタ41に書込む。送信シフトレジスタ41はシ
フトクロック43に書込まれたデータを１ビットずつシフ
トしながら送信端子46から出力する。そして、１バイト
分の送信が完了して送信シフトレジスタ41が空になると
送信完了信号44を遅延回路６に出力する。

遅延回路６は送信完了信号44を受領すると、今送信し
たデータを送信相手が処理し終える時間まで充分ウェイ
トした後、送信完了割込み信号64をCPU1に出力する。CP
U1は次の送信データを送信シフトレジスタ41に書込むた
め、以下の割込み処理を行う。

まず、PC11,PSW12及び汎用レジスタ13の内容を一時的
にスタックに退避する。

次に、送信回数格納領域31から送信回数情報、送信デ
ータアドレス格納領域32から送信データ格納領域33の送
信データのアドレス指定をするアドレスポインタを読出
す。

次に、読出された送信回数データが０であり所定の連
続送信が完了している場合は、全データ送信完了処理へ
分岐する。

送信完了データが０でない場合は読出されたアドレス
ポインタで指定される次の送信データを送信データ格納
領域33から読出し、送信シフトレジスタ41へ転送する。

次に、アドレスポインタ更新（１インクリメント）
し、送信データアドレス格納領域32へ書戻す。

更に、送信回数データを更新（１デクリメント）し、
送信回数格納領域31へ書戻す。

続いて、スタックに退避しておいたPC11,PSW12及び汎
用レジスタ13の内容を復帰し、メインルーチンへ復帰す
る。

以上の割込み処理は前述した第５図の流れ図における
手順55の所定時間ウェイトを省略した形になっている。

以上で１回の送信完了割込み処理が終了するが、送信
シフトレジスタ41の送信完了信号44の発生ごとに、本割
込み処理を断続的に実行させることにより、第２図に示
すように、シリアルデータの連続送信動作が実現でき
る。

本第１の実施例においては、送信シフトレジスタ41の
送信完了信号44による送信完了割込み信号64の発生をハ
ードウェアで遅延させて行っている。よって、送信完了
割込み信号64の発生までCPU1はメインの処理が実行でき
るため、CPU1の実行効率を低下させることなく各シリア
ルデータ間に所定のウェイト時間を挿入することができ
る。

次に、第３図は本発明の第２の実施例のブロック図で
ある。

第３図に示すように、第２の実施例は上述した第１図
の第１の実施例の遅延回路６の代りに、タイマ61と比較
器62と比較レジスタ63とを備える遅延回路6aを設けた点
が異なり、その他の点はすべて同一である。

第３図において、シリアルインタフェース４内の送信
シフトレジスタ41とボーレートジェネレータ42は上述し
た第１図の第１の実施例と同様の機能を持つもので、送
信シフトレジスタ41は所定の送信を終了するごとに、送
信完了信号44を遅延回路6aに出力する。

遅延回路6aはタイマ61と比較器62と比較レジスタ63を
内蔵し、タイマ61は送信シフトレジスタ41の送信完了信
号44を受領すると０からカウントアップを始める。比較
器62はタイマ61と比較レジスタ63の値を比較し、両者の
値が一致すると送信完了割込み信号64をCPU1に対し出力
する。比較レジスタ63はCPU1の命令により書込み可能な
レジスタで、任意の値を設定できる。

上記構成要素を用いたシリアルデータの連続送信の動
作は上述した第１の実施例と同様であるが、第２の実施
例においては、送信完了割込み信号の発生を遅延するた
めにタイマを用いているため、各シリアルデータ間のウ
ェイト時間が通信相手のデータ処理速度に応じて任意に
変更できる利点がある。

なお、上述した各実施例ではハードウェアの遅延回路
によりウェイト時間の設定を行っているが、CPUに内蔵
している割込み制御回路に割込み処理の開始を遅延させ
ても本発明を適用できる。

〔発明の効果〕

以上述べたように本発明は、送信完了割込み信号の発
生を遅延させる手段を内蔵することにより、シリアルデ
ータの連続送信において、各データ間のウェイト時間を
挿入できるという効果がある。又、このウェイト時間
中、CPUはメインプログラムの処理を行うことができる
ので、CPUの実行効率が低下することを防止できる効果
がある。更に、第２の実施例においては、ウェイト時間
をユーザが任意に設定することができるので、通信する
相手のデータ処理装置の処理速度に合せて柔軟な対応が
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図の第１の実施例のシリアルデータの連続送信動作
を説明するためのデータフオーマット図、第３図は本発
明の第２の実施例のブロック図、第４図は従来のシリア
ルデータ送信装置の一例のブロック図、第５図は第４図
のシリアルデータ送信装置の送信完了割込み処理の流れ
図、第６図は第４図のシリアルデータ送信装置のシリア
ルデータの連続送信動作を説明するためのデータフオー
マット図である。 １……CPU、２……プログラムメモリ、３……データメ
モリ、４……シリアルインタフェース、５……内部バ
ス、6,6a……遅延回路、11……PC、12……PSW、13……
汎用レジスタ、31……送信回数格納領域、32……送信デ
ータアドレス格納領域、33……送信データ格納領域、41
……送信シフトレジスタ、42……ボーレートジェネレー
タ、43……シフトクロック、44……送信完了信号、45…
…送信線、46……送信端子、61……タイマ、62……比較
器、63……比較レジスタ、64……送信完了割込み信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】シリアルデータの送出を行い前記シリアル
   データの送出を完了したとき送信完了信号を発生する送
   信シフトレジスタと、前記送信完了信号を受けて割込み
   処理を実行する中央処理部とを備えるシリアルデータ送
   信装置において、前記送信完了信号を前記シリアルデー
   タの受信側処理が完了する所定の時間遅延させる遅延手
   段を有することを特徴とするシリアルデータ送信装置。