JPH01216452A - シリアルデータ送信装置 - Google Patents
シリアルデータ送信装置Info
- Publication number
- JPH01216452A JPH01216452A JP63042746A JP4274688A JPH01216452A JP H01216452 A JPH01216452 A JP H01216452A JP 63042746 A JP63042746 A JP 63042746A JP 4274688 A JP4274688 A JP 4274688A JP H01216452 A JPH01216452 A JP H01216452A
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- JP
- Japan
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- transmission
- data
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 127
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 10
- 238000013500 data storage Methods 0.000 description 7
- 238000004891 communication Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルデータ送信装置に関し、特にシリアル
インタフェースを内蔵するシリアルデータ送信装置に関
する。
インタフェースを内蔵するシリアルデータ送信装置に関
する。
最近では、マイクロコンビエータの高集積化が進み、タ
イマ、カウンタ、Ａ−Ｄ変換器など様々な周辺ハードウ
ェアが１チツプに集積されるようになった。この周辺ハ
ードウェアの中でも特にシリアルインタフェースは、マ
イクロコンビエータの高機能化による分散処理や各種端
末間の通信の丸めに必要不可欠なものとなっている。
イマ、カウンタ、Ａ−Ｄ変換器など様々な周辺ハードウ
ェアが１チツプに集積されるようになった。この周辺ハ
ードウェアの中でも特にシリアルインタフェースは、マ
イクロコンビエータの高機能化による分散処理や各種端
末間の通信の丸めに必要不可欠なものとなっている。
以下、第４図、第５図及び第６図を参照して従来のシリ
アルインタフェースによるシリアルデータ送信装置の動
作について説明する。
アルインタフェースによるシリアルデータ送信装置の動
作について説明する。
第４図は従来のシリアルデータ送信装置の一例のブロッ
ク図である。
ク図である。
第４図に示すように、シリアルデータ送信装置はＣＰＵ
Ｉと、プログラムメモリ２と、データメモリ３と、シリ
アルインタフェース４との各ブロックを備え各ブロック
は内部バス５を介して相互に接続されている。ＣＰＵ１
はプログラムカウンタ（以下、ＰＣと称す）１１と、プ
ログラムステータスワード（以下、ｐｓｗと称す）１２
と、汎用レジスタ１３とを有し、プログラムメモリ２か
ら命令コードを読出してデータ処理を実行し、処理デー
タはデータメモリ３に格納する。
Ｉと、プログラムメモリ２と、データメモリ３と、シリ
アルインタフェース４との各ブロックを備え各ブロック
は内部バス５を介して相互に接続されている。ＣＰＵ１
はプログラムカウンタ（以下、ＰＣと称す）１１と、プ
ログラムステータスワード（以下、ｐｓｗと称す）１２
と、汎用レジスタ１３とを有し、プログラムメモリ２か
ら命令コードを読出してデータ処理を実行し、処理デー
タはデータメモリ３に格納する。
シリアルインタフェース４は、送信線４５と接続した送
信シフトレジスタ４１と、送信シフトレジスタ４１にシ
フトクロック４３を供給するボーレートジェネレータ４
２とを有する。送信シフトレジスタ４１内の送信データ
は送信線４５を介して送信端子４６から外部に出力され
、１バイト分の送信が完了して送信バッファが空になる
と、送信完了信号４４を出力してＣＰＵＩに送信が完了
したことを通知する。
信シフトレジスタ４１と、送信シフトレジスタ４１にシ
フトクロック４３を供給するボーレートジェネレータ４
２とを有する。送信シフトレジスタ４１内の送信データ
は送信線４５を介して送信端子４６から外部に出力され
、１バイト分の送信が完了して送信バッファが空になる
と、送信完了信号４４を出力してＣＰＵＩに送信が完了
したことを通知する。
次に、第５図の流れ図を参照してＣＰＵＩに送信完了信
号４４が通知された後の割込みのソフトウェア処理手順
について説明する。本割込み処理では、データメモリ３
内に送信データ格納領域３３と、送信データ格納領域３
３内の送信データのアドレス情報を格納する送信データ
アドレス格納領域３２と、連続して送信するデータの個
数情報を格納する送信回数格納領域３１とを設定し、こ
れらの各領域には予め必要なデータが格納しである。
号４４が通知された後の割込みのソフトウェア処理手順
について説明する。本割込み処理では、データメモリ３
内に送信データ格納領域３３と、送信データ格納領域３
３内の送信データのアドレス情報を格納する送信データ
アドレス格納領域３２と、連続して送信するデータの個
数情報を格納する送信回数格納領域３１とを設定し、こ
れらの各領域には予め必要なデータが格納しである。
第５図の流れ図に示すように、送信シフトレジ −
スタ４１からの送信完了信号４４がＣＰＵ１に入力する
と、ＣＰＵ１は以下の送信完了割込み処理を実行する。
スタ４１からの送信完了信号４４がＣＰＵ１に入力する
と、ＣＰＵ１は以下の送信完了割込み処理を実行する。
まず、手順５１において、それまでの処理内容を保持し
ておくために、ＰＣＩＩとＰＳＷ１２と汎用レジスタ１
３の内容を一時的にスタックに退避させる。
ておくために、ＰＣＩＩとＰＳＷ１２と汎用レジスタ１
３の内容を一時的にスタックに退避させる。
手順５２において、送信回数格納領域３１から送信回数
情報、送信データアドレス格納領域３２から送信データ
格納領域３３の送信データをアドレス指定するアドレス
ポインタを読出ス。
情報、送信データアドレス格納領域３２から送信データ
格納領域３３の送信データをアドレス指定するアドレス
ポインタを読出ス。
次に、手順５３において、手順５２で続出した送信回数
情報をチエツクし所定の回数に達していない時は手順５
４に進む。又、所定の回数が終了した時は全データ送信
完了処理へ分岐する。
情報をチエツクし所定の回数に達していない時は手順５
４に進む。又、所定の回数が終了した時は全データ送信
完了処理へ分岐する。
手順５４において、手順５２で読出したアドレスポイン
タで指定される送信データを送信データ格納領域３３か
ら続出す。
タで指定される送信データを送信データ格納領域３３か
ら続出す。
手順５５において、通信相手が先行するデータの処理を
終了するまで所定の時間をウェイトする。
終了するまで所定の時間をウェイトする。
手順５６において、続出した送信データを送信シフトレ
ジスタ４１へ転送する。
ジスタ４１へ転送する。
手順５７に２いて、アドレスポインタを１インクリメン
トし送信データアドレス格納領域３２へ書き戻す。
トし送信データアドレス格納領域３２へ書き戻す。
手順５８において、送信回数情報を１デクリメントし送
信回数格納領域３１へ書戻す。
信回数格納領域３１へ書戻す。
手順５９において、スタックに退避しておいたＰＣＩＩ
とＰＳＷ１２と汎用レジスタ１３の内容を復帰し、メイ
ンルーチンへ復帰する。
とＰＳＷ１２と汎用レジスタ１３の内容を復帰し、メイ
ンルーチンへ復帰する。
以上の割込み処理を繰返すことにより、＠６図に示すよ
うに、シリアルデータの連続送信動作を実現する。
うに、シリアルデータの連続送信動作を実現する。
上述した従来のシリアルデータ送信装置は、シリアルデ
ータの連続送信動作において、送信シフトレジスタの送
信完了信号によりただちに割込み処理を実行し、次の送
信データを送信シフトレジスタに書込んでいるので、送
信相手のデータ処理速度が遅い場合には各送信データの
間にクエイト時間を挿入しなければならず、ウェイトの
処理を割込み処理内で行わせるとその間はメインルーチ
ンの処理は完全に停止してしまうため、ウェイトの処理
を挿入することは実際には不可能に近い。
ータの連続送信動作において、送信シフトレジスタの送
信完了信号によりただちに割込み処理を実行し、次の送
信データを送信シフトレジスタに書込んでいるので、送
信相手のデータ処理速度が遅い場合には各送信データの
間にクエイト時間を挿入しなければならず、ウェイトの
処理を割込み処理内で行わせるとその間はメインルーチ
ンの処理は完全に停止してしまうため、ウェイトの処理
を挿入することは実際には不可能に近い。
−夕処理とは両立できないという欠点がある。
本発明のシリアルデータ送信装置は、シリアルデータの
送出を行い前記シリアルデータの送出を完了したとき送
信完了信号を発生する送信シフトレジスタと、前記送信
完了信号を受けて割込み処理を実行する中央処理部とを
備えるシリアルデー〔実施例〕 次に、本発明について図面を参照し【説明する。
送出を行い前記シリアルデータの送出を完了したとき送
信完了信号を発生する送信シフトレジスタと、前記送信
完了信号を受けて割込み処理を実行する中央処理部とを
備えるシリアルデー〔実施例〕 次に、本発明について図面を参照し【説明する。
、第１図は本発明の第１の実施例のブロック図である。
ｔＪＸ１図に示すように、第１の実施例は前述した第４
図の従来のシリアルデータ送信装置に遅延回路６を追加
している。
図の従来のシリアルデータ送信装置に遅延回路６を追加
している。
第１図において、シリアルインタフェース４は送信シフ
トレジスタ４１とボーレートジェネレータ４２とを備え
る。ボーレートジェネレータ４２は送信シフトレジスタ
４１にシフトクロック４３を供給するもので任意のボー
レートが設定できる。
トレジスタ４１とボーレートジェネレータ４２とを備え
る。ボーレートジェネレータ４２は送信シフトレジスタ
４１にシフトクロック４３を供給するもので任意のボー
レートが設定できる。
送信シフトレジスタ４１はシフトクロック４３により、
格納しであるデータを１ビツトずつ送信線４５に送出す
る。送信シフトレジスタ４１はデータが書込まれると、
ただちにスタートビットを自動的に付加して１ビツトず
つデータを送出し、さらに所定のパリティビット及びス
トップビットを送出して１つのデータの送信を完了する
。所定の送信が完了してレジスタ内が空になると送信完
了信号４４を遅延回路６に出力する。遅延回路６は送信
完了信号４４を受取ると所定の時間遅延して送信完了割
込み信号６４をＣＰＵＩに対し・出力する。
格納しであるデータを１ビツトずつ送信線４５に送出す
る。送信シフトレジスタ４１はデータが書込まれると、
ただちにスタートビットを自動的に付加して１ビツトず
つデータを送出し、さらに所定のパリティビット及びス
トップビットを送出して１つのデータの送信を完了する
。所定の送信が完了してレジスタ内が空になると送信完
了信号４４を遅延回路６に出力する。遅延回路６は送信
完了信号４４を受取ると所定の時間遅延して送信完了割
込み信号６４をＣＰＵＩに対し・出力する。
第２図は第１図の第１の実施例のシリアルデータの連続
送信動作を説明するためのデータフォーマヤト図である
。ここで、データメモリ３内の送信回数格納領域３１と
、送信データアドレス格納領域３２と、送信データ格納
領域３３には予め所定のデータが設定しである。又、第
２図において、ＳＴはスタートビット、Ｐはパリティビ
ット。
送信動作を説明するためのデータフォーマヤト図である
。ここで、データメモリ３内の送信回数格納領域３１と
、送信データアドレス格納領域３２と、送信データ格納
領域３３には予め所定のデータが設定しである。又、第
２図において、ＳＴはスタートビット、Ｐはパリティビ
ット。
ＳＴＰはストップビットである。
まず、ＣＰＵ１からの命令により最初の送信データを送
信シフトレジスタ４１に書込む。送信シフトレジスタ４
１はシフトクロック４３により書込まれたデータを１ビ
ツトずつシフトしながら送信端子４６から出力する。そ
して、１バイト分の送信が完了して送信シフトレジスタ
４１が空になると送信完了信号４４を遅延回路６に出力
する。
信シフトレジスタ４１に書込む。送信シフトレジスタ４
１はシフトクロック４３により書込まれたデータを１ビ
ツトずつシフトしながら送信端子４６から出力する。そ
して、１バイト分の送信が完了して送信シフトレジスタ
４１が空になると送信完了信号４４を遅延回路６に出力
する。
遅延回路６は送信完了信号４４を受領すると、今送信し
たデータを送信相手が処理し終える時間まで充分ウェイ
トした後、送信完了割込み信号６４をＣＰＵＩに出力す
る。ＣＰＵ１は次の送信データを送信シフトレジスタ４
１に書込むため、以下の割込み処理を行う。
たデータを送信相手が処理し終える時間まで充分ウェイ
トした後、送信完了割込み信号６４をＣＰＵＩに出力す
る。ＣＰＵ１は次の送信データを送信シフトレジスタ４
１に書込むため、以下の割込み処理を行う。
まず、ＰＣｌｌ、ＰＳＷＩ２及び汎用レジスタ１３の内
容を一時的にスタックに退避する。
容を一時的にスタックに退避する。
次に、送信回数格納領域３１から送信回数情報、送信デ
ータアドレス格納領域３２から送信データ格納領域３３
の送信データのアドレス指定をするアドレスポインタを
読出す。
ータアドレス格納領域３２から送信データ格納領域３３
の送信データのアドレス指定をするアドレスポインタを
読出す。
次に、読出された送信回数データがＯであり所定の連続
送信が完了している場合は、全データ送信完了処理へ分
岐する。
送信が完了している場合は、全データ送信完了処理へ分
岐する。
送信完了データが０でない場合は読出されたアドレスポ
インタで指定される次の送信データを送信データ格納領
域３３から続出し、送信シフトレジスタ４１へ転送する
。
インタで指定される次の送信データを送信データ格納領
域３３から続出し、送信シフトレジスタ４１へ転送する
。
次に、アドレスポインタを更新（ｌインクリメント）シ
、送信データアドレス格納領域３２へ曹戻す。
、送信データアドレス格納領域３２へ曹戻す。
更に、送信回数データを更新（ｌデクリメント）し、送
信回数格納領域３１へ書戻す。
信回数格納領域３１へ書戻す。
続いて、スタックに退避して２いたＰＣＩＩ。
ＰＳＷＩ ２及び汎用レジ゛スタ１３の内容を復帰し、
メインルーチンへ復帰する。
メインルーチンへ復帰する。
以上の割込み処理は前述した第５図の流れ図における手
順５５の所定時間ウェイトを省略した形になっている。
順５５の所定時間ウェイトを省略した形になっている。
以上で１回の送信完了割込み処理が終了するが、送信シ
フトレジスタ４１の送信完了信号４４の発生ごとに、水
割込み処理を断続的に実行させることにより、第２図に
示すように、シリアルデータの連続送信動作が実現でき
る。
フトレジスタ４１の送信完了信号４４の発生ごとに、水
割込み処理を断続的に実行させることにより、第２図に
示すように、シリアルデータの連続送信動作が実現でき
る。
本箱１の実施例においては、送信シフトレジスタ４１の
送（ｍ完了信号４４による送信完了割込み信号６４の発
生をハードウェアで遅延させて行っている。よって、送
信完了割込み信号６４の発生までＣＰＵ１はメインの処
理が実行できるため、ＣＰＵ１の実行効率を低下させる
ことなく各シリアルデータ間に所定のウェイト時間を挿
入する仁とができる。
送（ｍ完了信号４４による送信完了割込み信号６４の発
生をハードウェアで遅延させて行っている。よって、送
信完了割込み信号６４の発生までＣＰＵ１はメインの処
理が実行できるため、ＣＰＵ１の実行効率を低下させる
ことなく各シリアルデータ間に所定のウェイト時間を挿
入する仁とができる。
次に、第３図は本発明の第２の実施例のプロッり図であ
る。
る。
第３図に示すように、第２の実施例は上述した第１図の
Ｍｌの実施例の遅延回路６の代りに、タイマ６１と比較
器６２と比較レジスタ６３とを備える遅延回路６ａを設
けた点が異なり、その他の点はすべて同一である。
Ｍｌの実施例の遅延回路６の代りに、タイマ６１と比較
器６２と比較レジスタ６３とを備える遅延回路６ａを設
けた点が異なり、その他の点はすべて同一である。
第３図において、シリアルインタフェース４内の送信シ
フトレジスタ４１とボーレートジェネレータ４２は上述
した第１図の第１の実施例と同様の機能を持つもので、
送信シフトレジスタ４１は所定の送信を終了するごとに
、送信完了信号４４を遅延回路６ａに出力する。
フトレジスタ４１とボーレートジェネレータ４２は上述
した第１図の第１の実施例と同様の機能を持つもので、
送信シフトレジスタ４１は所定の送信を終了するごとに
、送信完了信号４４を遅延回路６ａに出力する。
遅延回路６ａはタイマ６１と比較器６２と比較レジスタ
６３を内蔵し、タイマ６１は送信シフトレジスタ４１の
送信完了信号４４を受領すると０からカウントアツプを
始める。比較器６２はタイマ６１と比較レジスタ６３の
値を比較し、両者の値が一致すると送信完了割込み信号
６４をＣＰＵ１に対し出力する。比較レジスタ６３はＣ
ＰＵＩの命令により書込み可能なレジスタで、任意の値
を設定できる。
６３を内蔵し、タイマ６１は送信シフトレジスタ４１の
送信完了信号４４を受領すると０からカウントアツプを
始める。比較器６２はタイマ６１と比較レジスタ６３の
値を比較し、両者の値が一致すると送信完了割込み信号
６４をＣＰＵ１に対し出力する。比較レジスタ６３はＣ
ＰＵＩの命令により書込み可能なレジスタで、任意の値
を設定できる。
上記構成賛素を用いたシリアルデータの連続送信の動作
は上述した第１の実施例と同様であるが、第２の実施例
においては、送信完了割込み信号の発生を遅延するため
にタイマを用いているため、各シリアルデータ間のウェ
イト時間が通信相手のデータ処理速度に応じて任意に変
更できる利点がある。
は上述した第１の実施例と同様であるが、第２の実施例
においては、送信完了割込み信号の発生を遅延するため
にタイマを用いているため、各シリアルデータ間のウェ
イト時間が通信相手のデータ処理速度に応じて任意に変
更できる利点がある。
なお、上述した各実施例ではハードウェアの遅延回路に
よりウェイト時間の設定を行っているが、ＣＰＵに内蔵
している割込み制御回路に割込み処理の開始を遅延させ
て本本発明を適用できる。
よりウェイト時間の設定を行っているが、ＣＰＵに内蔵
している割込み制御回路に割込み処理の開始を遅延させ
て本本発明を適用できる。
〔発明の効果〕
以上述べたように本発明は、送信完了割込み信号の発生
を遅延させる手段を内蔵することにより、シリアルデー
タの連続送信において、各データ間にウェイト時間を挿
入できるという効果がある。
を遅延させる手段を内蔵することにより、シリアルデー
タの連続送信において、各データ間にウェイト時間を挿
入できるという効果がある。
又、このウェイト時間中、ＣＰＵはメインプログラムの
処理を行うことができるので、ＣＰＵの実行効率が低下
することを防止できる効果がある。
処理を行うことができるので、ＣＰＵの実行効率が低下
することを防止できる効果がある。
更に、８ｇ２の実施例においては、ウェイト時間をユー
ザが任意に設定することができるので、通信する相手の
データ処理装置の処理速度に合せて柔軟な対応ができる
という効果がある。
ザが任意に設定することができるので、通信する相手の
データ処理装置の処理速度に合せて柔軟な対応ができる
という効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図の第１の実施例のシリアルデータの連続送信動作
を説明するためのデータフォーマット図、第３図は本発
明の第２の実施例のブロック図、第４図は従来のシリア
ルデータ送信装置の一例のブロック図、第５図は第４図
のシリアルデータ送信装置の送信完了割込制 ６図は第４図のシリアルデータ送信装置のシリアルデー
タの連続送信動作を説明するためのデータフォーマット
図である。 ｌ・・・・・・ＣＰＵ、２・・・・・・プログラムメモ
リ、３・・・・・・データメモリ、４・・・・・・シリ
アルインタフェース、５・・・・・・内部パス、６．６
ａ・・・・・・遅延回路、１１・・・・・・２０％ １
２・・・・・・ＰＳＷ、１３・・・・・・汎用レジスタ
、３１・・・・・・送信回数格納領域、３２・・・・・
・送信データアドレス格納領域、３３・・・・・・送信
データ格納領域、４１・・・・・・送信シフトレジスタ
、４２・・・・・・ボーレートジェネレータ、４３・・
・・・・シフトクロック、４４・・・・・・送信完了信
号、４５・・・・・・送信線、４６・・・・・・“送信
端子、６１・・・・・・タイマ、６２・・・・・・比較
器、６３・・・・・・比較レジスタ、６４・・・・・・
送信完了割込み信号。 代理人 弁理士 内 原 晋亭 ４１！ｒ
第１図の第１の実施例のシリアルデータの連続送信動作
を説明するためのデータフォーマット図、第３図は本発
明の第２の実施例のブロック図、第４図は従来のシリア
ルデータ送信装置の一例のブロック図、第５図は第４図
のシリアルデータ送信装置の送信完了割込制 ６図は第４図のシリアルデータ送信装置のシリアルデー
タの連続送信動作を説明するためのデータフォーマット
図である。 ｌ・・・・・・ＣＰＵ、２・・・・・・プログラムメモ
リ、３・・・・・・データメモリ、４・・・・・・シリ
アルインタフェース、５・・・・・・内部パス、６．６
ａ・・・・・・遅延回路、１１・・・・・・２０％ １
２・・・・・・ＰＳＷ、１３・・・・・・汎用レジスタ
、３１・・・・・・送信回数格納領域、３２・・・・・
・送信データアドレス格納領域、３３・・・・・・送信
データ格納領域、４１・・・・・・送信シフトレジスタ
、４２・・・・・・ボーレートジェネレータ、４３・・
・・・・シフトクロック、４４・・・・・・送信完了信
号、４５・・・・・・送信線、４６・・・・・・“送信
端子、６１・・・・・・タイマ、６２・・・・・・比較
器、６３・・・・・・比較レジスタ、６４・・・・・・
送信完了割込み信号。 代理人 弁理士 内 原 晋亭 ４１！ｒ
Claims (1)
- シリアルデータの送出を行い前記シリアルデータの送出
を完了したとき送信完了信号を発生する送信シフトレジ
スタと、前記送信完了信号を受けて割込み処理を実行す
る中央処理部とを備えるシリアルデータ送信装置におい
て、前記送信完了信号を所定の時間遅延させる遅延手段
を有することを特徴とするシリアルデータ送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042746A JP2638888B2 (ja) | 1988-02-24 | 1988-02-24 | シリアルデータ送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042746A JP2638888B2 (ja) | 1988-02-24 | 1988-02-24 | シリアルデータ送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01216452A true JPH01216452A (ja) | 1989-08-30 |
| JP2638888B2 JP2638888B2 (ja) | 1997-08-06 |
Family
ID=12644578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63042746A Expired - Lifetime JP2638888B2 (ja) | 1988-02-24 | 1988-02-24 | シリアルデータ送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638888B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009520428A (ja) * | 2005-12-19 | 2009-05-21 | エヌエックスピー ビー ヴィ | 媒体アクセス制御デバイスから物理層を介してアンテナにデータを伝送する方法及びシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878239A (ja) * | 1981-11-04 | 1983-05-11 | Toshiba Corp | 演算制御回路 |
| JPS60209845A (ja) * | 1984-04-03 | 1985-10-22 | Sony Corp | 割り込み制御回路 |
-
1988
- 1988-02-24 JP JP63042746A patent/JP2638888B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878239A (ja) * | 1981-11-04 | 1983-05-11 | Toshiba Corp | 演算制御回路 |
| JPS60209845A (ja) * | 1984-04-03 | 1985-10-22 | Sony Corp | 割り込み制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009520428A (ja) * | 2005-12-19 | 2009-05-21 | エヌエックスピー ビー ヴィ | 媒体アクセス制御デバイスから物理層を介してアンテナにデータを伝送する方法及びシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638888B2 (ja) | 1997-08-06 |
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