JPH01157150A - マルチチャンネルデータ通信制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １森分更 本発明は、大略、マルチチャンネルデータ通信制御器に
関するものであって、更に詳細には、ホストの処理能力
に対する依存性を最小として広範囲のプロトコル及びそ
の他のホストシステムの要件を取り扱う菖にカスタム化
することの可能な柔軟性があり汎用性がありエンジンを
基礎としたアーキテクチャ−を持った通信制御器に関す
るものである。

従】１え」 ２つのコンピュータ間又は１つのコンピュータシステム
の種々の構成部品間のコミュニケーション即ち通信（同
期及び非同期）は、屡々、−度に１ビツトづつ直列的に
行なわれている。然し乍ら、マイクロプロセサ、マイク
ロコントローラ、及びその他の計算装置は、実際のデー
タキャラクタとして、データ、ビットを並列（屡々、−
度に８ビツト）で取り扱う。従って、データが電話回線
で送られるか（その場合にはモデムを使用することが必
要である）又は直接的に周辺装置（例えば、シリアルプ
リンタ）へ送られるかに拘らず、「ホスト」プロセサ（
パラレルデータ）と例えばモデム又はシリアルプリンタ
（シリアルデータ）等のホストが通信する装置との間に
は通信インターフェースが必要とされる。

このインターフェース装置は、ホストから出力されるパ
ラレルデータをシリアルデータビットに変換することが
必要であり、入力するシリアルデータビットをホスト用
のデータキャラクタに変換することが必要である。更に
、それは、エラーチエツク及びその他の種々のプロトコ
ルに関連する要求を実行する場合があり且つホストシス
テムとのインターフェース及びホストが通信するシリア
ル装置を取り扱う場合がある。

この様なインターフェース装置は、通常、データコミュ
ニケーションコントローラ即ちデータ通信制御器又はシ
リアルコントローラと呼ばれる。

何故ならば、該制御器は、ホストのシリアルボート（モ
デム、シリアルプリンタ、又はその他のシリア装置に接
続されている）の１つを介してデータの伝送及び受信を
制御するからである。ホストプロセサの各シリアルポー
ト、即ち通信［チャンネルＪはこの様な装置によって制
御されねばならない。

各チャンネルに対して別の制御器が使用される場合に巻
き込むハードウェアのオーバーヘッド即ち費用の幾らか
を回避する為に、マルチチャンネル装置が開発された。

該装置は、大略、各付加的なチャンネルに対してハード
ウェアを二重にすることにより、マルチプル即ち複数個
の通信チャンネルを同時的に処理する。

データは、屡々、マルチチャンネルを介して同時的に送
られるので、最近のマルチチャンネル制御器は、マルチ
チャンネルを横断してのデータの伝送及び受信の両方に
対して、ハードウェアデータ待ち行列（「先入れ先出し
」待ち行列、乃至はｒＦＩＦＯＪ）を有する様になった
。これらのＦＩＦＯは、ホストプロセサがこの様なデー
タをアクセスする為の時間を持つ迄、−時的に各チャン
ネルに関連するデータを格納する。

マルチチャンネル制御器は、又１種々のレジスタ（各チ
ャンネルに対して、ボー速度及びキャラクタ寸法等の通
信パラメータを格納する為）、タイマー／カウンター（
データの伝送及び受信の同期を取る為）、及びデータビ
ットの送受信及びデータキャラクタの組み立て／分解の
主要なタスクを実行する為の略ランダムなロジックを有
している。

例えばナショナルセミコンダクタＮ５１６５５０ＡＣＥ
　（ＦＩＦＯを具備する非同期通信要素）等の現在のＵ
ＡＲＴ、又シグネティックスの５ＣＣ２６９８０ｃ　ｔ
　ａ　ＩＵＡＲＴ　（８チヤンネルユニバ一サル非同期
レシーバ／トランスミッタ）等のマルチチャンネルＵＡ
ＲＴでさえも、パラメータの設定（例えば、ボー速度及
びデータキャラクタ寸法）を超える柔軟性は殆どないホ
ストシステムを提供している。

ユーザがカスタム化したプロトコル又は異なったプロト
コルの集りを実行することを所望する場合、現在の制御
器は、この様なタスクを非能率的に実行する（何故なら
ば、ホストの処理能力に広範に依存−例えば、ｒＸｏｎ
／ＸｏｆｆＪデータフロー制御の実行−及び「特別の」
キャラクタを認識する能力に欠け、又ＦＩＦＯ及びタイ
マー／カウンタの数及び寸法を修正する能力でさえも欠
如している）か、又はこの様なタスクを実行することは
全く不可能である。

この分野において興味のあるものは、インテル８２７３
．８２７３−４．８２７３−８プログラマブルＨＤＬＣ
／５ＤＬＣプロトコル制御器であり、それは、技術的に
はマイクロプログラムによってプログラムされるもので
はあるが、ＨＤＬＣ及び５ＤＬＣ同期プロトコルに専用
のアーキテクチャ−の周辺に構築されるものである。例
えば、ＵＡＲＴ適用において同一のアーキテクチャ−を
使用することは、不可能であるか、又は極めて非能率的
な装置となる。

更に、現在のシステム設計技術は、カスタムプロトコル
に対してはカスタム制御器アーキテクチャ−を必要とす
る。この様なカスタム制御器適用によりマルチプルチャ
ンネルをサポートすることが可能ではあるが、このこと
は、各付加的なチャンネルに対しての単一チャンネルア
ーキテクチャ−を実際上二重とすることによって達成さ
れる。

この様に柔軟性を欠如する結果、種々の通信要求を持っ
たユーザは、チップの大きさが大き過ぎることとなるか
（過剰に不必要な特徴を具備するので）又はチップの大
きさが小さすぎる（ユーザの要求を満足させることが不
可能）こととなる。

且−五 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ホストシステムに対
する依存性を最小とし広範囲のプロトコル及びその他の
ホストシステムの要求を取り扱うべくカスタム化させる
ことが可能であり、柔軟性に富み、汎用性があり、且つ
エンジンをベースとしたアーキテクチャ−を持ったマル
チチャンネルデータ通信制御器を提供することである。

皇−處 従って、ホストシステムに対して及びホストが通信する
複数個のシリアル装置に対しての柔軟性のあるデータ通
信アーキテクチャ−が必要とされており、即ち、エンジ
ンを基礎とし、マイクロプログラムアーキテクチャ−で
、制御器の外部インターフェースを取り扱う為の専用プ
ロセサを有するものが必要とされている６本発明は、常
に存在するタスクのシリアルデータを送信し且つ受信す
ること、及びホストへ又はホストからキャラクタを送っ
たり受信したりすることを、専用プロセサを使用して迅
速に且つ能率的に行なうことを可能としている。このこ
とは、汎用のメインエンジンをこれらの時間的に重要な
タスクの負担を軽減し、それがキャラクタの組み立て及
び分解及びデータのＦＩＦＯ内の維持及びエラーチエツ
ク及びその他のプロトコル関連タスク等の比較的複雑な
（時間的には重要性は少ないが）タスクを実行すること
を可能としている。

本発明は、例えば、良く使用されている４又は５ボー（
ｂａｕｄ）速度に制限されるべきものではなく、妥当な
範囲内において（付加的な外部クロック源の必要性無し
に）事実上任意の特定したボー速度を実施することを可
能としている。更に、チップの基本的なアーキテクチャ
−に対して修正を施すこと無しに、単にマシンをマイク
ロコード化することによって、カスタムプロトコルを実
施することが可能であり、設計時間をかなり減少させて
いる。ユーザインターフェース全体をカスタム化させる
ことが可能である。ユーザは、特定のチャンネルに対し
て、タイマー／カウンタの数のみならず、ＦＩ　ＦＯ（
ＲＡＭに実現されている）の寸法を修正することが可能
である。この様な「制御」特徴は、専用のランダムロジ
ックで固定される代わりに、ファームウェアで実現され
且つ汎用エンジンによって実施されるので、ユーザをイ
ンタラブドする方法及び優先順位付けさえも修正するこ
とが可能である。

この汎用アーキテクチャ−の柔軟性は、制御器を特定の
ユーザの要求に対して一層カスタム化させることを可能
とし、制御器自身による性能が高速であるばかりか、ホ
スト処理能力に対する依存性を一層軽減させることを可
能としている。従来ホストによりソフトウェアでのみ可
能であったことが、−層迅速に制御器自身によって実行
することが可能である。最後に、この汎用アーキテクチ
ャ−は、設計時間を短縮化し、且つ向上した機能性を具
備するより小型のチップとすることを可能としている。

本発明は、３つの階層のプロトコルからなるヒエラルキ
ーから構成され、汎用のマルチチャンネルデータ通信ア
ーキテクチャ−を提供することによって上述した如き従
来技術の欠点を解消している。

第１階層のプロセサ、即ちｒビットエンジン」（又は、
幾つ、かの実施例においては、「キャラクタエンジン」
又は所要のデータ単位により定義されるエンジン）が、
最も頻繁に発生するタスク、即ち本制御器が直接的に通
信する複数個のシリアル装置への又はそれからのシリア
ルデータの送信及び受信、を取り扱う。後述する現在の
実施例においては、２個のビットエンジンを使用してお
り、即ちその１つは各ビットを各外部シリアル装置（「
出力ビツトエンジン」即ちｒＯＢＥＪ　）へ伝送するも
のであり、且つ他の１つは各この様な装置から各ビット
を受け取る為のもの（「入力ビットエンジン」即ち「よ
りＥ」）である。

複数個のシリアル装置は、制御器の関心（ビットの送信
及び受信の両方に対して）を得るべく同時的に競争する
ので、これらのビットエンジンはサービス用の全ての要
求を取り扱わねばならない。

ＩＢＥは各入力ビットをサンプルし且つ認識せねばなら
ず、一方ＯＢＥは各出力ビットの伝送を同期させる。両
方のビットエンジンは、常にサービスの為に「メインエ
ンジン」をインタラブド、即ち中断させ、各入力ビット
を伝送し、又は次の出力ビットを要求し、又そのビット
エンジンの次の「状態」に対応する適宜のタイマー／カ
ウンタに修正させねばならない。

後に詳説する如くこれらのビットエンジンによって実行
される精密な機能に拘らず、ビットエンジンは、次のビ
ットを伝送するか又は受信せねばならない期間である次
のビット期間をミスしない様に、極めて迅速に（ｒビッ
ト時間」において）これらの機能を実行せねばならない
。従って、最も高い優先度はこれらのビットエンジンに
与えられる。

該ビットエンジンからインタラブドを受け取ると、メイ
ンエンジンは、キャラクタの組み立て及び分解の「フォ
アグランド（前景）」タスクも迅速に実行せねばならな
い。換言すると、特定のチャンネルから出力すべきホス
トからのデータキャラクタが与えられると、メインエン
ジンはそのキャラクタを個々のビットに分解し、その際
に次のビット転送の準備が出来ている場合にＯＢＥがこ
の様なビットをアクセスするのに間に合う様に分解が行
われねばならない。同様に、メインエンジンは、ＩＢＥ
によって受け取られた各ビットを、完成された場合にホ
ストへ転送されるべく形成されるキャラクタに組み立て
ねばならない。

本システムに入力され且つ出力される不断のビットの流
れに対しての次の優先度は、「バスインターフェースロ
ジック」　（即ちＢＩＬ）であり。

それはホストプロセサに対する「ユーザインターフェー
ス」を司る。データキャラクタは、秩序圧しい態様で、
ホストへ送られ且つホストから受け取られねばならない
。周期的にメインエンジンがその残存する「バックグラ
ウンド（背景）」タスクを実行することを可能とする一
方、ＢＩＬがバス、を支配してこれらのタスクを実行す
ることを可能とする為にデータ及びアドレスバス上でア
ービトレーション即ち仲裁が行われねばならない。

従って、最低の優先度は、メインエンジンによって実行
されるこれらのバックグラウンドタスクの為にリザニブ
されている。これらのタスクは、ＦＩＦＯ内のデータの
管理、データキャラクタを送信又は受信する為にホスト
プロセサをインタラブドすることの必要性の為のスキャ
ニング、及び種々のタイミング遅れ、流れ制御及びブレ
ーク検知機能の実行等を包含している。要約すると、メ
インエンジンは、バックグラウンドにおいて、カスタム
化プロトコルに関連する複雑でキャラクタ指向の（従っ
て時間的な重要性は比較的低い）タスク及びホストシス
テムのその他の特別の要求を実行する。

従って、この３階層プロセサヒエラルキーは、時間的に
重要なタスクをビットエンジンとメインエンジン（フォ
アグラウンドタスク）によって迅速に且つ能率的に実施
することを可能とし、且つユーザインターフェースをＢ
ＩＬによって処理し、一方汎用メインエンジンを比較的
自由な状態とさせてユーザがファームウェアを介して制
御器内に組み込むことが可能な巨大なプレイの複雑な（
バ、　　ツタグラウンド）タスクを実行することを可能
としている。その結果、効率的で且つ一見カスタム化さ
れたチップが得られ、それは迅速に設計することが可能
であり、且つマルチチャンネルデータ通信に関連する時
間のかかるタスクを実行する為の責任をホストプロセサ
から取り除いている。

３つの階層のプロセサの間の能率的な相互作用を得る為
に、この汎用アーキテクチャ−の構成に多数の独特の特
徴が組み込まれている。これらの特徴の殆どは、ホスト
プロセサのジャグを容易としており、ホストプロセサを
より世俗的なしかし時間のかかる多くのタスクを処理す
ることの責任から解除している。これらの特徴は、後に
詳細に説明するが、以下に要約的に説明する。

この様な特徴の１つは「良好データインタラブド」であ
り、それは、殆どの制御器は外部装置から受け取るシリ
アルデータをキャラクタの形に組み立てるのみならず、
そのデータに関して成る程度のエラーチエツクを実行す
る為に、作られた。

従って、ホストシステムが制御器から受け取る各キャラ
クタの「ステータス」をチエツクすることは一般的であ
る。そのステータスが、例えば、キャラクタの伝送が伝
送エラーとなったことを表す場合、ホストは適宜のサー
ビスルーチンを実行してこの様なエラーを処理する場合
がある。各キャラクタの存在及びステータスのチエツク
（どのような動作を行なうべきかを決定する為に）は、
ホストプロセサが実行する為には非常に時間のかかるタ
スクである。

良好データインタラブドという特徴は、その様なタスク
に関連するオーバーヘッドの殆どをホストプロセサから
取り除いている０本制御器によって受け取られるデータ
の殆どは「良好データ」である（即ち、通信エラーの結
果ではなく、又ユーザによって指定される特別のキャラ
クタの如き例外でもない）ので、可能なステータスの各
タイプをホストプロセサに通知する為にホストプロセサ
をインタラブドすることは実際上必要性がない。

むしろ、データのタイプのステータスが１つのキャラク
タから次のキャラクタに変化したことを通知し且つ転送
の為に使用可能なｒ良好データ」のキャラクタの数をホ
ストへ通知する為にホストをインタラブドすることが必
要であるに過ぎない。

従って、例えば、２２個のキャラクタを受け取ると（１
０個の「良好データ」のキャラクタと、それに続いて、
不当なキャラクタ、ユーザによって指定された特別のキ
ャラクタ、次いで１０個の良好キャラクタ）、ホストは
４回（２２回ではない）インタラブドされることが必要
とされるに過ぎない、即ち転送用に１０個の良好データ
のキャラクタが与えられていることをホストに通知し、
２回目は不当なキャラクタを受け取ったことをホストに
通知し、且つ３度目は、ホストが「待ち望んでいた」特
別のキャラクタが到着したことをホストに通知する。最
後の４度目のインタラブドは。

良好なキャラクタの第２のストリング（列）をホストに
通知することであるが、それはそのストリングが何等か
のその他のタイプのキャラクタステータス（例えば、不
当キャラクタ又は特別例外キャラクタ）によって破断さ
れた時のみ又はキャラクタのホストが指定したスレッシ
ュホールドを受け取った時である。

本発明の汎用アーキテクチャ−により可能とされた別の
独特のユーザインターフェースの特徴は、「自動化デー
タ転送」であり、それは本制御器とホストプロセサとの
間のデータ転送の為に使用される実際の機構を包含して
いる。マルチプルチャンネルを包含することが可能であ
るかも知れないが、このアーキテクチャ−はＲＡＭにお
いてＦＩＦＯを実現する上で本来的な柔軟性を維持し、
−方専用ハードウエアＦＩＦＯによって達成されるもの
と同等の性能を与えている。

現在の制御器は、固定アドレスを具備する専用ハードウ
ェアＦＩＦＯを使用し、ホストプロセサが制御器へ又は
制御器からデータブロックを転送する為にポインターを
操作することを必要とする。

例えば、ホストが１６個のキャラクタからなるブロック
を受け取ることを所望する場合、現在の制御器は、ホス
トが制御器に受領チャンネルに関連するＦＩＦＯのアド
レスを供給することが必要である。

自動化データ転送機構は、メインエンジンをポインター
操作のオーバーヘッドから解除する。メインエンジンを
このタスクで過剰に負担をかける代わりに、ＢＩＬは、
関連するアドレス動作機構を持ったマルチプル専用ハー
ドウェアＦＩＦＯの代わりに、１組のポインタ／カウン
タハードウェアでこのタスクを実行すべく設計されてい
る。以下に説明する好適実施例は、実際に２組のポイン
タ／カウンタを使用して、引き続くインタラブドのパイ
プライン動作を与える。

従って、ホストは、３つの独特のアドレスを「記憶」す
るだけに過ぎず、即ちデータを受け取る為に１つと、そ
のデータのステータスを受け取る為に１つと、データを
転送する為に１つである。

ホストは、ＦＩＦＯの実際の寸法又は位置のいずれも知
る必要はない。適宜のチャンネル番号及び方向でさえも
本制御器によって維持される。

従って、上述した例において、１６個のキャラクタのデ
ータを受け取ったことを表すインタラブドを受け取ると
（ホストはそのデータがｒ良好データ」であるか否かを
既に知っている）、ホストは「データＦＩＦ○の受け取
り」の為に「アドレス」を供給することのみが必要であ
り、且つ自動化データ転送機構は、そのデータが格納さ
れているＲＡＭ内の実際の初期アドレスへのポインター
を使用することによりそのアドレスに応答する。

更に、専用カウンタは、１６個の全てのキャラクタが転
送される迄、キャラクタのカウントを自動的にデクリメ
ントし１、一方これらのキャラクタが格納されている実
際のＲＡＭアドレスへポインターをインクリメントさせ
る。同一の機構が、ホストによるデータの転送のみなら
ずステータス情報の転送を許容し、ホストから実際のア
ドレスを維持し且つポインターを操作することの責任を
取り除いている。

上に説明したＢＩＬ機構は、アドレス動作方法を（「文
脈指向アドレス動作」）、このアーキテクチャ−の別の
独特の特徴である「状態インタラブド処理」機構と共用
している。文脈指向アドレス動作は、ホスト、ＢＩＬ及
びメインエンジンに関連する特定のチャンネルに拘らず
機能を実行する為に、これらをイネーブルさせる為に実
行される。このアドレッシング機能は、特定のチャンネ
ルに関連する適宜の資源をアクセスすることとは別に、
ホスト、ＢＩＬ及びメインエンジンによって実行される
機能が基本的にチャンネルと独立しているので、有用で
ある。

従って、ローカル及びグローバルなアドレスが使用され
る。グローバルアドレスとは、ＩＢＥ。

ＯＢＥ、ＢＩＬ、メインエンジン及びチャンネルに特定
的ではない制御器のその他のモジュールと関連する実際
のハードウェアレジスタのみならず、ＦＩＦＯ及びその
他のＲＡＭを基礎にしたデバイスの実際の「メモリマッ
プコした位置のことを言う、ローカルアドレスは、基本
的に、メモリマツプを特定のチャンネルに関連する等価
のセグメントに区画分けする。従って、ローカルアドレ
スは、チャンネルのいずれかにおいて対応するレジスタ
をアクセスするために使用することが可能である。

ローカル／グローバルアドレス動作手法は、今日の多く
のコンピュータの命令の組によってサポートされている
が、メインエンジンのインタラブドハンドラーにおいて
使用される文脈指向アドレス動作機構は、そのマイクロ
コード化したエンジンが、専用インタラブドベクトル動
作機構と結合されて、ハードワイアードステートマシン
の如くに動作することを可能とさせる。「文脈ＲＡＭＪ
として指定されたＲＡＭのエリアは、ファームウェアル
ーチンへの一連のエントリ個所（即ちチャンネル番号及
びそれらの方向（即ち、伝送か又は受領か）の各組合せ
に対して１つ）を有している。

ＩＢＥ又はＯＢＥからのインタラブドを受け取ると、ビ
ットエンジンによって供給される既知のチャンネル番号
及び方向を使用して、メインエンジンは、直ぐに適宜の
ファームウェアルーチンのエントリポイント（文脈ＲＡ
Ｍテーブルに含まれている）へベクトル動作させる１文
脈指向アドレス動作は、このベクトル化処理を、それが
あたかもハードワイアードであるかの様に迅速に発生す
ることを可能とする。

更に、付加的な機構（以下に説明する「文脈リターン」
命令コ、−ド（ｏｐｃｏｄｅ）　）が、これらのベクト
ルがチャンネル番号／方向組合せが存在する場合よりも
一層ルーチンが存在する場合であっても、これらのベク
トルが適宜のファームウェアルーチンに対してポイント
する即ち指し示すことを可能とする。このことは、各ル
ーチンの終了の前にファームウェア自身に文脈ＲＡＭエ
ントリポイントを修正させ、次の適宜の（その同一のチ
ャンネル及び方向に対する次のビットエンジンインクラ
ブトの後に何時か後の時間に実行されるべき）ルーチン
の既知のエントリポイント内にローディングさせること
によって達成される。

最後に、独特の機構である［キャラクタ組み立て／分解
」命令は、キャラクタの組み立て及び分解に関連する時
間的に重要なフォアグランドタスクの汎用メインエンジ
ンの実行を容易とさせる。

これらの独特の命令コードは、その各々が１マシンサイ
クルにおいてメインエンジンのＡＬＵによって実行され
、キャラクタ組み立て／分解処理の基本的なビュルディ
ングブロックを表している。

要約すると、これらの命令は４つの命令コードを持って
おり、即ち、　（１）　ｒｉ　ｓ　ｈ］命令コードは組
み立てられたキャラクタが右揃えとなる様に、受け取っ
たビットを組み立て中のキャラクタにおける適宜の位置
内に効率的にシフトさせ、（２）「ｏｓｈＪ命令コード
は、キャラクタ分解に対して同等の機能を実行し、（３
）ｒｂｃａｐＪ命令コードは、キャラクタ全体が伝送又
は受信された時を表す為にビットカウントをデクリメン
トさせ、−方そのキャラクタの蓄積されたパリティをビ
ット毎に計算しくパリティ発生の為と出力するキャラク
タの為及びパリティエラー検知の為及び入力キャラクタ
の為の両方）、且つブレーク条件（キャラクタ全体がゼ
ロで構成されている）に対するチエツクを行ない、（４
）ｒ文脈リターン」命令コーードにおいては、各ファー
ムウェアルーチンがその時に現在のチャンネルを介して
のデータの伝送又は受領の為に実行されるべき適宜のル
ーチンのエントリポイントをリターンさせる。

上に要約した３階層処理アーキテクチャ−は、その関連
する良好データインタラブド、自動化データ転送、状態
インタラブド処理、及びキャラクタ組み立て／分解機構
と共に、本発明の好適実施例（ＣＬ−ＣＤ１８０　８チ
ャンネル非同期通信制御器ｒＭｃｃｃＯｃＴＡＲＴＪ　
）として後に詳細に説明する。

注意すべきことであるが、本発明によって達成される柔
軟性は、同期及、び非同期プロトコルを取り扱うことの
可能な多数のその他の実施例を実現することを可能とす
る６例えば、キャラクタ指向プロトコル（ｃｈａｒａｃ
ｔｅｒ−ｏｒｉｅｎｔｅｄ　ｐｒｏｔｏｃｏｌ）は、ビ
ットエンジンを「キャラクタエンジン」に変換させ、且
つ付加的なキャラクタｖ！、識ロジック、及び多分ＤＭ
Ａハードウェア（メモリ処理能力を高速化させる為）及
びＣＲＣエラーチエツクハードウェア（メインエンジン
の負担を軽くする為）等を付加することによっ、て実現
させることが可能である。ビット指向プロトコルでさえ
も、インテリジェント「バッファマネジャー」及び［メ
モリコントローラ」を必要とする場合があるかも知れな
いが、このアーキテクチャ−で実現させることが可能で
ある。

付加的なハードウェアサポートが必要であるかも知れな
いが、複雑なカスタム化した同期プロトコルでさえもこ
の汎用アーキテクチャ−を単に再マイクロコード化する
ことによって取り扱うことが可能であり、マルチチャン
ネル通信制御器をカスタム化させる為に必要な時間を著
しく減少させている。

可変数のタイマー／カウンタ、フロー制御（例えば、ｒ
Ｘｏｎ／ＸｏｆｆＪ）、特別キャラクタ検知、インタラ
ブド処理、及び現存のプロダクトエミュレーションでさ
えもこのようにして実現させることが可能である。更に
、この汎用アーキテクチャ−を「記憶ロジックアレイ（
ＳＬＡ）Ｊ技術を使用して実現することにより、多様な
ハードウェアロジック変形例を単にメタルマスクの変化
によって達成することが可能である。

災胤災 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

以下の説明は、単に例示的なものであって、何等特定的
な限定を付することを意図してなされるものではない。

本発明の好適実施例に関して説明するが、その他の実施
例（カスタム同期及びその他のシリアルプロトコル、「
セントロニクス」インタフェース等のパラレルプロトコ
ル、及び制御器のユーザインターフェースへの種々の改
良を実現するもの）は以下の記載の範囲に自明なもので
ある。

アーキテクチャ− 第１ｂ図は、シグネティックス５ＣＣ２６９８０ｃｔａ
ｌＵＡＲＴの典型的なマルチチャンネルＵＡＲＴアーキ
テクチャ−を図示している。注意すべきことであるが、
ブロックＡ１は、２つの外部のシリアルデバイス（装＠
）のいずれかへ又はそれからシリアルデータを伝送する
か又は受信する為、及びデータキャラクタを組み立て且
つ分解（チャンネルＡ４及びチャンネルＢ５を使用して
）する為の専用ロジックを有している。

チャンネルＡ内の専用ロジックは、１つの外部シリアル
装置と通信を行なう為にデータキャラクタを組み立て且
つ分解する為に、ビットを保持用レジスタ内にシフト入
力し且つそれからシフト出力させる。この様なロジック
は、チャンネルＢ内に複製されており、２つの別々の外
部シリアル装置との通信の為にキャラクタの組み立て及
び分解を行なうことを可能としている。付加的なタイミ
ングロジック６は、ハードウェアカウンタレジスタ内に
ロードされる予め定義されたパラメータに基づいて、こ
の様な通信を行なう為の適宜のボー速度（ｂａｕｄ　ｒ
ａｔｅ）を実現する為に使用されている。

注意すべきことであるが、タイミングロジック、及びそ
の入力ポート、出力ピン、チャンネルＡ及びチャンネル
Ｂモジュール等を包含するブロックＡの全ては、８チヤ
ンネル装置の機能性を得るために、もうあと３つ複製さ
れている。換言すると、この８チヤンネルｒｏｃｔａｒ
ｔＪは、その殆どの部分が、第１ａ図に示した２チヤン
ネルｒｄｕａｒｔＪのロジックを複製させることによっ
て形成されいる。勿論、あるロジックは複製されていな
い。例えば、ホストプロセサとの通信を取り扱う操作制
御７及びインタラブド制御８モジユール、及びボー速度
発生器９及びその他のタイミングロジック１０等がそれ
である。然し乍ら、該２チヤンネル装置（第１ａ図）に
おけるロジックのかなりの部分が単純に複製されてこの
８チヤンネル装置を形成している。

第１ａ図及び第１ｂ図を第２図（本発明の好適実施例Ｍ
ＣＣＣ０ＣＴＡＲＴのブロック＠）と比較すると、この
概略のブロック図からでさえも。

この様なロジックの複製が行なわれていないことを理解
することが可能である。外部シリアル装置からデータの
ビットを受け取る為に単に１つのエンジンＩＢＥ　　Ａ
が設けられているに過ぎない。

このエンジンは、これらのビットをデータキャラクタに
組み立てる為のロジックを有することもない。その代わ
りに、８個の外部シリアル装置のいずれかからのデータ
をサンプルし且つ受け取゛す、次いでキャラクタ組み立
てを実行する為のファームウェアルーチンを実行するメ
インエンジンＢをインタラブドするためにのみの専用と
なっている。

同様に、外部シリアル装置へデータのビットを伝送する
為に単に１つのエンジンＯＢＥ　　Ｃが設けられている
に過ぎない、このエンジンは、データキャラクタを分解
する為のロジックを有するものではなく、８個の外部シ
リアル装置のいずれかへのデータ転送の同期をとり、フ
ァームウェアを介してキャラクタ分解機能を開始し且つ
転送用の付加的なデータビットを与える為にする為にメ
インエンジンをインタラブドするためにのみの専用とさ
れている。

従って、これら２つのＩ１０ビットエンジンは、それら
のロジックを複数個複製することによってではなく、複
数個のチャンネルにおいてビットの伝送及び受領の「時
分割」処理に対する時分割多重方式を使用することによ
って、複数個のチャンネルを取り扱う。基本的に、該２
つのビットエンジンの各々は、各チャンネルを迅速にス
キャンして、入力するビットをサンプル即ち採取し且つ
出力ビットを伝送乃至は送信する。

ＭＣＣＣ０ＣＴＡＲＴは１例えばシグネティックスＯｃ
　ｔ　ａ　ｌ　ＵＡＲＴ等のその他のマルチチャンネル
シリアル制御器が実行するものと、同一の基本的機能（
外部装置とのシリアルデータ転送、ホストプロセサとの
データキャラクタ転送、及びキャラクタ組み立て及び分
解）を１個のチップ上で実行する。然し乍ら、ＭＣＣＣ
０ＣＴＡＲＴは、これらの機能をプロセサの３つの個別
的な階層に分離させる。

ＢＩＬ　　Ｄはインタラブド及びデータキャラクタ転送
を包含する全てのホストプロセサとの通信を処理する。

ＩＢＥ及び○ＢＥは、外部装置との全てのシリアルデー
タ転送を処理する。メインエンジンは、キャラクタ組み
立て及び分解の時間的に重要な機能を実行することが可
能とされ、又マイクロコード制御下で（即ち、多大のカ
スタム化用の柔軟性を持って）多くのその他の複雑な内
部データ管理及びプロトコル指向機能を実行することも
可能としている。

例えば、シグネティックス０ｃｔａｌＵＡＲＴの受領デ
ータＦＩＦＯは、３つのキャラクタの固定容量を持って
いる。このことは、ある通信要求に対しては十分である
かも知れないが、その他の場合に不十分となり、データ
転送中に大きな遅れとなる。ＭＣＣＣ０ＣＴＡＲＴアー
キテクチャ−は、ハードウェアＦＩＦ○ではなくＲＡＭ
を基礎としたＰＩＦＯＥを有しており、且つこれらのＦ
ＩＦＯの寸法を再度決定することが可能であるから（動
的に、又はファームウェアを修正することにより）、Ｆ
ＩＦＯの寸法をユーザの特定の要求に合せてカスタム化
させることが可能である。

１つのチャンネルは３キヤラクタＦＩＦＯを必要とする
場合があるかも知れず、一方別のチャンネルは１０キヤ
ラクタＦＩＦＯを必要とする場合があるかも知れず、又
更に別のチャンネルはＦＩＦＯをぜんぜん必要としない
場合があるかも知れない、　更に、カウンタ／タイマー
は、データビットの伝送又は受領の同期、伝送又は受領
されるキャラクタ又はデータビットの数のカウント、又
は特定のデータキャラゲタの受領の間にどれだけの時間
が経過したかの決定等の多様な目的の為に作用すること
が可能である。この様なカウンタ／タイマーの異なった
使用態様の数は事実上無制限である。　従って、カウン
タ／タイマー等の特徴の数及び寸法のみならず正確な機
能をカスタム化することが可能であることは極めて有用
である。このことは、ＭＣＣＣ０ＣＴＡＲＴにおいては
、ファームウェアを変化させることによって達成される
。カウンタ／タイマーは所望の数だけ且つ所望の大きさ
とすることが可能であり、この様な目的の為に形成され
るＲＡＭの量によってのみ制限されるに過ぎない。更に
重要な点であるが、カウンタの機能性は真にプログラム
することが可能である（例えば、カウンタをデクリメン
トする速度は、ある時刻を過ぎると加速する場合がある
。一方、シグネティックスの０ｃｔａｌＵＡＲＴは、４
つのカウンタ／タイマーを与える制限された柔軟性を提
供するのみであり、それはあるタイマー／カウンタの値
を特定することが可能であるという意味においてのみｒ
プログラム」する（即ち、パラメータ化する）ことが可
能であるに過ぎない。それらの正確な機能性は修正する
ことが出来ず、又それらの数及び寸法もユーザの明細に
従ってカスタム化させることは不可能である。その結果
、ハードウェア資源の機能性は不十分なものであり、又
その使用・度は非効率的である。

フロー制御（ｒＸｏｎ／Ｘｏ　ｆ　ｆＪ　）は、ＭＣＣ
Ｃ０ＣＴＡＲＴのファームウェア内において完全に実現
させることが可能であり、そのことはホストプロセサを
このタスクから解放することを意味している。本制御器
は、データストリーム内における成る特別のキャラクタ
を「埋込命令」として解釈するべくプログラムさせるこ
とが可能である。専用ランダムロジックを使用する代わ
りに、汎用マイクロコード化アーキクテクチャーを使用
することから得られる柔軟性は著しく向上され、その具
体的な例は正に無限である。

要するに、過去においてはホストの著しい相互作用を介
してのみ達成することが可能であったソフトウェア構格
の多くをＭＣＣＣ０ＣＴＡＲＴのファームウェアで実現
することが可能である。この様な柔軟性は、例えばシグ
ネティックス０ＣｔａｌＵＡＲＴ、又はシグネティック
スの初期の通信制御器で、５ＣＮ２６５１プログラマブ
ル通信インターフェース、５ＣＮ２６５２／５ＣＮ６８
６５２マルチプロトコル通信制御器、５ＣＮ２６６１／
５ＣＮ６８６６１工ンハンストプログラマブル通信イン
ターフェース、及び５ＣＮ２６８１シリーズＤＵＡＲＴ
等において従前に存在した固定型のランダムロジック構
成の場合には全く得ることが不可能なものである。

注意すべきことであるが、多くの制御器（コントローラ
）が「プログラマブル」という用語を使用しているが、
それは実際上単に［パラメータ設定可能」、即ちユーザ
は、制御器が特定のデータに関して固定した機能を実行
する為に制御によって使用される特定のデータの値（例
えば−１６個のボー速度の１つ）にレジスタを設定する
ことが可能であるということ、であることを意味するに
過ぎない。

一方、ＭＣＣＣ０ＣＴＡＲＴは、制御器によって使用さ
れるデータパラメータのみならず、制御によって実行さ
れる実際の機能的ステップ（カスタムプロトコルの実行
及び特定のホストインタラブドの優先度付け）及び制御
器によって使用される「仮想資源」のカスタム化（例え
ば、可変ＦＩＦＯ深さ、及びカウンタ／タイマーの可変
の数、寸法及び機能性）を修正することが可能である。

ＭＣＣＣ０ＣＴＡＲＴを以前のシリアル制御器と区別し
ているプロセサの３つの階層に加えて、第２図は又、例
えば、ホストプロセサが各端部においてモデムを必要と
する電話回線を介して別のコンピュータと通信をしてい
る場合、ＭＣＣＣ０ＣＴＡＲＴが使用する「モデム制御
ロジック」（ｒＭｃＬ」）Ｆを示している。ＭＣＬは、
スタンダードなモデム「ハンドシェイク」信号（「デー
タセットレディ」、［キャリア検知」、［送信要求Ｊ及
び「送信の為にクリア」）を与え、メインエンジンをこ
のタスクから解放している。モデム制御ロジックの同様
の構成の多数の例が当該技術分野において存在している
。例えば、ナショナルセミコンダクタｌＮ５８２５０−
Ｂ非同期通信要素、Ｎ５１６４５０／ｌＮ８２５０Ａ／
Ｎ５Ｉ６Ｃ４５０／ｌＮ５８２Ｃ５０Ａ非同期通信要素
及びＮＳ　１６５５０　Ｆ　Ｉ　ＦＯ付き非同期通信要
素等がある。然し乍ら、これらの制御器のいずれもが、
ＭＣＣＣ０ＣＴＡＲＴアーキテクチャ−の中心である汎
用マイクロコード化メインエンジンＢにおいて本質的な
柔軟性を所有するものではない。

ＭＣＣＣ０ＣＴＡＲＴの３つの「プロセサ」モジュール
（即ち、Ｉ１０ビットエンジン、ＢＩＬ及びメインエン
ジン）に付いて詳細に説明するが。

その説明において特に上に要約した独特の機能（良好デ
ータインタラブド、自動化データ転送。

ステートインタラブド処理、及びキャラクタ組み立て／
分解）に特に焦点を当てる。

Ｉ　Ｏビットエンジン 第３ａ図は、入力ビツトエンジンの内部構成要素を示し
ており、その機能はデータのビットを受け取る為に全て
の外部装置をスキャンすることである（各チャンネルは
それ自身のボー速度を持っている）。ビットが受け取ら
れると、入力ビツトエンジンはメインエンジンのインタ
ラブド処理機１をインタラブドし、それはそのビットを
処理する為に適宜のファームウェアルーチンを開始させ
る。

チャンネルスキャナー２はＩＢＥのマスターチャンネル
カウンタである。ＭＣＣＣＯＣＴＡＲＴは最大８個迄の
外部装置と通信するので、チャンネルスキャナーは、Ｍ
ＣＣＣ０ＣＴＡＲＴのシステムクロックによってクロッ
ク動作されて、１から８へ繰返しカウントを行なう。従
って、そのシステムクロックの各サイクルの期間中に、
チャンネルスキャナーの値はスキャン中の現在のチャン
ネルを表す。

各チャンネルに対して１つのボー速度カウントレジスタ
３（本実施例においては１６ビツト）及び１つのボー速
度延長カウントレジスタ４（本実施例においては５ビツ
ト）が設けられている。これらのレジスタは、ボー速度
延長カウントレジスタを最大桁５ビツトとして、カスケ
ード構成とされている。共に、それらは初期的に、各ビ
ットに対して２回そのチャンネルから入力をサンプルす
ることが必要な（即ち、「半ビツト時間」）クロック数
（チャンネル総数で除算）に等しい値がロードされる。

ボー速度カウントレジスタは、１７１６ビツト時間（８
チヤンネルの場合）がロードされ、且つボー速度延長カ
ウントレジスタは、８の値がロードされ、複合カウント
はサンプリングを半ビツト時間の間隔で発生させる。従
って、これら２つのレジスタは、１／１６ビツト時間増
分で、１／１６ビツト時間から２ビツト時間への範囲を
アクセスすることが可能である。

例えば、１，２００ビット／秒のボー速度のチャンネル
及び１０ＭＨのシステムクロックが与えられると、各１
秒の間に、ｌ、２００ビツトが送られるか又は受け取ら
れ、且つ一千万個のクロックが発生する。従って、３個
のチャンネルの形態を仮定すると、ボー速度カウントレ
ジスタは、チャンネル数で割ったビット当たりのクロッ
ク数（即ち、１０，０００，０００を１，２００’ｔ’
割ったもの）、即ち約２，７７８の値にセットされると
、各ビット（「ビット時間」）毎に一度入力をサンプル
すべく同期してゼロへカウントダウンする（デクリメン
タ−５を介して）。従って、ボー速度カウントレジスタ
は、その値の半分（即ち、１．３８９）にセットされ、
各半ビツト時間毎にビットをサンプルすることを許容す
る。

ＩＢＥは２つのモードの内の１つのモードにおいて入力
をサンプルするが、それらの２つのモードとは、「同期
サンプル」モード（半ビツト時間毎又は全ビット時間毎
のいずれに入力がサンプルされる）及び「ゼロサーチ」
モード（二進ｒＯＪが検知される迄可及的に多くのデー
タがサンプルされる）である。各チャンネルに対して２
つの制御ビットが存在する。制御モードビット６は、ど
のモードでＩＢＥが動作するかを決定しくボー速度延長
カウントレジスタは、ＩＢＥが同期サンプルモードで動
作する周波数を決定する）、且つ制御イネーブルビット
７は、そのチャンネルがイネーブルされるか否かを決定
する（何故ならば、特定のチャンネルを完全にディスエ
ーブルさせることが望ましい場合があるからである）。

ボー速度カウントレジスタ（初期的にはホストによって
設定される）、ボー速度延長カウントレジスタ、及び制
御ビットの１次の状態ｊの値は期間レジスタ８内に維持
される。ボー速度カウントレジスタ又はボー速度延長カ
ウントレジスタがゼロへ（以下に説明する如くに）デク
リメントされると、カウンタＭＵＸ９はこの事実を検知
し且つそのチャンネルに対応する期間レジスタからの夫
々の値を再ロードする。

このＭＣＣＣ０ＣＴＡＲＴ実施例によって処理されるも
のの如き非同期プロトコルにおいては、通常のキャラク
タは「開始ビット」　（二進「Ｏ」）及び「ストップビ
ット」　（二進「１」）によって「フレーム」化され、
キャラクタ自身（通常５乃至８ビツト）はそれらの間に
ある。

開始ビットに対するサーチが開始すると、各チャンネル
に対する現在の制御モードビット（ボー速度カウントレ
ジスタに関連している）によって示される如く、ＩＢＥ
は常にゼロサーチモードにある。このモードの期間中、
ボー速度カウントレジスタはデクリメントされない。そ
の代わりに、現在のチャンネル上の入力は可及的に頻繁
にサンプルされ（即ち、ｎをチャンネル数として、各ｒ
ｎ番目」のクロック）、チャンネルＭＵＸＩＯを喚起し
て現在のチャンネル入力をサンプルさせる。

制御ロジック１１は、サンプルした入力をチエツクする
（制御モードビットから、それがゼロサーチモー、ドに
あることを知りながら）。サンプルしたビットが二進「
０」でない場合、ゼロサーチが繰返し行なわれる。この
処理は、二進ｒＯＪが検知されるまで（潜在的な開始ビ
ットの「端部」を表す）、無限的に継続し、その時点に
おいて、制御ロジックは、現在の制御モードピットを修
正することによって、ＩＢＥを同期サンプルモードへ変
換させる。この時点において、有効な開始ビットが検知
されていない場合も有り得る（例えば。

ノイズが瞬間的に「０」の値を発生した場合）。

この可能性は同期サンプルモードにおいて処理される。

同期サンプルモードになると、各チャンネルがスキャン
され（ｎ個のチャンネルに対してｎ番目毎のクロック）
、現在のスキャンされるチャンネルはチャンネルスキャ
ナーによって表される。対応するボー速度カウントレジ
スタ及びボー速度延長カウントレジスタは、２個のカス
ケードレジスタとして、デクリメンタ−によってデクリ
メントされる。これら２つのレジスタのいずれかがゼロ
に到達すると、それはその初期値で再ロードされ、それ
はその対応する期間レジスタ８内に維持される（各チャ
ンネルに対して１つ）。

ボー速度延長期間レジスタは、初期的に、半ビツト時間
でサンプルすべくセットされる。このことは、有効開始
ビットが検知されるか否かを決定する為に、潜在的開始
ビットの「中間」を検査することを可能とさせる（この
時点において「０」が再度検知されると仮定される）。

この、カスケード構成としたボー速度カウントレジスタ
及びボー速度延長カウントレジスタをデクリメントする
処理は、ボー速度延長カウントレジスタがゼロに到達し
、現在のチャンネルから入力をサンプルする時間である
ことを表す迄、継続する０次いで、チャンネルＭＵＸが
喚起され、現在のチャンネルの入力をサンプルさせる。

制御ロジックは、同期サンプルモードにおいては、ゼロ
サーチモードにおけるのとは多少異なって機能する。そ
れは、制御モードピット（ゼロサーチモードにおける如
く）から、ＩＢＥが同期サンプルモードにあるか否かを
決定する。ボー速度延長カウントレジスタは、チャンネ
ルスキャナーが各チャンネルをスキャンする速度（ｎ個
のチャンネルが与えられたとして、ｎサイクル毎）と比
較して比較的頻繁にゼロに到達するので、制御ロジック
は付加的な機能を実行せねばならない。

比較的頻繁ではないが、ボー速度延長カウントレジスタ
がゼロに到達すると、制御ロジックはサンプルしたビッ
ト（チャンネルＭＵＸの喚起により受領）をサンプルデ
ータビットレジスタ内ヘロードし且つサンプルビットフ
ラッグ（各チャンネルに対して１個）をセットする。こ
のフラッグは。

サンプルしたビットはメインエンジンによる検査の為の
準備がなされていることを表す。メインエンジンがこの
ビットをサンプルすると、それは該フラッグをクリアす
る（それは、ボー速度延長カウントレジスタが再度その
チャンネルに対してゼロに到達する時の前である）。し
かし、メインエンジンは、インタラブドを介して、ビッ
ト（現在のチャンネルに対して）が検査の為に準備がな
されていることをどうにかして通知されねばならない。

この問題を解消する為に、サンプルビットフラッグは、
又、制御ロジックに対して、ＩＢＥのインタラブドロジ
ック１４を喚起することの必要性を通知しくそれがサン
プルデータビットをロードし且つサンプルデータビット
フラッグをセットする前に）、それによりメインエンジ
ンをインタラブドさせ、メインエンジンに対してビット
が検査の為に準備がなされていることを通知する。従っ
て、多くのｎ番目のサイクル期間の間、ボー速度延長カ
ウントレジスタは未だゼロへカウントダウンしているが
、制“御ロジックは条件付きによってメインエンジンに
対するインタラブドを開始する。

ＩＢＥは任意の与えられた時間においてメインエンジン
に対する１つのインタラプトペンディングのみを持つこ
とが可能であるので、制御ロジックがインタラブドベン
ディングフラッグ１５をチエツクすることが必要である
。それがセットされると、制御ロジックは別のインタラ
ブドを開始することはできない。それがセットされず、
且つそのチャンネルに対してのサンプルビットフラッグ
がセットされると、制御ロジックはインタラブドロジッ
クを喚起し、それをしてメインエンジンをインタラブド
させる。

更に、制御ロジックは、現在サンプルされたデータビッ
トをテストし、且つ、それが二進「１」である場合にの
５み、１次の状態」の制御モードビット期間レジスタか
ら制御モードビットレジスタを再ロードする（無効開始
ビットの場合には、現在の制御モードビットをセットさ
せ、且つゼロサーチモードを自動的に再開させる）。

従って、ゼロサーチモード（常に初期的なモード）にお
いて、制御ロジックはサンプルデータレジスタをロード
し、且つ、サンプルビットが二進ｒＯＪである場合に、
制御モードピットを修正し、ＩＢＥを同期サンプルモー
ドとさせる。同期サンプルモードにおいて、全てのｎ番
目のサイクルの期間中（ｎチャンネルの場合）、制御ロ
ジックがインタラブドベンディングフラッグをチエツク
し、且つ、それがセットされておらず且つサンプルデー
タビットフラッグがセットされていると、制御ロジック
はインタラブドロジックを喚起してメインエンジンをイ
ンタラブドする。ボー速度延長カウントレジスタがゼロ
に到達しく比較的頻繁ではなく）でビットをサンプルさ
せると、制御ロジックもサンプルデータビットレジスタ
をロードし且つそのチャンネルに対するサンプルビット
フラッグをセットする。対応するボー速度期間レジスタ
からボー速度カウントレジスタを再ロードする付加的ロ
ジック（二進「１」が検知された場合にのみ制御モード
ピットを再ロードする）は、有効な開始ビットが検知さ
れる迄、ＩＢＥが自動的にゼロサーチモードに留まるこ
とを保証する。

然し乍ら、残りのロジックの殆どは、メインエンジンに
おけるファームウェアルーチンによって実行される。Ｉ
ＢＥは初期的にゼロサーチモードにあり（開始ビットの
初期端部に対するサーチ）且つこの処理は二進「０」　
（開始ビットの初期端部）が検知される迄継続し、その
時点において、制御ロジックは制御モードピットを修正
し、ＩＢＥを同期サンプルモード（半ビツト時間）とさ
せることに付いては既に説明したゆ 同期サンプルモードにおいて、ＩＢＥはチャンネルを常
にスキャンする（ｎ個のチャンネルの各々がｎ番目のサ
イクル毎にスキャンされる）が、チャンネル入力をサン
プルする代わりに、ｎサイクル毎に、制御ロジックは、
インタラブドが現在ベンディング（未決）ではなく且つ
チャンネルのサンプルビットフラッグがセットされると
、インタラブドを開始する。

このインタラブド機能（メインエンジンがサンプルビッ
トを検査することを許容するのに必要）に加えて、制御
ロジックは、開始ビット端部（ゼロサーチモードで検知
される）が実際に有効な開始ビットであるか否かを検証
する上で、メインエンジンを助けねばならない、上述し
た如く、同期サンプルモードは、初期的に、ＩＢＥをし
て半ビツト時間毎に入力をサンプルさせる。従って、潜
在的開始ビットの「中間」がサンプルされる。インタラ
ブドされると、メインエンジンは、有効な開始ビットを
チエツクする（状態インタラブド処理において後に説明
する）ファームウェアルーチンを喚起することを知得す
る。

そのファームウェアルーチンが開始ビットが有効である
と決定（何故ならば、ビットの端部と中間の間の「０」
から「１」へ値が変化したので）すると、そのル−チン
はそれ自身のエントリーポイントを「文脈ＲＡＭＪ内へ
ロードさせ、有効な開始ビットが検知される迄、そのチ
ャンネル上で各サンプルビットの後に同一のルーチンを
実行させる。然し乍ら、ファームウェアルーチンが、開
始ビットが有効であると決定（ビットがその初期端部か
らその中間へ二進ｒＯＪを維持すると仮定）すると、そ
れは「開始ビット終端」ルーチンに対するエントリーポ
イントをロードし、且つボー速度延長期間レジスタを修
正し、ＩＢＥを同期サンプルモードに留まらせる。

ＩＢＥは、半ビツト時間でサンプルし、次に、申立られ
た開始ビットの終端をサンプルする（そのサンプルは、
該ファームウェアによって無視される）。このインタラ
ブドにおいて、フォアグラウンドルーチンはボー速度延
長期間レジスタを再ロードして、将来のサンプルをして
全ビット時間間隔で発生させる。

然し乍ら、ボー速度期間レジスタは、キャラクタの第１
ビツトの「中間」　（半ビツト時間の後）がサンプルさ
れ、メインエンジンに対して付加的なインタラブドを発
生する後追、ボー速度カウントレジスタ内にロードされ
ることはない。そのキャラクタの引き続くビットに対し
てのみならず（１ビツト時間間隔で）そのキャラクタの
この第１ビツトの中間のサンプリングからインタラブド
が発生される。これらのインタラブドの各々は、メイン
エンジンをしてそのファームウェアを喚起して、該サン
プルしたビットからそのキャラクタを組み立てる。これ
らの機能は、メインエンジン及びキャラクタ組み立て／
分解セクシＪンにおいて以下に詳細に説明する。

ＩＢＥによって取られる最後のアクションは、ストップ
ビットの検知を包含する。メインエンジンはデータキャ
ラクタの幅（ビット数）を知っているので、それは、何
時ストップビットが発生するかを知っており、該ストッ
プビットの中間をサンプルした後に、そのストップビッ
トが実際に有効であるか否かを決定する。有効であれば
、メインエンジンファームウェアルーチンは、単に１次
の状態」制御モードビット（期間レジスタに関連）を修
正し、究極的にＩＢＥをゼロサーチモードに戻しく次の
キャラクタの開始ビットの初期端部を捜索）、キャラク
タ検知処理全体を再度開始させる。ストップビットが無
効であると、メインエンジンファームウェハはその事実
を検知し且っフレーミングエラーをホストプロセサに通
知することが可能である。

第３ｂ図に示したＯＢＥは、ＩＢＥの機能と極めて類似
した態様で機能する。チャンネルスキャナー２は、８番
目のクロックサイクル毎に１つの態様で、８個のチャン
ネルをカウントする同一の機能を実行する。ボー速度カ
ウントレジスタ３は、ＩＢＥにおけるものと同一である
。しかし、ボー速度延長カウントレジスタ４は一層簡単
な機能を実施し、それは、通常、全ビット時間サンプリ
ングを行なうべくセットされ、その際にＯＢＥをして特
定したボー速度でビットを出力させることを可能とさせ
る。開始ビット又ｃｔストップビット検知は必要ではな
い（メインエンジンファームウェアルーチンはキャラク
タをスタートビット及びストップビットによってフレー
ム構成させるが、その処理はＯＢＨにとって透明である
）。スタート及びストップビットの検知を行なうことが
必要ではないので、１つ又はそれ以上のチャンネルをデ
ィスエーブルさせることを許容する為に制御イネーブル
ビット７は未だ存在しているが、「制御モードビット」
の必要性は存在しない。

制御ロジックにおいて及びメインエンジンをインタラブ
ドする処理において差は存在しない。サンプルデータビ
ットレジスタの代わりに、ＯＢＥは、１ビツト（各チャ
ンネルに対して出力すべき「次の」ビット）を有する出
力データビットレジスタを有している。第２ビツトはデ
ータ出力ラッチレジスタ内にラッチされて、外部シリア
ル装置に対する連続的な出力を発生し、２ビツト出カバ
イブラインを形成する。サンプルビットフラッグの代わ
りに、ＩＢＥは出力ビツト必要フラッグを有し、それは
メインエンジンに対して、該２ビツトパイプラインをフ
ィル即ち充填する為に出力の付加的なビットが必要であ
ることを示す。

制御ロジックはＩＢＨにおけるよりも著しく簡単である
。それは、単に、出力データビットをデータ出力ラッチ
内に移動させ、且つ出力ビツト必要フラッグをセットす
るだけである。更に、インタラブドがベンディング即ち
未決でない場合（即ち、インタラブドベンディングフラ
ッグ１５がセットされていない場合）、制御ロジックは
インタラブドロジック１４をしてメインエンジンをイン
タラブトさせる。

この処理は、キャラクタの全てのビットが送られる（最
後のストップビットを含んで）迄継続し、その時点にお
いて、該処理は単純に何度も繰返し行なわれる。メイン
エンジンは、次のキャラクタを分解し且つ該２ビツトパ
イプラインをそのキャラクタのビットで充填するが、そ
の処理もＯＢＥにとっては完全に透明であり、１つのキ
ャラクタを次のものから区別することは必要ではない。

ＩＢＥ及びＯＢＥ機能は極めて個別的であり、且つＭＣ
ＣＣ０ＣＴＡＲＴの残部にとって比較的透明である。そ
れらの機能性をビットの送りだし及び受け取りに拘束さ
せることにより（スタートビット及びストップビット検
知でさえも主にメインエンジンファームウェアによって
制御される）、それらは例えば高度にカスタム化したプ
ロトコル又はメインエンジンに対する埋込命令（ファー
ムウェア制御の下で殆どいかなる想像可能な機能の実行
も可能とする）の如き非常に異なった目的に対して再使
用する為に著しい量の柔軟性を維持している。

ハードウェアを複製すること無しに、ＩＢＥ及びＯＢＥ
を、スタートビット、ストップビット。

中間ビット、又は非同期型の又は同期型の想像可能など
のようなプロトコルも検知する為に使用することが可能
である。付加的なハードウェアが必要な場合があるが、
ファームウェア制御型メインエンジンにより提供される
柔軟性の特徴をフルに活用して、ＩＢＥ及びＯＢＥの完
全な機能性を極めて効率的に使用することが可能である
。

バスインターフェースロジック （自動化データ転送） ＩＢＥ及びＯＢＥは、ＭＣＣＣ０ＣＴＡＲＴ（７）イン
ターフェースを外部シリアル装置で処理するが、ＢＩＬ
はＭＣＣＣ０ＣＴＡＲＴのその他のインターフェースを
そのホストプロセサで処理する。

ＯＢＥが転送する為にビットに分解する為にメインエン
ジンに対してホストからキャラクタを受け取らねばなら
ず、且つ、その逆に、ＩＢＥによって受け取られ且つメ
インエンジンによってデータキャラクタに組み立てられ
るビットはホストへ転送されねばならない。全てのシリ
アル制御器はこれらのデータキャラクタ転送機能を実行
せねばならないが、このデータ転送処理を自動化するＢ
ＩＬの方法はむしろユニークであり、ホストプロセサか
ら何時ＦＩＦＯが空であるかを決定する為のかなりの責
任を取り除いている。この処理は、又、各チャンネルに
対するポインターアドレス機能の複製を回避することに
より実効コストにおいて著しい減少をもたらしている。

例えばシグネテイックス５ＣＣ２６９８等の第１図に示
した如き現存のシリアル制御器は、単にアドレスをデコ
ードしくそれはホストによって維持され且つ供給されね
ばならない）且つ読取／書込回路を提供する。ホストプ
ロセサはその他のことを行なわねばならない。例えば、
この様な制御によってキャラクタが組み立てられ且つホ
ストへ転送する準備がなされたとすると、ホストプロセ
サは、マルチプルのチャンネルの中で、どのアドレス（
チャンネルに従属）が第１データキヤラクタを有してい
るかを決定し、且つそのアドレスを制御器に特定せねば
ならない。更に、各キャラクタが転送された後に、各ホ
ストは、ＦＩＦＯが空であるか否かを決定せねばならな
い。

ＢＩＬはこの処理におけるホストの役割を著しく簡単化
させる。文脈指向アドレス動作のＭＣＣＣ０ＣＴＡＲＴ
の使用に起因しく状態インタラブド処理に関し後に説明
する）、ホストはどのチャンネルからデータを受け取っ
たかを特定することは必要ではない。ＢＩＬはこの情報
に対してのアクセスを持っており（バックグラウンドフ
ァームウェアルーチンによってロードされる）、且つそ
れをホストへ供給することが可能である。

メインエンジンのファームウェアルーチンは、そのデー
タを転送することが可能であることを示す為にホストを
インタラブドすることの必要性を検知する０例えば、Ｍ
ＣＣＣ０ＣＴＡＲＴは、メインエンジンがホストプロセ
サによって伝送されたデータキャラクタを分解し且つＯ
ＢＥを介して個々のビットを伝送する為の準備がなされ
る迄、ＦＩＦＯに該データキャラクタを格納させる。フ
ァームウェアルーチンは、特定のチャンネルの伝送デー
タＦＩＦＯが何時空であるかを検知し、ホストがインタ
ラブドされそのチャンネルを介して伝送されるべき付加
的なデータキャラクタを送ることが可能であることを示
す。

ファームウェアルーチンは、又、特定のチャンネルの受
け取りデータＦＩＦＯにおけるホストが特定したスレッ
シュホールドが何時到達したか（例えば、何時５バイト
が８バイトＦＩＦＯ内に格納されたか）を検知し、ホス
トをインタラブドしてそれがこ熟らのデータキャラクタ
を受け取ることが可能であることを示す。伝送及び受け
取りインタラブドに加えて、外部装置の１つとしてモデ
ムを使用する場合、ファームウェアは、又、そのモデム
のステータス信号が何時変化したかを検知し、ホストが
インタラブドされてそれがモデムの新たなステータスを
読み取ることが可能であることを示す。

注意すべきことであるが、メインエンジンのファームウ
ェアルーチン（その機能を修正することは可能）は、通
常、このホストプロセサをインタラブドする為の必要性
を決定するタスクを実行する。更に、該ファームウェア
は、又、適宜のＢＩＬレジスタを初期化して、ＢＩＬが
必要なデータ転送を実行することを可能とさせる。

該ファームウェアは、そのレジスタが「アイドル」状態
にある場合、この様なレジスタの２つのバンクの１つか
ら、３つのレジスタ、即ち受け取りインタラブドレジス
タ１、伝送インタラブドレジスタ２、及びモデムインタ
ラブドレジスタ３、の１つのレジスタを初期化させる（
特定のインタラブドに対して）。該ファームウェアは、
どのタイプのインタラブドが必要とされるかを知ってい
るので、それは該３個のレジスタのどれを初期かさせる
べきかを知っている。この初期化は、適宜のレジスタを
、チャンネル番号４（例えば、その伝送データＦＩＦＯ
が空であるチャンネル）及びそのインタラブドの状態５
（初期的には「アサート（ａｓｓｅｒｔ）する為の準備
完了」）でローディングさせることを包含する。その状
態は、究極的に、「アサ−テッド（ａｓｓｅｒｔｅｄ）
　Ｊへ次いでｒ確認（ａｃｋｎｏｗｌｅｄｇｅｄ）　Ｊ
に変化され１次いでその「アイドル」状態へ戻される。

更に、該ファームウェアはポイントレジスタ６及びカウ
ントレジスタ７の対応するバンクを初期化させる（各［
インタラブドタイプ」に対して）。

パイプラインを形成する為に本実施例においてこれらの
レジスタの各々の２つのバンクがあり、メインエンジン
が次のインタラブドの準備をしている間にＢＩＬが１つ
のインタラブドに応答することを可能とさせる。特定の
バンクに対して、ポインタレジスタの各組は、ポインタ
受け取りデータ／ステータスレジスタ８及びポインタ伝
送データレジスタ９を有している。特定のバンクに対し
て、カウントレジスタの各組は、カウント受け取りデー
タ／ステータスレジスタ１０及びカウント伝送データレ
ジスタ１１を有している。

ポインタ受け取りデータ／ステータスレジスタは、「ロ
ーカルアドレス」を有しており、即ち、チャンネル番号
を連結された場合に、それは該受け取りＦＩＦＯのその
チャンネル内の最初の（初期的な）データキャラクタの
実際の位置に対してｒポイント（指摘）」する。この［
文脈指向アドレス動作」　（以下の状態インタラブド処
理の部分において説明する）の方法は、ＭＣＣＣ０ＣＴ
ＡＲＴ（ＢＩＬを包含する）の種々の構成要素が、ホス
トがチャンネル番号（ＢＩＬが内部的に維持している）
を特定することの必要性無しに、実際のレジスタ及びＦ
ＩＦＯ位置をアドレスすることを可能とする。受け取り
ＦＩＦＯは、インターリーブした受け取りデータ（偶数
アドレスにおいて）及びステータス情報（奇数アドレス
において）を有している。ポインタ伝送データレジスタ
も、該伝送ＦＩＦＯの最小（初期的）位置をポイントす
るローカルアドレスを有している。伝送ＦＩＦＯは、メ
インエンジンがデータキャラクタを分解する準備が完了
する迄、ホストによって伝送されるデータキャラクタを
格納する。

カウント受け取りデータ／ステータスレジスタは、ＭＣ
ＣＣ０ＣＴＡＲＴによって受け取られ且つホストプロセ
サへ伝送する準備が完了しているデータキャラクタの総
数（初期的に）を有している。カウント伝送データレジ
スタ（初期的にはＯ）は、ホストによって実際に転送さ
れるデータキャラクタの数をカウント即ち計数する。

該ファームウェアがこれらのレジスタ（インタラブドレ
ジスタ、対応するポインタ及びカウンタレジスタの３つ
のタイプの内の１つ）を初期化すると、ＢＩＬハードウ
ェハは、インタラブド制御ロジック１２を介して、制御
を行なう。インタラブド制御ロジックは、インタラブド
レジスタを常にスキャンする。これらのインタラブドレ
ジスタの１つの状態が該ファームウェアによってその「
アサート準備完了」にセットされると、インタラブド制
御ロジックがホストプロセサに対するインタラブドをア
サート即ち積極的に動作させる。

次いで、該ホストは、「インタラブド確認」を出すこと
によって、そのインタラブドに応答する。

ホストのインタラブド確認信号は、１乃至７の数で構成
されており、それはスタンダードなモトローラ６８００
０インタラブドレベルを表している。ホストプロセサは
、以前に、文脈アドレスメモリ（各チャンネルに対して
）を所望のインタラブドレベルへ初期化している。イン
タラブド制御ロジックは、インタラブド確認レベルを、
対応するチャンネルに対しての文脈アドレスメモリ内の
予め特定したレベルと比較する。それらが合致し、且つ
対応するインタラブド５の状態が「アサート」されると
、該インタラブドはＭＣＣＣ０ＣＴＡＲＴに対して意図
される。そうでなければ、ホストのインタラブド確認は
その他のほかの装置に対して意図され、且つインタラブ
ド制御ロジックは単にその確認信号を無視する。

インタラブド制御ロジックがそのインタラブドが正確に
確認されたことを決定すると、それはインタラブドスタ
ック１３の頂部へ情報（即ち、実行中の現在のインタラ
ブドの関する情報）を押し上げることによってその事実
を格納する。この情報は、インタラブドのタイプ（即ち
、伝送、受け　　　′取り、モデム、又は「何も無し」
）を表す２ビツトから構成される。この情報は、チャン
ネル番号と組合わさ°れると、後にアドレス翻訳ロジッ
ク１４（データ伝送用に適切なレジスタをアドレスする
為に）又はポインタ・カウンタレジスタ（その特定のタ
イプのインタラブドに対してのポインタを正確にインク
リメント及びデクリメントする為に）によって後の時間
において使用することが可能である。

インタラブド制御ロジックがこの情報をインタラブドス
タック上に押し上げると、インタラブド制御ロジックが
ステータスベクトルをホストプロセサへ送る。このベク
トルは、「チップＩＤＪ（他のチップもある場合に、ど
のチップがホストをインタラブドしているかをホストが
決定することを可能とする）及びインタラブドのタイプ
（受け取りデータインタラブド用の「良好データ」とし
てステータス情報を含む）を有している。伝送されるべ
きキャラクタの数、チャンネル番号、及び付加的な雑多
な情報はホストによってアクセスされることが可能であ
る。

「良好データインタラブド」機構（以下に説明）は、ホ
ストを、受け取った各データキャラクタのステータスを
チエツクするタスクから解放している。その代わりに、
ホストは、受け取るべきキャラクタの数を正確に知り、
且つそれらが全て特定のステータスタイプであることを
知る。

ホストがこのステータスベクトルを受け取ると、それは
データ伝送を開始すべく手続を進めることが可能である
。上述した如く、ホストのジャグは極端に簡単化されて
いる。ホストは４つのアドレスを維持することが必要で
あるに過ぎない。１つのアドレスは、モデムステータス
を受け取る為に使用される。第２のアドレスはデータキ
ャラクタを伝送する為に使用される。第３のアドレスは
。

データキャラクタを受け取る為に使用され、且つ第４の
アドレスはデータステータス情報を受け取る為に使用さ
れる。注意すべきことであるが、チャンネル数及びＦＩ
ＦＯアドレス（ここにデータキャラクタが格納される）
は、全てＭＣＣＣＯＣＡＲＴによって維持される。ホス
トは、この情報を維持することは必要ではない。

更に重要なことであるが、ホストは、例えば、「良好デ
ータ」の１０個のキャラクタが受け取りデータＦＩＦＯ
において待機していることを知っている。これらのキャ
ラクタの正確な位置を知ること無しに、ホストは、単純
に、１つのみの受け取りデータアドレスを指定すること
によって読取を開始する。ＢＩＬのアドレス翻訳ロジッ
クは、最初のアドレスキャラクタの実際のアドレスを完
成し、且つそのアドレスを自動的にインクリメントして
残りのキャラクタにアクセスする。

これらの４個のアドレスの１つを受け取ると、アドレス
翻訳ロジックはそのレジスタ又はＦＩＦＯデータの実際
のアドレスを決定する。注意すべきことであるが、この
アドレス翻訳ロジックは、データキャラクタの転送の為
にのみ使用されるものではなく、レジスタの読取及び書
込の全ての為に使用される。従って、アドレス翻訳ロジ
ックは、最初に、このアドレスが「グローバルレジスタ
」（即ち、いずれの特定のチャンネルとも関連していな
いレジスタ）であるか否かを決定する。そうである場合
には、それはホストの特定したアドレスに単にゼロを付
加し、且つそのレジスタに関して読取か又は書込動作の
いずれかを開始する６そのアドレスがｒチャンネルレジ
スタ」である場合、アドレス翻訳ロジックは既知のチャ
ンネル番号をそのアドレスに付加し、且つそのレジスタ
に関して読取又は書込動作のいずれかを開始する。モデ
ムインタラブドはこのカテゴリイに入る。ＢＩＬはデー
タのブロックを転送する必要がなく、従ってそれは、単
に、ホストの「モデムステータスレジスタ」に対するア
クセス（モデムからの最近変化されたステータス信号を
有する）及びインタラブド用装置のその他のチャンネル
特定的レジスタに対してのアクセスをサポート即ち支持
する。

ホストが通常のデータキャラクタ転送を開始せず単にＭ
ＣＣＣ０ＣＡＲＴ上のレジスタから読み取るか又はそれ
に書込を行なう上述した場合において、データバスイン
ターフェース１６が動作する場合がある。殆どの場合、
データは単にホストとＭＣＣＣ０ＣＴＡＲＴとの間で転
送され、データバスインターフェースは単に内部データ
バスと外部データバスとの間の通信の同期を取るに過ぎ
ない。然し乍ら、ホストがこのインターフェースを「プ
ログラム」することを欲する場合、付加的なタスクを実
行することが可能である。例えば、ホストは、それがあ
るレジスタに書込を行なう場合に、付加的な情報（例え
ば、チャンネル番号）をそのレジスタに書き込むことを
欲する場合があるかも知れない。データバスインターフ
ェースはこのタスクを実行することが可能である。その
他の実施例において、ファームウェアの制御下において
、多様なその他のタスクを実施することが可能であり、
無制限の可能性を形成する。

然し乍ら、アドレス翻訳ロジックがホストが実際にデー
タキャラクタ転送を開始することを決定する場合、即ち
ホストがポインターレジスタの２つのバンク（ポインタ
ー受け取りデータ／ステータスレジスタ８及びポインタ
ー伝送データレジスタ９）の内の１つと関連するアドレ
スを供給する場合、アドレス翻訳ロジックは、単に、そ
のポインターレジスタによってポイントされる位置をア
クセスする（チャンネル番号を付加して）。この位置は
、ホストによって読み取られるべき最初のデータキャラ
クタの受け取りＦＩＦＯにおける正確な位置（奇数アド
レスの場合、又は偶数アドレスに対してはステータス情
報）であるか、又はホストによってデータが転送される
べき転送ＦＩＦＯ内の最初の位置である。

アドレス翻訳ロジックが、１組のポインタ操作ロジック
１７及びカウンタ操作ロジック１８を介して、ポインタ
レジスタ及びカウントレジスタがそれらの重要なタスク
を実行することを支持するのはこの時点においてである
。チャンネル毎を基礎にする場合に付加的なロジックは
必要ではない。

この１組のロジック及びポインタ及びカウンタレジスタ
の２つのバンクで十分である。注意すべきことであるが
、現在勤作中のインタラブドのタイプ（受け取りデータ
、受け取りステータス、又は伝送データ）に関する情報
は、インタラブドスタックの頂部から得ることが可能で
ある。

ホストによるデータ伝送の場合、適宜のポインタレジス
タ（データキャラクタが書き込まれる最初の位置にポイ
ントすべくファームウェアが初期化する）は、ホストが
書込動作を開始する度に単に１（ポインター操作ロジッ
クを介して）だけインクリメントさせる。このことは、
ホストがアドレスを維持しく且つインクリメントさせる
こと）の必要性を取り除いており、正確なグローバルア
ドレスを維持する必要性はない。

カウントレジスタ（ファームウェアは書き込まれるべき
データキャラクタの総数で初期化する）は、１だけデク
リメントされ（カウンタ操作ロジックを介して）、ＢＩ
Ｌがホストによって実際に書き込まれたデータキャラク
タの正確なカウントを維持することを可能とする。

ホストによるデータの受領の場合、カウントレジスタは
末だ１だけデクリメントされるが、ポインタレジスタ（
それはデータキャラクタが読み取られる位置をポイント
する）は２だけインクリメントされる（何故ならば、ス
テータス情報はデータキャラクタ間においてインターリ
ーブされている）、このことは、ホストがステータス情
報を受け取ることを回避するこを可能としている（何故
ならば、良好データインタラブド機構によって、ホスト
は既に該データのステータスを知っているからである）
。

ホストによるステータスの受領の場合、ポイントレジス
タは奇数アドレスをポイントする（そのステータスが関
連するデータキャラクタを通過して１個のバイト）。読
取動作が開始されるが、その最初のデータキャラクタの
ステータスをホスト、ポインターレジスタ及びカウント
レジスタへの転送はインクリメントもデクリメントもさ
れない。

このことは、ホストが受け取ったデータのステータスを
既に知っていたものではない制限された条件を考えるま
で、異常なことにように思えるかも知れない、−船釣に
、殆どの受け取ったデータキャラクタは「良好データ」
であるので、そのステータスを知られている。然し乍ら
、ステータスが何等かのエラー又は特別のキャラクタの
タイプである場合、良好データインタラブド特徴は正確
なタイプのエラー又は特別キャラクタを表すものではな
い（その他の実施例において、異なったタイプのエラー
又は所望の特別キャラクタの数に依存して、ホストがい
ずれのキャラクタのステータスをチエツクすることの必
要性を解消することが実現可能であるかも知れないが）
。

従って、ホストはエラー又は特別キャラクタのタイプを
チエツクし１次いでその状態をソフトウェアサービスル
ーチンで処理することを所望するかも知れない。この様
な場合に、ブロックデータ転送は通常必要ではない。従
って、ポインターレジスタは、この時にはインクリメン
トされずに、ホストソフトウェアサービスルーチンが後
の時間において該特別キャラクタを読み取ることを可能
とする。

インタラブドが処理されると（即ち、ホストが全てのデ
ータキャラクタの転送又は受領を完了）。

ホストは「インタラブド終了」信号をＢＩＬへ送る（イ
ンタラブドレジスタの状態を「インタラブド終了」に修
正）。この信号を受け取ると、インタラブド制御ロジッ
クは、インタラブドスタックの頂部から情報を取り出す
。この状態において、ファームウェアは、そのインタラ
ブドレジスタバンクを更にデータ転送させる為に再度イ
ネーブルさせる（そのインタラブドレジスタ状態をその
「アイドル」状態に変化させることにより）前に必要と
なることのある何等かの付加的なりリーンアップを（適
宜の折りに）実行することが可能であり、その時に、Ｂ
ＩＬは、ファームウェアから出された場合に（チャンネ
ル、ポイント、及びカウントレジスタを初期化した後に
、該状態を「アサート準備完了」状態に変化させること
によって）次のインタラブドに対してこの処理を繰り返
し行なうことが可能である。

インタラブドスタックの頂部が「インタラブド無し」　
（上述した如く）を表す値を有する場合、ポインタレジ
スタ及びカウントレジスタはアイドル状態のままである
。特定の時間においてインタラブドが処理されていない
が、ＢＩＬはホストから読取及び書込要求の受け取り、
及びアドレス翻訳（上述した如く）メ実行を継続して行
ない、ホストがＭＣＣＣ０ＣＡＲＴ上のグローバル又は
ローカル（チャンネル特定性）レジスタに対して読取及
び書込を行なうことを可能とする。

メインエンジン ■ Ｉ１０ビットエンジン（上述した）は、例えばモデム及
びシリアルプリンタ等の外部シリアル装置に対するＭＣ
，ＣＣ０ＣＴＡＲＴのインターフェースを処理する。こ
のインターフェースを介してビットがＭＣＣＣ０ＣＴＡ
ＲＴへ及びそれから転送される。バスインターフェース
ロジック（これも上述した）は、外部ホストプロセサに
対するＭＣＣＣ０ＣＴＡＲＴのその他のインターフェー
スを処理する。このインターフェースを介して、キャラ
クタがＭＣＣＣ０ＣＴＡＲＴから及びそこへ転送される
（ＭＣＣＣＯＣＴＡＲＴへのパラメータ及び命令も同じ
）。

これらの２つのインターフェースの間にメインエンジン
（第５図に図示）が設けられており、それは、外部シリ
アル装置へ送るべきＯＢＥ用のビットにキャラクタ（ホ
ストからＢＩＬによって受領）から分解し、且つビット
（ＩＢＥを介して外部装置から受領）をホストへ送るべ
きＢＩＬ用のキャラクタに組み立てる主要なタスクを実
行する。

これらの主要なビット指向型（従って、時間重要型）の
タスクに加えて、メインエンジンは、例えばデータＦＩ
ＦＯの管理、タイマー／カウンタの維持、複雑なプロト
コル関連タスク、及びその他のファームウェア内にプロ
グラムされる所望のタスク等の多様な複雑なキャラクタ
指向型（従って時間重要性の少ない）タスクも実行せね
ばならな（）。

メインエンジンのアーキテクチャ−の殆どは、どのよう
なマイクロプログラム化されたエンジンにとってもスタ
ンダードなものである。例えば、マイクロコードＲＯＭ
Ｉは、レジスタ間のデータ転送及びＡＬＵの動作を制御
するマイクロコード（ファームウェア）のシーケンスを
有している。

スタンダードなマイクロコードシーケンサ２が設けられ
ており、それはマイクロコードＲＯＭ内へのアドレスを
インクリメントして、その物理的アドレスに従って逐次
にマイクロ命令を実行させる。

勿論、事実上いかなるマイクロコードシーケンサの場合
における如く、この逐次的な実行は、「分岐」命令（そ
れは実行を特定したアドレスへ転送させる）又は「サブ
ルーチンコール」　（それは単に分岐であるが、現在の
アドレスの次に続くアドレスを格納して、サブルーチン
が［サブルーチンリターン」マイクロ命令によって、完
了された時に実行をその位置ヘリターンさせることが可
能である）によって、修正させることが可能である。

いかなるマイクロプログラムエンジンの場合にもそうで
ある様に、マイクロ命令デコーダ３が設けられており、
それは種々のフィールドのマイクロ命令を認識し且つこ
れらのフィールドにおけるビットをこの様なビットによ
って制御されるハードウェアへそらさせる。例えば、マ
イクロ命令デコーダは、マイクロ命令のあるフィールド
をメインエンジン内に位置されていないチップのレジス
タに対するアドレスとして認識し、その場合に、それは
これらのビットをアドレスロジック４内へそらさせ、そ
れは適宜のレジスタを読取又は書込させる。該チップの
レジスタの幾つかのみが物理的にメインエンジンレジス
タファイル５内に位置しており、一方その他は該チップ
上の他の個所にある場合があり、それらはチップの内部
アドレス・バスを介してアクセスされることが必要であ
るから、該アドレスロジックが必要である。

ＡＬＵ６は、他の２つのＡＬＵとは異なっている。それ
は、基本的な論理的且つ演算命令を実行することが可能
であり、その結果はフォアグランドアキュムレータ７又
はバックグラウンドアキュムレータ８のいずれかにゲー
ト入力される。成るＡＬＵ操作はステータスフラッグを
セットさせる（例えば、ｒゼロフラッグ」はＡＬＵ操作
の結果がゼロに等しいことを表す）。これらのステータ
スフラッグは、フォアグラウンドインデックスレジスタ
９、又はバックグラウンドインデックスレジスタ１０の
いずれかの中にゲート入力され、爾後のマイクロ命令に
よってテストすることが可能である。上述した特徴は事
実上いずれのＡＬＵにとってもスタンダードである。

然し乍ら、メインエンジンには３つの著しく非スタンダ
ードであり且つ全く独特の要素がある。

その１つはＡＬＵ自身の中に存在しており、キャラクタ
組み立て及び分解の処理は極めて迅速に行われねばなら
ないという事実から派生している。

ＯＢＥからインタラブドを受け取り、例えば、それが送
るべき次のビットを必要とすることを表す場合、メイン
エンジンは、ＯＢＥがそのビットを特定したボー速度で
送信するのに同期してキャラクタ（ホストによって供給
）からそのビットを剥離せねばならない、同じことが次
のビットに対しても言え、且つそのキャラクタの全ての
ビットが送信される迄、次々のビットに対して言える。

従って、スタンダードな論理的且つ演算的命令を実行す
ることに加えて、ＡＬＵは、キャラクタ組み立て及び分
解処理の迅速な実行を容易とさせる為に構成された幾つ
かの独特の命令を実行する。

これらの独特のマイクロ命令操作コードに付いては以下
に説明する。

第２の独特の特徴は前に説明した良好データインタラブ
ド機構であり、それにより、メインエンジン内のファー
ムウェハは、受け取ったビットをキャラクタに組み立て
且つこれらのキャラクタのステータス（良好データ、パ
リティエラー等）を決定した後に、１つのキャラクタか
ら次のキャラクタへステータス変化があった時を決定し
、且つＢＩＬ内にレジスタをセットアツプしてホストを
ステータス変化に対してインタラブドさせ、その際にホ
ストから各キャラクタのステータスをチエツクするタス
クを解放する。この手順に付いては以下に説明する。

メインエンジンの第３の独特の特徴は、そのインタラブ
ド処理器１１において使用される機構である。この機構
は、ビットエンジンの１つからインタラブドを受け取る
と（ビットが外部シリアル装置の１つから受け取られた
か又は送信することが必要であることを表す）１文脈Ｒ
ＡＭ１２内に維持されているファームウエアエントリイ
ポイントを介して、チャンネル番号及びキャラクタ組み
立て又は分解処理の状態を再決定することの必要性無し
に、適宜のファームウェアルーチンを直ぐにアクセスさ
せる。このことは、以下に説明する如く、疑似状態マシ
ン及びインタラブドベクトル化機能によって達成される
。

以下に説明するメインエンジンの３つの独特の特徴に加
えて、メインエンジンは、キャラクタ組み立て及び分解
の少なくとも時間的に重要なタスクに対して、主にイン
タラブド駆動されることに注意すべきである。インタラ
ブドを実行する場合、メインエンジン（ファームウェア
によって制御されている）はこれらの時間的に重要なタ
スクをフォアグラウンドで実行する（即ち、それは直ぐ
にインタラブドに応答する）。これらのタスクは、時間
的に非常に重要なので、ファームウェアのタスクが可及
的に簡単化されたもの（ハードウェアの能力と比較して
）であることが重要である。例えば、このことが、独特
のキャラクタ組み立て／分解マイクロ命令命令コードに
対する理由である。

キャラクタ組み立て及び分解の基本的なステップを１サ
イクルで実行することにより、全処理を比較的迅速に行
なうことが可能である。

インタラブドを実行中でない場合、メインエンジン（未
だファームウェア制御下にある）はバックグラウンドに
おいて時間的により重要性の少ないその他のタスクを実
行する（即ち、インタラブド間において比較的のんびり
としたペースで）。

これらのバックグラウンドタスクは、それほど時間的に
拘束されていないので、−層複雑なものとすることが可
能である。それらは、全キャラクタが組み立て中及び分
解中の間に（即ち、キャラクタ時間）、実行することが
可能である。

これらのバックグラウンドタスクは、現在の実施例にお
いては、事実上無制限である。ファームウェアは、比較
的汎用のＡＬＵを使用して、メインエンジンをして巨大
なアレイのタスクを実行させる。本実施例においてバッ
クグラウンドにおいて実行される主要タスクの１つに付
いては既に言及した、即ち良好データインラブド機構（
以下に説明する）。キャラクタのステータスの決定は時
間的に重要ではないので（それはキャラクタ時間におい
て実施されることを必要とするのみ）、典型的に５００
マイクロ秒未満かかり、このタスクはバックグラウンド
において実行することが可能である。

その他のバックグラウンドタスクは、ＦＩＦＯ及びカウ
ンタ／タイマーの管理を包含する。例えば、上述した如
く、メインエンジンは、ホストへ転送すべきキャラクタ
の初期数（与えられたインタラブドに対して）をＢＩＬ
のカウントレジスタ内にロードさせる為の責任がある。

別の例は、組み立てたキャラクタの受け取りデータＦＩ
ＦＯ内への格納である。キャラクタが組み立てられ、且
つそのステータスが決定されると、それは受け取すデー
タＦＩＦＯの次の自由な位置内に格納させねばならない
（特定のチャンネルに対して）。

付加的なバックグラウンドタスクは、複雑なプロトコル
指向タスクを包含する６例えば、ホストがｒＸｏｎ／Ｘ
ｏｆｆＪフロー制御（データ転送を停止させ且つ再度開
始することを可能とするハンドシェイクプロトコル、例
えば１つの装置のデータバッファが満杯の時）を実行す
ることを所望する場合、ファームウェアは、インタラブ
ドが必要な条件のメインエンジンの検知を制御し、次い
で適宜の動作を発生させる。事実上無制限の極めて複雑
なプロトコル関連特徴（特に、同期プロトコルに対して
）を本実施例及びその他の実施例において実施すること
が可能である。

最後であるが非常に重要な本実施例において実施される
バックグラウンドタスクは、ホストインタラブド条件の
検知の為の不変のチャンネルのスキャニング（及び、所
望により、モデム信号のステータスにおける変化の検知
）である。上述した如く、メインエンジンファームウェ
アは、何時ホストをインタラブドすることが必要である
かを決定する（例えば、伝送データＦＩＦＯが空の時）
。

ファームウェアは、常に、チャンネルをスキャンし、Ｆ
ＩＦＯをチエツクして、これらの条件のいずれかが充足
されるか否かを決定する。充足する場合、それは適宜の
ＢＩＬレジスタをセットアツプしく上述した如＜）、Ｂ
ＩＬにホストをインタラブドすることの必要性を通知す
る。

これらのバックグラウンドタスクのどれもが、「ビット
時間」内に実行されることを必要とするものではない。

従って、それらをバックグラウンドで実行され、一方メ
インエンジンはこれらの比較的複雑なタスクを実行する
十分な時間を持っている。メインエンジンの３つの特に
独特の特徴の説明に続いて、典型的なデータ通信セツシ
ョンの期間中にメインエンジンによって実行されるフォ
アグラウンド及びバックグラウンドタスクの例である。

一一タ　ンタラプ メインエンジンファームウェアがＩＢＥを介して受け取
ったビットをデータキャラクタに組み立てた後、そのフ
ァームウェアは、この様なデータキャラクタの各々のス
テータスを決定せねばならず、従ってホストはキャラク
タ自身のみならず、そのキャラクタに関してのステータ
ス情報も受け取ることが可能である（例えば、パリティ
エラーがそのキャラクタの伝送中に発生したか否か）。

事実止金てのシリアル制御器は、このタイプのステータ
ス情報をホストへ供給する。

しかし、外部装置から伝送されたデータキャラクタの多
くのはパリティ又はその他の通信エラーを発生するもの
ではなく、且つホストがシリアル制御器に検知すること
を要求する場合のある数個の特別のキャラクタでもない
ので、極めて大多数のキャラクタに対して、そのキャラ
クタが「良好データ」であることを決定する為にだけ全
てのキャラクタに対してホストがステータス情報を受け
取り且つ検査することを要求することは極めて非効率的
である。

従って、ホストは受け取ったデータキャラクタのステー
タスにおける変化を通知するのみであるということは本
発明の顕著な特徴であり、従ってホストは、１０個のデ
ータキャラクタの各々の個別的なステータスを受領し且
つチエツクすること無しに、これら良好なデータの１０
個のキャラクタを転送することの必要性を表すインタラ
ブドを受け取るだけである。

この特徴の多様な可能なファームウェア（及びハードワ
イヤードロジック）実施例がある。ＭＣＣＣ０ＣＴＡＲ
Ｔにおいて使用される好適実施例は、その基礎となるロ
ジックを第６図に示しであるが、最初に栄領したデータ
キャラクタのステータスのファームウェアによる決定を
包含している。

このステータスは、３つのカテゴリーの１つの中に入る
場合がある。該キャラクタは、パリティエラー又はフレ
ーミングエラー等の通信エラーを発生したものかも知れ
ず、又は該キャラクタは、ホストが、ＭＣＣＣ０ＣＴＡ
ＲＴに検知するこ・とを要求した特別のキャラクタの１
つであるかも知れず、又はそのキャラクタは単位「良好
データ」であるかも知れない。

その他の実施例において、ホストに各可能なタイプのス
テータス情報に対する異なったインタラブドを供給し、
ホストがその他のいかなるステータスチエツク動作を実
行することの必要性を完全に解消することが望ましい場
合がある。然し乍ら、この実施例において、該キャラク
タの正確なステータスはそのキャラクタと共に格納され
るが、ユーザは３つの異なったインタラブドの１つのみ
が与えられる。

該ファームウェアは、各ビットが受け取られる毎に受領
中の該キャラクタのステータスを決定する。例えば、以
下に詳細に説明する独特のＡＬＵ命令コードによって継
続的なパリティチエツクが実行される。１つのキャラク
タの全てのビットが受け取られると、蓄積されたパリテ
ィチエツクは、そのキャラクタに対してパリティエラー
が発生したか否かに関する情報を有している。フレーミ
ングエラーもこの様にして検知されるが、何等独特のＡ
ＬＵ命令コードの助は無しに該ファームウェア自身によ
って行なわれる０通信エラーが発生しない場合、該ファ
ームウェアは、該データキャラクタをホストが特定した
「特別」のキャラクタと比較して、受領したキャラクタ
が該特別のキャラクタのいずれかと合致するか否かを決
定する。通信エラーが発生せず、且つ該キャラクタが特
別のキャラクタでないと、該キャラクタは「良好データ
」とみなされる。

該ファームウェアが該キャラクタのステータスを決定し
た後、それは、勿論、データキャラクタ自身とそれに関
連するステータス情報の両方を受け取りデータＦＩＦＯ
内に書き込まねばならない。

更に、該ファームウェアは、そのキャラクタのステータ
スは前のキャラクタのステータスと異なっているか否か
を決定する。異なっている場合、該ファームウェアはＢ
ＩＬにホストをインタラブドすることを通知せねばなら
ず、その前のキャラクタのステータスを表すと共に同一
のステータスを持ったその前のキャラクタ迄の連続的な
キャラクタの数を表す。

このタスクを実施する為に、該ファームウェアは、異な
ったステータスを持ったキャラクタを受け取る迄（又は
ホストが特定したキャラクタのスレッシュホールドを受
け取る迄）、特定のステータスのキャラクタのカウント
を維持せねばならない。その時点において、該ファーム
ウェアは、チャンネル番号をＢＩＬの受け取りインタラ
ブドレジスタ内に書き込み且っ「アサート準備完了」フ
ラッグ（前述した如く）をセットせねばならないばかり
か、そのチャンネルに対してカウントレジスタをセット
アツプせねばならず（これも前述した）、従ってＢＩＬ
のインタラブド制御ロジックは、ホストに対して、伝送
する準備が完了した特定のデータタイプのデータキャラ
クタの数を通知することが可能である。次いで、該ファ
ームウェアは、該カウンタを１にリセットし、且つ、前
のキャラクタのステータスからそのステータスが変化し
た最も最近に受け取られたキャラクタで開始して、この
処理を繰り返す。

例えば、良好なデータの６個のキャラクタを受け取り、
次にパリティエラーとなる１つのキャラクタが続き、次
いでホストによって検知が要求されていた特別キャラク
タが続き、次に更に３個の良好なデータが続くと仮定す
る。更に、受け取りデータＦＩＦＯが８個のキャラ、フ
タを保持することが可能であるが、ホストがそのスレッ
シュホールドを５にセットするものと仮定する。

該ファームウェアは、ｒステータスカウント」をゼロに
初期化し、且つ「最後のステータスタイプ」を「良好デ
ータ」に初期化し、次いで最初のキャラクタ及びそれに
関連するステータス情報（「良好データ」）を受け取り
データＦＩＦＯ内に格納する（メインエンジンファーム
ウェアによって実行される別のバックグラウンドタスク
である受け取りデータＦＩＦＯポインターのインクリメ
ントをしながら）。次いで、該ファームウェアは、該ス
レッシュホールドに到達しておらず且つそのステータス
タイプは変化していないことを決定する。該ファームウ
ェアは、次いで、ステータスカウンタを１へインクリメ
ントする。この同一の処理は、次の４個のキャラクタの
各々に対して継続し、該ステータスカウンタは究極的に
５へインクリメントされる。

６番目のキャラクタとそのステータス（「パリティエラ
ー」）を格納した後であるが、ステータスカウンタが６
へインクリメントされる前に、該ファームウェアは、ス
テータスカウンタがホストが特定したスレッシュホール
ドと等しいことを決定し且つＢＩＬレジスタをセットア
ツプして（前述した如＜）、ＢＩＬにホストへの最初の
インタラブドを発生させ、ホストに良好データの５個の
キャラクタが受け取りデータＦＩＦ○からホストへ転送
されるべき準備が完了していることを通知する。次いで
、ホストは、全てが「良好なデータ」であることを知り
ながら（各キャラクタのステータスをチエツクする必要
性無しに）、適宜にこれら５個のキャラクタを検索する
ことが可能である。

該ファームウェアは、ステータスカウンタをゼロにリセ
ットした後に、６番目のデータキャラクタの処理を継続
する。６番目のデータキャラクタの処理が再開され、該
ファームウェアはステータスタイプは変化しなかったこ
とを決定し、次いでステータスカウンタを１へインクリ
メントする。

然し乍ら、７番目のキャラクタを処理すると、該ファー
ムウェアは、スレッシュホールドに到達していないが、
そのステータスタイプは変化された（「良好なデータ」
から「エラー」へ）ことを決定する。該ファームウェア
は、この新たなステータスタイプ（この特定の実施例に
おいて「エラー」を示すのみ）、且つＢＩＬレジスタを
セットアツプして、ＢＩＬをしてホストに対して第２イ
ンタラブドを発生させ、ホストにステータスタイプ「良
好データ」　（前のキャラクタ）の１個のキャラクタが
受け取られたことを通知する０次いで、該ファームウェ
アは、ステータスカウンタをゼロにリセットし、次いで
そのステータスカウンタの通常のインクリメントを実行
する（この場合、ステータスカウンタを１へインクリメ
ントする）。

次いで、該ファームウェアは、８番目キャラクタ及びそ
のステータス情報（「特別」）を受け取すデータＦＩＦ
Ｏ内に格納する。該ファームウェアは、再度、ステータ
スタイプが変化したこと（「エラー」から「特別」へ）
を決定し、且つこの新たなステータスタイプを（この特
定の実施例において「特別」を表すのみ）格納し、且っ
ＢＩＬレジスタをセットアツプしてＢＩＬをしてホスト
への３番目のインタラブドを発生し、ホストに、ステー
タスタイプの１つのキャラクタ「エラー」が受け取られ
たことを通知する。次いで、該ファームウェアはステー
タスレジスタをゼロにリセットし、次いでそのステータ
スカウントをインクリメントする。注意すべきことであ
るが、「エラー　」又は「特別」ステータスタイプに対
して、ホストは、適切に応答する為に、受け取った通信
エラー又は特別のキャラクタの正確なタイプを決定する
為に付加的な処理（多分、ソフトウェアにおいて、イン
タラブドサービスルーチンにおいて）実行することが必
要な場合があるかも知れない。

次いで、該ファームウェアは、９番目のキャラクタ及び
そのステータス情報（「良好データＪ）を受け取りデー
タＦＩＦＯ内に格納し、再度、そのステータスタイプが
変化（［特別」から「良好データ」へ）したことを決定
する。該ファームウェアは、この新たなステータスタイ
プ（「良好データ」）を格納し、且つＢＩＬレジスタを
セットアツプして、ＢＩＬをしてホストに対しての４番
目のインタラブドを発生させ、該ホストに対してステー
タスタイプ「特別」の１個のキャラクタが受け取られた
ことを通知する。次いで、該ファームウェアは、ステー
タスカウンタをゼロにリセットし、次いでそのステータ
スカウンタをインクリメントする。　。

次いで、該ファームウェアは、１０番目のキャラクタ及
びそのステータス情報（「良好データ」）を受け取りデ
ータＦＩＦＯ内に格納するが、この時は、スレッシュホ
ールドに到達しないばかりか、ステータスタイプが「良
好データ」のまま留まることを決定する。従って、該フ
ァームウェアは、単位、ステータスカウンタを２へイン
クリメントし、且つ１１番目のキャラクタに対してこの
処理を繰返し行ない、ステータスカウンタを３へインク
リメントする。究極的に、付加的なキャラクタは、ステ
ータスタイプの変化となるか、又は「良好データ」キャ
ラクタ゛の数がホストが特定したスレッシュホールドと
等しくない、その時点において別のインタラブドが発生
する。

この例において、注意すべきことであるが、１１個のキ
ャラクタが受け取られたとしても、ホストは４回インタ
ラブドされたに過ぎない（データステータスタイプにお
ける３つの変化とホストが特定した受け取りＦＩＦＯス
レッシュホールドを超えた場合の１回に対応）。更に、
ホストは、「良好データＪの９個のキャラクタのステー
タスをチエツクすること又は転送することは必要ではな
い。然し乍ら、「パリティエラー」及び「特別」キャラ
クタを発生したキャラクタは、ホストによる付加的な処
理を必要とする場合がある。然し乍ら、通信エラー及び
特別キャラクタは、あまり頻繁に発生することはなく（
「良好なデータ」と比較して）、且つホストによる特別
な処理を常に必要とする（インタラブドサービスルーチ
ンにおいて）。従って、この機構は、これらの巨大な大
多数のキャラクタが単に「良好なデータ」であったとし
ても、ホストが受け取った全てのデータキャラクタのス
テータスをチエツクすることを必要とする現存するシリ
アル制御器よりも、ホストの処理能力の一層効率的な使
用となる。

インタラブド処理 上述した良好データインタラブド機構は、比較的ゆった
りとしたペースでメインエンジンのバックグラウンドフ
ァームウェアルーチンによって実行されるので、メイン
エンジンのフォアグラウンドファームウェアルーチンは
、インタラブド駆動を基礎にして非常に時間的に重要な
キャラクタ組み立て及び分解タスクを実行せねばならな
い。換言すると、Ｉ１０ビットエンジンからインタラブ
ドを受け取ると、メインエンジンはビット時間における
これらのインタラブドに迅速に応答せねばならない。

この処理の速度を向上させる為の１つの明らかな方法は
、特別のマイクロ命令命令コード（以下に説明する）を
使用することであり、それはキャラクタ組み立て及び分
解の基本的な構成要素ステップの多くを１マシンサイク
ル内において発生することを可能とする。ＭＣＣＣ０Ｃ
ＴＡＲＴ内において使用される付加的な方法は、第５図
におけるメインエンジンのインタラブド処理器モジュー
ル内に示した適宜のファームウェアルーチンを迅速に喚
起させることである。メインエンジンが工１０ビットエ
ンジンのいずれかからインタラブドを受け取ると、この
状態インタラブド処理機構は、２つのマシンサイクルに
おいて適宜のファームウェアルーチンの実行を開始する
。

上述した如く、Ｉ１０ビットエンジンの各々はメインエ
ンジンに対するインタラブドを開始することが可能であ
る。インタラブドが発生されるサイクルの期間中、メイ
ンエンジンのインタラブド処理器１１は、最初に、実際
に２つのインタラブドが存在する場合に（ＩＢＥから１
つとＯＢＥから１つ）、これら２つのインタラブドの優
先度付けをせねばならず、次いでより高い優先度のイン
タラブドを確認せねばならない。この実施例において、
ＩＢＥインタラブドは、ＯＢＥインタラブドよりも高い
優先度が与えられている。何故ならば、ＩＢＥインタラ
ブド（通常、半ビツト時間）はＯＢＥインタラブド（通
常、全ビット時間）よりも−層頻繁に発生するからであ
る。

インタラブド処理器は、サンプルビットフラッグ（ＩＢ
Ｅ）又は出力ビツト必要フラッグ（ＯＢＥ）のいずれか
をクリアすることによってインタラブドを確認する。こ
の確認を受け取ると、ＩＢＥ（又は０ＢＥ）はチャンネ
ル番号及びオプションのインターフェースビット（−１
ビツト、即ち、ＯＢＥインタラブドの為に使用されずＩ
ＢＥによってサンプルされたビット）をインタラブド処
理器の文脈レジスタ１３内に駆動する。該インタラブド
処理器は、又、文脈レジスタをＴ／Ｒビットでロードし
、該インタラブドが伝送インタラブド（ＯＢＥ）である
か、又は受け取りインタラブド（ＩＢＥ）であるかを表
す。

文脈レジスタは、インタラブド処理器がＩ１０ビットエ
ンジンインタラブトをパイプライン動作することを可能
とし、インタラブド処理器が次のインタラブドに対して
のフォアグランドコードに対してベクトル化の処理中に
メインエンジンのフォアグラウンドコードが１つのイン
タラブドに応答する。

インタラブド処理器は、適宜のファームウェアルーチン
の開始アドレスを得る為に「文脈」　（即ち、チャンネ
ル番号及びＴ／Ｒビット）を使用する。上述した如く、
全てのファームウェアルーチンは、その文脈に対する次
のファームウェアルーチンの開始アドレスでプログラム
されている。例えば、ファームウェアルーチンが、有効
開始ビットが検知されることを決定すると、それは、そ
の文脈に対して次のインタラブドが発生する場合に、通
常のキャラクタビットを処理するファームウェアルーチ
ンが実行されるべきであることを知得する。従って、全
てのファームウェアルーチンは。

制御をリターンする前に、対応する文脈ＲＡＭ位置にお
ける次の適宜のファームウェアルーチンのエントリイボ
インドを格納する（その文脈に対して）。このことは、
次のセクションで説明する独特の「文脈リターン」マイ
クロ命令命令コードにより達成される。

文脈ＲＡＭは、各可能な文脈に対して１ワードのメモリ
を有している。即ちチャンネル及び方向の各組合せに対
して、従って、Ｍ（、ＣＣ０ＣＴＡＲＴ内の文脈ＲＡＭ
は、８個のチャンネルの各々の２つの方向（伝送又は受
領）の各々に対して、１６ワードのメモリを有している
。文脈ＲＡＭ内のメモリの各ワードは、適宜のファーム
ウェアルーチン（同一の文脈に対する前に実行したファ
ームウェアルーチンの「文脈リターンｊマイクロ命令に
より既にロードされている）の開始アドレス（エントリ
ーポイント）を有している。

然し乍ら、注意すべきことであるが、ファームウェアル
ーチンの数は異なった文脈の数に対応しない。従って、
文脈ＲＡＭにおけるエントリーポイントは、特定の文脈
に関連するファームウェアルーチンに対しての単なるベ
クトルのみならず、むしろ、その文脈の現在のｒ状態」
をも表すベクトル（例えば、チャンネル５上のキャラク
タ組み立ての初期状態で、その場合に、有効開始ビット
が検知されたか否かの決定がなされる）を表す。

換言すると、文脈ＲＡＭのエントリーは２つの目的を達
成する。即ち、（１）特定の文脈の対する進行における
ファームウェアタスクの現在の「状態」を表す適宜のフ
ァームウェアルーチン（多数の現存するルーチンの中で
）の現在の選択、及び（２）そのファームウェアルーチ
ンのあ開始位置に対するベクトル、である。

従って、インタラブド処理器がサイクルＮにおいてビッ
トエンジンインタラブトを受け取ると、それは、インタ
ラブド（存在する場合）に優先度を付け、より優先度の
高いインタラブドを確認し、文脈をフェッチし、且つ、
Ｎ＋２サイクルにおいて、その文脈をメインエンジンイ
ンデックスレジスタ内にロードする（その間に、該ファ
ームウェアルーチンの最初のマイクロ命令がフェッチさ
れる）。従って、Ｉ１０ビットエンジンがメインエンジ
ンをインタラブドするサイクルに続く２つのマシンサイ
クルで、適宜のファームウェアルーチンの最初のマイク
ロ命令が実行される。

文脈をメインエンジンのインデックスレジスタ内にロー
ドすることによって、フォアグラウンドルーチンは、チ
ャンネル特定レジスタ及びＦＩＦＯ位置をアドレスする
為にこの文脈にアクセスすることが可能である。更に、
それらは、以下に説明するｒｉ　ｓ　ｈＪマイクロ命令
命令コードを介して、インターフェースビットをテスト
し、又はそれを組み立て中のデータキャラクタ内に付加
することが可能である。

上述した如く、インタラブド処理器は、「２段階インタ
ラブドパイプライン」を維持し、それはファームウェア
命令のメインエンジンの実行と同時的に動作する。従っ
て、ファームウェアインタラブドルーチンがその最初の
フォアグラウンド命令を実行する一方、インタラブド処
理器は次のＩＢＥ又はＯＢＥインタラブドを確認する（
存在する場合）。インタラブドルーチンの２番目の命令
の期間中、インタラブド処理器は、２番目のインタラブ
ドルーチンの最初の命令をフェッチ動作することをサポ
ートする準備が完了する。従って、最初のインタラブド
ルーチンの２番目の命令が文脈リターン命令である場合
、実行される次の命令は２番目のインタラブドルーチン
の最初の命令である。

従って、メインエンジンは、インタラブド処理機構に起
因して何等実行サイクルを「失う」ことはない。この機
構がＩ１０ビットエンジンインタラブトを処理するこれ
ら２つのサイクルの期間中、メインエンジンはい並列的
に、バックグラウンドコードを実行するか、又は最初（
少なくとも２つの内の）のフォアグラウンドＩ１０ビッ
トエンジンインタラブトサービスルーチンを実行してい
る。

キャラクタ　み立て／ ビット時間においてキャラクタを組み立て且つ分解する
為のメインエンジンの能力に対する主要な理由は（フォ
アグラウンドのインタラブド駆動タスクとして）、１つ
のマシンサイクルでキャラクタの組み立て及び分解の重
要な構成要素ステップをＡＬＵが実行することを可能と
すべく設計されたカスタム化したマイクロ命令命令コー
ドを使用することである。この様な命令コードは４つあ
り、即ちキャラクタ組み立ての基本的なビットごとのス
テップを実行するもの（ｒｉｓｈＪ）と、キャラクタ組
み立ての対応するステップを実行するもの（ｒｏｓｈＪ
）と、パリティをチエツクし且つ蓄積し且つブレーク条
件を検知しながら組み立て中のキャラクタ内のビットの
現在の数をカウントする基本的なビット毎のステップを
実行するもの（ｒｂｃａｐＪ）と、現在の文脈に対して
実行されるべき次のファームウェアルーチンのエントリ
ーポイントをその文脈に対応する文脈ＲＡＭ位置内に書
き込むもの（「文脈リターン」）との４つである。

ｒｉｓｈＪ命令コードの目的は、それが特定したレジス
タ内において右揃えとなる迄、ビット毎にキャラクタを
組み立てることである。その目標は、−膜化したタスク
を実行することであり、従って同一のｒｉ　ｓ　ｈＪマ
イクロ命令を、最後の繰返しの後に、キャラクタが組み
立てられ且つ右揃えとされる迄、繰返し使用することが
可能である（組み立て中のキャラクタの特定のビット間
の区別をすること無しに）。

マイクロ命令命令コードは、ｒｉｓｈ　　ｒｌ。

ｒ２」　（第７ａ図に図示）の形態であり、ｒ２はキャ
ラクタ組み立て用に特定されたレジスタであり、且つｒ
ｌは、シフト用情報として使用されるエンコードされた
キャラクタ長さ（この実施例においては５乃至８ビツト
）を有している。ｒルジスタは、実際上、以下に説明す
るｒｂｃａｐＪ命令コードに対して主に使用されるが、
その２つの最小桁ビットはこのｒｉｓｈＪ命令コードの
為に使用される。

ｒｉｓｈＪ命令コードの結果は以下の如くであるｓｒｌ
の最小桁ビットが［００」であると、そのキャラクタは
５ビツトの長さである。従って。

ｒ２レジスタ（８ビツトレジスタ）の最小桁５ビットは
５ビットシフトレジスタとして処理され、一方最大桁３
ビットはゼロに設定される。「ｉＳｈ」命令コードの各
実行の期間中、最小桁５ビツトは右へ１ビットシフトさ
れ（最小桁ビットは破壊される）、現在の受け取ったビ
ットはＡＬＵのインデックスレジスタからｒ２の５番目
の最小桁ビットによって前に占有されていた位置内に転
送される。より桁位置の低いビットは最初に転送され（
取り決めによって）、且つ、この命令を５回繰返し行な
った後に、データキャラクタを形成する５個の受け取ら
れたビットは、第７ａ図に示した如く、ｒ２レジスタ内
において右揃えされる。

６ビツト、７ビツト、及び８ビツトのキャラクタの場合
、該命令は、単に、ｒ２を６ビツト、７ビツト、又は８
ビツトのシフトレジスタとして処理し、且つ、右へ１ビ
ットシフトした後に、現在のビットをｒ２の６番目、７
番目、又は８番目の最小桁位置内に挿入する。従って、
ｒｉｓｈＪ命令コードの実行結果は、以下の如くに纏め
ることが可能である（■はＩＢＥによって受け取られた
現在のビットであり、且つｒｌ［１：０１はエンコード
されたキャラクタ長さを有しており、且つｒ２［７：Ｏ
］は組み立てられ右揃えされたキャラクタを有している
）。

ｒｌＯ：Ｏト００の場合　　ｒ２＝　ＯＯ０１ｒ２［４
：１］ｒ１［１：０］＝０１の場合　　ｒ２＝　００１
　ｒ２［５：１１ｒｉｓ　ｈＪ命令コードは、メインエ
ンジンハードウェアをしてｒ２の５．６．７、又は８個
の最小桁ビットを１ビツト右側ヘシフトさせ（ｒｌを２
個の最小桁ビットにおける値に依存して）、その処理中
においてｒ２の最小桁ビットを破壊する。

次いで、それはＡＬＵのインデックスレジスタから現在
のビットをフェッチし、且つそれをｒ２の５番目、６番
目、７番目、又は８番目の最小桁ビット内に挿入しく該
シフトの後に）、ｒ２の３．２、又は１最大桁ビット内
に二進ｒＯＪをゲート入力させる。

従って、１マシンサイクルにおいて、ｒｉｓｈＪ命令は
、キャラクタ組み立ての基本的なステップを実行し、そ
れは、５，６，７．又は８回繰り返すことにより（即ち
、キャラクタの各ビットに対して１度）１組み立てられ
且つｒ２内において右揃えされたキャラクタが発生され
る。

ｒｏｓｈＪマイクロ命令命令コードは、第７ｂ図に示し
てあり、ゴ１ｓｈＪ命令コードに類似しているが、キャ
ラクタ分解の為のものである。

ｒｏｓｈＪ命令コードの形態は、ｒｏ　ｓ　ｈ　　ｒ　
１４であり、その場合、ｒルジスタはホストプロセサに
よって送られるキャラクタを有している。メインエンジ
ンハードウェアは、単にｒルジスタを１ビツト右へ回転
させ、シフト後にｒｌの最小桁ビット（ｒｌ［０］）を
ｒｌの最大桁ビット内に回転入力させるのみならず、そ
のビットを、ビット伝送（以下に説明する）のサポート
においてパリティの発生の為のｒｂ　ｃ　ａ　ｐＪ全命
令より使用する為に、メインエンジンのインデックスレ
ジスタ内に格納する。

従って、ｒｏ　ｓ　ｈＪ全命令、単に、ｒｌ内における
キャラクタの最小桁ビットを分解し、それをインデック
スレジスタ内に格納し、且つｒｌを右へ１ビットシフト
し、従ってｒ’ｏｓｈＪ命令の次の実行が該キャラクタ
の２番目の最小桁ビットであったものに対して同一の動
作を行ない、且つ、該キャラクタの全てのビットが分解
され且つＯＢＥを介して伝送される為の準備がなされる
迄、以下同様に繰返し行なわれる。

ｒｏ＠ｈｊ命令コード（ｏｐｃｏｄｅ）が該分解したビ
ットをインデックスレジスタ内に格納し、且つそのビッ
トをｒｌの最大桁ビット位置内に回転入力させた後、通
常のｒｏ　ｕ　ｔ　ｄＪマイクロ命令はそのビットをｒ
ｌから内部データバスを介してＯＢＥ出力データ（チャ
ンネルアクセスレジスタ内のホストによって特定された
チャンネルに対し）へ転送する。

第７ｃ図に示したｒｂ　ｃ　ａ　ｐＪ全命令、３つの著
しいタスクを同一のマシンサイクルにおいて実行する。

それは、ビット３のカウントを維持し、該カウントはデ
クリメントされ、且つそれがゼロに到達すると（キャラ
クタの全てのビットが処理されたことを表す）、ＡＬＵ
のインデックスレジスタ内に「ゼロ」フラッグを設定す
る（条件付き分岐マイクロ命令による使用の為、例えば
、キャラクタ全ては組み立てられたか又は分解されたか
を知る為にファームウェアが必要とする時）。

該ｒｂ　ｃ　ａ　ｐＪ全命令、又、蓄積した「ブレーク
ビット」を該インデックスレジスタ内の現在のビットと
論理的にｒＯＲＪ動作させることにより「ブレーク」条
件２（全てゼロ）を検知するのみならず、継続的なパリ
ティ発生を実行しく且つパリティエラーを決定）工する
。

ｒｂ　ｃ　ａ　ｐＪ命令コードの形態は、ｒｂｃａｐｒ
ｌ、ｒ２Ｊであり、ｒｌは「オプションレジスタ」４で
あり、且つｒ２は「操作レジスタ」５である。オプショ
ンレジスタｒ１は、８ビツトレジスタであって、その２
つの最小桁ビットはエンコードされたキャラクタ長さ（
ｒｉ　ｓ　ｈＪ命令コードに関連して既に上述した）を
有している。これらのビットは、３番目及び４番目の最
小桁ビットと共に、ｒｂ　ｃ　ａ　ｐＪ命令コードによ
って使用されることはない。ｒｂ　ｃ　ａ　ｐＪ命令コ
ードは、ｒｌの４個の最大桁ビットを使用し、それは（
最大桁から最小桁へかけて）パリティが奇数であるか又
は偶数のタイプであるかを表す１ビツトと、該パリティ
のタイプ（パリティ無しの場合にｒｏ　ＯＪ、強制パリ
ティに対して「０１」　［奇数に対して１へ又偶数に対
して０へ強制］、且つ通常パリティに付いて「１０」　
「「１１」は不使用］）を表す２ビツトと、パリティを
無視すべき場合に設定される１ビツトとを有している。

操作レジスタｒ２も８ビツトレジスタであり、その２つ
の最大桁ビット及び４つの最小桁ビットのみであるが、
それらのビットが使用される。最大桁ビットは、蓄積し
たパリティを表し、次の最大桁ビットは「ブレーク検知
」ビットを表し、且つ４つの最小桁ビットは現在のキャ
ラクタに対して処理されるビットの蓄積したｒカウント
」を表す。

上述した如く、ｒカウント」は単にデクリメントされ且
つゼロに対してテストされ、それが、もし真である場合
には、インデックスレジスタ内の「ゼロフラッグ」をセ
ットさせる。「蓄積パリティ」ビット及びインデックス
レジスタ内の現在のビットは、どのタイプのパリティ操
作がｒｌ内において特定されているかに依存して、新た
なｒ蓄積パリティ」ビットを決゛定する為に使用される
。

受領したビットの場合、キャラクタの全てのビットが全
て受け取られると、サンプルしたパリティビットを該蓄
積パリティビットに対して比較してパリティエラーが実
際に発生したか否かを決定することが可能である。

ｒｂ　ｃ　ａ　ｐＪ命令コードの３番目及び最後の操作
は、「ブレーク」検知を包含する。上述した如く、「ブ
レーク検知」ビットと現在のビットとに関して論理ｒＯ
ＲＪを単純に実行することにより、キャラクタの全ての
ビットが処理された後の「ブレーク検知」ビットの状態
は、ブレーク条件が満足されたか否かを表す、換言する
と、キャラクタのいずれかのビットがゼロでない場合、
［ブレーク検知ｊビットはそのキャラクタに対してセッ
トされる。そうでないと、該ビットはゼロのままであり
、該ブレーク条件が満足されることを表す。

「ブレーク検知」ビット出力は、インデックスレジスタ
のｒｃＪフラッグへ接続されており、従ってそれは条件
付き分岐及びリターンマイクロ命令によってテストされ
得る。

４番目の独特のマイクロ命令命令コードである「文脈リ
ターン」命令コードは第７ｄ図に示してあり、それは今
までの説明において何度も出てきた。このマイクロコー
ドが書き込まれると、プログラマ−は、現在のルーチン
の完了後に（与えられた文脈に対して）どのルーチンを
実行するかを知っている（多分、与えられたルーチンに
対して複数個の出口がある場合には、条件的に）。従っ
て、ｒ文脈リターン」命令コードは、単に、条件付き又
は条件無しのリターン命令であり、それはスタンダード
のリターン実行を行なうのみならず、その文脈に対応す
る文脈ＲＡＭ位置内に書き込むべき「文脈リターン」命
令（即ち、その文脈に対して実行されるべき次のルーチ
ンのエントリイボインド）内に特定されたアドレスをコ
ピーする。

例えば、命令ｒｒｘｚ　　ａｄｄｒＪに対して、ＡＬＵ
はインデックスレジスタ内のゼロフラッグがセットされ
ているか否かを決定する。決定されておれば、特定され
たアドレスを現在の（既知の）文脈に対応する文脈ＲＡ
Ｍ位置内に書き込んだ後に、スタンダードなリターンが
実行される。決定されていない場合、そのルーチン内の
次のマイクロ命令の実行は逐次的に継続する。

従って、「文脈リターン」命令コードは、「ｒｘ　　ａ
ｄｄｒＪ、ｒｒｘｚ　　ａｄｄｒＪ、ｒｒＸｎｚ　　ａ
ｄｄｒＪ　、ｒｒｘｃ　　ａｄｄｒＪ、ｒｒＸｎｃ　　
ａｄｄｒＪ、ｒｒｘｉ　　ａｄｄ　ｒＪ　、又は「ｒｘ
ｎｉ　　ａｄｄｒＪの形態である。該命令コードのこれ
らの異なった形態は、リターン（及び文脈ＲＡＭ内への
アドレスの書込）が発生するか否かを決定する条件にお
いてのみ異なる。ｒｒｘＪ命令コードは、無条件リター
ンでる。ｒｒｘｚＪ及びｒｒｘｎｚＪ命令コードは、Ａ
ＬＵインデックスレジスタ内の「ゼロフラッグ」がセッ
トされているか又はセットされていないかの条件に従っ
てリターンする。ｒｒｘｃＪ及びｒｒｘｎｃＪ命令コー
ドは、ＡＬＵのインデックスレジスタないの「Ｃフラッ
グ」がセットされているか又はセットされていないかの
条件に拠ってリターンする。最後に、ｒｒｘｉＪ及びｒ
ｒｘｎｉＪ命令コードは、ＡＬＵのインデックスレジス
タ内の「ｉフラッグ」がセットされているか又はセット
されていないかの条件に拠ってリターンする。

透 ＭＣＣＣ０ＣＴＡＲＴの上述した構成要素の一体的な動
作は、典型的な通信セツションの一部の期間中のそれら
の動作を検討することによって良く理解することが可能
である。

ホストプロセサが、最初に、種々のパラメータ（例えば
、キャラクタ毎のビット数、及び所望のボー速度）をＭ
ＣＣＣ０ＣＴＡＲＴ（７）適宜（７）Ｌ／ジスタ内に書
き込むことによって、使用中の各チャンネルの種々のレ
ジスタを初期化させることによって、通信セツションを
開始する０例えば、グローバルチャンネルアクセスレジ
スタがあり、それに対して、ホストはコンフィギャー即
ち特定の形態に構成すべきチャンネル（８個の可能なチ
ャンネルの内）の数を書き込む。そのレジスタを初期化
させた後に、ホストは、特定のチャンネルを参照する必
要性無しに、単にローカルアドレス動作を使用すること
が可能である。

従って、チャンネル番号を再度特定する必要性無しに又
種々のボー速度受け取りレジスタ用の１つを超えるアド
レスを監視する必要性無しに、単にＩＢＥ内のボー速度
期間カウントレジスタへ書込を行なうことによって、ボ
ー速度を受け取りデータに対して特定することが可能で
ある。更に、ホストは、パリティオプション、キャラク
タ長さ、及びＭＣＣＣ０ＣＴＡＲＴにより検知されるべ
き特別のキャラクタ等のパラメータでその他のレジスタ
を初期化させることが可能である。又、ホストは種々の
インタラブドモードのいずれかをサポートさせることが
可能であり（ＭＣＣＣＯＣＴＡＲＴがホストをインタラ
ブドする条件を特定する為に）、且つデータを伝送又は
受け取る為にチャンネルのいずれかを活性化させること
が可能である。

実際のデータ転送自身のみならず（例えば、ホストが特
定のチャンネルを介してデータキャラクタを伝送する場
合、又はそのチャンネルからキャラクタを受け取る場合
）この「パラメータ化」の全ては、ＢＩＬによって制御
される。例えば、ＭＣＣＣ０ＣＴＡＲＴのレジスタのい
ずれかを初期化させる為にパラメータを送ることをホス
トが所望する場合には、ＢＩＬのアドレス翻訳ロジック
が、ホストによって特定されたアドレスを、グローバル
アドレス（ホストが特定したアドレスの最大桁ビット上
にゼロを付加することにより）又はローカルアドレス（
ホストが特定したアドレスの最大桁ビット上に既知のチ
ャンネル番号を付加することにより）のいずれかに翻訳
する。このアドレス翻訳機構は、前に詳細に説明した。

注意すべきことであるが、データ転送の場合、ホストが
ＢＩＬのポインターレジスタをアドレスすると、アドレ
ス翻訳ロジックはこれらのレジスタを、ポインター及び
カウンタ操作ロジック（爾後のキャラクタにアクセスす
る為）を活性化するのみならず、データＦＩＦＯ内への
ポインターとして使用する。

ホストが特定したアドレスを翻訳すると、ＢＩＬはその
アドレスを内部アドレスバスに沿って送り、適宜のレジ
スタをイネーブルして、ホストによる読取又は書込動作
の開始と共に、内部次いで外部のデータバスを介してデ
ータを送信又は受信する（多分、データバスインターフ
ェースにより、上述した如くそのデータは多少修正され
る）６多分最も顕著ごとは、ＢＩＬが、アドレスポイン
ターを維持し且つ操作することにより、（上述した）デ
ータキャラクタ転送処理を自動化させ、その際にホスト
プロセサがこのタスクを実行することの必要性を除去し
ていることである。

本発明の実施例に戻ると、ホストによってＭＣＣＣ０Ｃ
ＴＡＲＴのレジスタがパラメータ化され（且つデータの
受領及び／又は送信の為に１つ又はそれ異常のチャンネ
ルが活性化された）後に、メインエンジンが文脈ＲＡＭ
　（全ての活性チャンネルに対して）をｒスタートビッ
ト確認」ファームウェアルーチンの開始アドレスで初期
化し、且つゼロサーチを開始させるＩＢＥをイネーブル
させて、活性チャンネルのいずれかにおいてスタートビ
ットの初期端部を探す。

Ｉ１０ビットエンジンの部分において上述した如く、入
力ビツトエンジンは、二進「０」がサンプルされる迄、
ｎ番目のサイクル毎に（尚、ｎはチャンネル数）各活性
チャンネルの入力をサンプルし、その時点において、ス
タートビット端部が仮定され、且つＩＢＥがそのボー速
度カウンタを活性化させ、半ビツト時間毎にサンプリン
グを行なわせる。スタートビット端部がチャンネル１に
おいて検知されたと仮定する。注意すべきことであるが
、ＩＢＥは今や文脈を知っており（チャンネル１に沿っ
てのデータの受信）、且つＢＩＬのみならずメインエン
ジンをイネーブルさせて、その文脈情報をアクセスする
。

この時間中に、メインエンジンのファームウェアは、そ
の時間において適宜のバックグラウンドルーチンを実行
する（例えば、ホストがインタラブドされるべき条件に
対してのスキャニング）。

申立られたスタートビットの中間がサンプルされると、
ＩＢＥはメインエンジンをインタラブドしくそのバック
グラウンドルーチンの１つの実行中に）、その時点にお
いて、メインエンジンは直ぐにこのインタラブドに応答
し、上述した状態インタラブド処理機能（既に初期化さ
れたチャンネル１上のデータの受領の為の文脈ＲＡＭエ
ントリーを具備）を使用して「スタートビット確認」ル
ーチンを喚起させる。

次いで、このフォアグラウンドファームウェアルーチン
が、ＩＢＥのサンプルデータレジスタ内におい１得られ
る最初のサンプルしたビットの「中間」を検査する。そ
れが二進「１」である場合、無効スタートビットが検知
され、該ルーチンは、それ自身のスタートアドレスを「
チャンネル１受け取りデータ」文脈に対応する文１１１
ＦｉＲＡＭ位置内にロードした後に単純に外部に出る（
次のスタートビット端部が見つかり且つ該申立たスター
トビットの中間をサンプルした後にこのルーチンを実行
させる）。

Ｉ１０ビットエンジンの部分において説明した如く、無
効スタートビットの場合、ＩＢＥは自動的にゼロサーチ
モードに復帰しく申立たスタートビット自身の「中間」
を検査した後に）、且つ有効スタートビットの場合には
同期サンプルモードを継続する（ファームウェアが現在
の文脈に対してのボー速度期間延長カウントレジスタを
修正してＩＢＥをして全ビット時間（半ビツト時間では
ない）サンプリングを実行するが）。

然し乍ら、究極的に、サンプルし、たビットは二進「Ｏ
」であり、有効スタートビットが検知されたことを表し
、且つ該ルーチンは、「オプション」レジスタを初期化
しくホストが特定したキャラクタ長さ及びパリティタイ
プで）且つ次のルーチン（スタートビットの終端で喚起
される）のエントリイボインドを文脈ＲＡＭ内に格納し
た後に、外部へ出る。注意すべきことであるが、半ビツ
ト時間後に（即ち、スタートビットの終端において）チ
ャンネル１上の次の入力をサンプルする為によりＥは既
にボー速度を再ロードしている。

例えば、このルーチン用のマイク占コードは。

以下の如きものである。

スタートビット　曾ルーチン ５ｔｒｔ　　ｒｘｎｉ　　５ｔｒｔ　　　　有効スター
ト、レベルサーチへ復帰 ｍｏｖ　　ｏｐｔ、ｒｃｏｕｎｔカウント及びパリティ
初期化 ｒｘ　　　５ｔｃｎｔ　　　　確認スタートビット認識
スタートビットの終端をサンプルした後に、よりＥは再
度メインエンジンをインタラブドし、その時点において
、インタラブド処理器が該ルーチン（そのエントリイボ
インドは、上述した如く、以前に文脈ＲＡＭ内にロード
された）を喚起し。

それはチャンネル１用のＩＢＥボー速度延長カウント期
間レジスタを修正することにより、半ビツト時間ではな
く、全ビット時間においてＩＢＥをしてサンプリングを
開始させることにより、スタートビットの終端を処理す
る。注意すべきことであるが、この修正が効果を表す時
速に、ＩＢＥはデータキャラクタの最初のビットの中間
のサンプルを完了している（半ビツト時間で）、然し乍
ら、現在のルーチンは、サンプルしたデータを無視しく
スタートビットの終端において）、且つ「キャラクタ組
み立て」ルーチンのアドレスを文脈ＲＡＭ内に格納した
後にリターンする。

データキャラクタの最初のビットの中間をサンプルする
と、ＩＢＥは再度メインエンジンをインタラブドし、キ
ャラクタ組み立てルーチンを実行させる。このルーチン
は、その最初のサンプルしたビットを、上述したｒｉｓ
ｈＪ命令を使用して、組み立て中のキャラクタ内に挿入
する。注意すべきことであるが、ｒｉｓｈＪ命令の繰返
しの実行は１組み立てられたキャラクタを右揃えとさせ
る。

次いで、メインエンジンがｒｂ　ｃ　ａ　ｐＪ命令を実
行して、（１）キャラクタカウントをデクリメントして
、キャラクタ組み立てが次のビットの後に完了する場合
に「ゼロフラッグ」をセットさせ、（２）継続的パリテ
ィ発生を実行しく従って、キャラクタの終端において、
ホストがその様に特定すると。

その発生したパリティ値を受信したパリティビットと比
較することが可能である）、且つ（３）各データビット
を（キャラクタの全てのビットが「０」である場合に、
「ブレーク」キャラクタを決定する為に）現在のキャラ
クタに対する以前の「ＯＲ」の蓄積値と論理的にｒｏＲ
Ｊ動作させることにより継続的な「ブレーク検知」チエ
ツクを実行する。

次いで、このルーチンは、「ゼロフラッグ」をテストし
て、キャラクタ組み立てが次のビットの後に完了するか
否かを決定する。否定の場合には、同一のルーチンのエ
ントリイボインドを（キャラクタ組み立てを継続する為
に）文脈ＲＡＭ内に格納した後にリターンする。そうで
ない場合には、このルーチンは、オプシ目ンレジスタ（
ｒｌ）内の「パリティタイプ」をチエツクして、パリテ
ィがこのキャラクタと共に伝送されるか否かを決定する
。否定の場合には、それは、「パリティ無し最終キャラ
クタビット」ルーチンのエントリイボインドを文脈ＲＡ
Ｍ内に格納する。そうでない場合には、それは、「パリ
ティ有り最終キャラクタビット」ルーチンのエントリイ
ボインドを文脈ＲＡＭ内に格納する。

付加的なルーチンが、パリティ又はフレーミングエラー
が発生したか否か、且っ「ブレーク」キャラクタ（全て
ゼロ）が受け取られたが否がを決定し、且つ適宜のフラ
ッグをセットする。ＩＢＥの制御モードビットを修正し
くスタートビット検知を開始する為に）、組み立てたキ
ャラクタを一時的保持用レジスタ内に格納し、且つキャ
ラクタ組み立てが完了したことを表すフラッグをセット
した後に、「スタートビット確認」ルーチンのエントリ
イボインドを文脈ＲＡＭ内に格納することによって、本
処理を繰返し行なう。

全てのチャンネルは同様の処理が行なわれ、ＩＢＥはメ
インエンジンをインタラブドして、インタラブド処理器
をしてファームウェアフォアグラウンドルーチンを開始
させて、キャラクタを組み立て且つ通信エラーを検知す
る。同様の処理は、ＯＢＥを介して伝送されるビットに
対して実行される（但し、ｒｏ　ｓ　ｈＪ命令はキャラ
クタ分解の為に使用され、且つスタート、ストップ及び
パリティビットをサンプルし且つ確認する代わりに、こ
れらのビットは単にキャラクタビットと共に伝送される
）。

メインエンジンがＩ１０ビットエンジンインタラブトに
応答してキャラクタを組み立て及び分解していない間、
メインエンジンのファームウェアバックグラウンドルー
チンが実行される。これらのバックグラウンドルーチン
は、例えばキャラクタ組み立ての完了の検知（時々、次
のキャラクタが受信され且つ組み立てられる前）及びＲ
ＡＭ内の受信データＦＩＦＯの次の自由なエリア内への
組み立てたキャラクタの格納等の多様な機能を実行する
ことが可能である。その他のルーチンは。

受信キャラクタのステータスを検査し、且つこのステー
タス情報をＲＡＭ内の受信データＦＩＦＯ内に格納する
（データ自身とインターリーブされている）。ホストが
その様に特定すると、バックグラウンドルーチンは、受
信したキャラクタをホストが特定した「特別」キャラク
タと比較し、且つそのことをホストに通知する為に付加
的なステータスＦＩＦＯビットを設定する。

上述した如く、ホストは、ＭＣＣＣ０ＣＴＡＲＴがキャ
ラクタをインタラブドし且つホストに通知する態様を変
化させる場合がある。これらの変化は、実行時にチップ
へ異なったパラメータ値を書き込むだけでなく、例えば
、ホストの明細に対する通信処理を著しくカスタム化さ
せる為に実際にファームウェアルーチンを書き込むこと
も包含する。この様な場合の１例は、ｒＸｏｎ／Ｘｏｆ
ｆ」フロー制御の実行である。ＭＣＣＣ０ＣＴＡＲＴ用
に特別に設計すること無しに、この特徴は単にファーム
ウェアの変化によって付加させることが可能であり、ホ
ストプロセサから著しい処理時間を解除させている。本
汎用マイクロコードエンジンの柔軟性が著しく高いので
、その他の多数の変形例が存在することは勿論である。

本実施例に戻ると、キャラクタが継続して到着すると、
ホストをインタラブドすることが必要（例えば、伝送デ
ータＦＩＦ○が空の場合、又は受信データＦＩＦＯスレ
ッシュホールド（ホストによって特定されている）に到
達した場合）な時間に到達する。上述した良好データイ
ンタラブド機構及びこれも上述したＢＩＬの自動化デー
タ転送機構が役割を果たすのはこの時点である。ホスト
がインタラブドされ且つ特定のステータスタイプのデー
タがホストへ転送される（且つデータがホストから受け
取られる）処理は、既に、良好データインタラブド及び
１動化データ転送の部分のいて詳細に説明したの。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１ａ図及び第１ｂ図は典型的なマルチチャンネルデー
タ通信制御器の柔軟性に欠けるアーキテクチャ−を示し
た各概略図であって、２チヤンネル（第１ａ図）から専
用ロジックを繰り返すことによって８チヤンネル（第１
ｂ図）とすることを示しており、第２図は本発明の好適
実施例であるＭＣＣＣ０ＣＴＡＲＴの汎用アーキテクチ
ャ−を示す概略図、第３ａ図はＭＣＣＣ０ＣＴＡＲＴの
入力ビツトエンジン（ＩＢＥ）のアーキテクチャ−を詳
細に示した概略図、第３ｂ図はＭＣＣＣ０ＣＴＡＲＴの
出力ビツトエンジン（ＯＢＥ）のアーキテクチャ−を詳
細に示した概略図、第４図はＭＣＣＣ０ＣＴＡＲＴのバ
スインターフェースロジック（Ｂ　Ｉ　Ｌ）のアーキテ
クチャ−であって特に自動化データ転送機能を詳細に示
した概略図。 第５図はＭＣＣＣ０ＣＴＡＲＴのメインエンジンモジュ
ールのアーキテクチャ−であって特に状態インタラブド
処理機能を詳細に示した概略図、第６図は良好データイ
ンタラブド機構（ランダムロジックにても実現可能）の
ファームウェア実施例の基礎となるロジックの流れを示
した概略図、第７ｄ図乃至第７ｄ図はＭＣＣＣ０ＣＴＡ
ＲＴのメインエンジンモジュールにおけるＡＬＵによっ
て実行されるキャラクタ組み立て／分解命令コード（ｒ
ｉｓｈＪ、ｒｏ　ｓ　ｈＪ、ｒｂｃａｐＪ、「Ｃｏｎｔ
ｅｘｔ　　ｒｅｔｕｒｎＪ）のロジックの流れを示した
各説明図、である。 （符号の説明） ６：タイミングロジック ７：操作制御器 ８：インタラブト制御器 ９：ボー速度発生器 １０：タイミングロジック Ａ：入力ビットエンジン Ｂ：メインエンジン Ｃ：出力ビツトエンジン Ｄ：バスインターフェースロジック Ｅ　：ＲＡＭベースＦＩＦＯ Ｆ：モデム制御ロジック

Claims (1)

1. 【特許請求の範囲】 １、ホストプロセサ等の計算装置と１組の外部装置等の
   １つ又はそれ以上の計算装置との間の通信インターフェ
   ースとして機能する装置において、１つ又はそれ以上の
   ビットのデータを有する複数個のデータキャラクタを格
   納する手段を具備する格納エリア、前記格納エリアから
   前記ホストプロセサへ前記データキャラクタを伝送する
   手段、前記ホストプロセサから前記データキャラクタを
   受け取り且つ前記データキャラクタを前記格納エリア内
   に格納する手段、１つ又はそれ以上の外部装置から単位
   時間当たり１つ又はそれ以上のビットのデータを受け取
   る手段、１つ又はそれ以上の外部装置へ単位時間当たり
   １つ又はそれ以上のビットのデータを送る手段、前記１
   つ又はそれ以上のビットのデータを受け取る手段によっ
   て受け取られた前記１つ又はそれ以上のビットのデータ
   をデータキャラクタに組み立てる手段、前記組み立てた
   データキャラクタを前記格納エリア内に格納する手段、
   前記ホストプロセサから前記データキャラクタを受け取
   る手段によって受け取られ且つ前記格納エリア内に格納
   されたデータキャラクタを前記１つ又はそれ以上のビッ
   トのデータを送る手段によって前記１つ又はそれ以上の
   外部装置へ送るべき１つ又はそれ以上のビットのデータ
   に分解する手段、本装置がデータキャラクタを組み立て
   且つ分解するステップを修正する手段を具備しており本
   装置のプログラムを行なう手段、を有することを特徴と
   する装置。 ２、特許請求の範囲第１項において、外部装置から受け
   取られたデータキャラクタに関する複数個のタイプのス
   テータス情報の任意の１つを認識する手段、最も最近に
   受け取ったデータキャラクタが次前に受け取ったデータ
   キャラクタと異なったタイプのものである場合に第１信
   号を発生する手段、前記第１信号に応答し且つ最も最近
   に受け取ったデータキャラクタがその直前の１つ又はそ
   れ以上のデータキャラクタの前のタイプと異なるタイプ
   のものであることを前記ホストプロセサへ通知する手段
   、を有することを特徴とする装置。 ３、特許請求の範囲第１項において、前記データキャラ
   クタを前記ホストプロセサへ伝送する手段、及び前記ホ
   ストプロセサからデータキャラクタを受け取る手段とが
   、前記データキャラクタが前記ホストプロセサへ伝送さ
   れるか又はそれから受け取られる前記格納エリアにおけ
   る位置を前記ホストプロセサから受け取ること無しにそ
   の位置をアクセスする手段を有していることを特徴とす
   る装置。 ４、特許請求の範囲第１項において、前記データキャラ
   クタを組み立て且つ分解する手段が、各々が本装置に対
   して特定の機能を実行することを支持する複数個の制御
   信号を具備する複数個の制御ワードを有する制御格納エ
   リア、各々が前記制御ワードの予め定義されたシーケン
   スの第１制御ワードの前記制御格納エリアにおける位置
   を具備する複数個のベクトルを有する文脈格納エリア、
   特定した順序で制御ワードのシーケンスを実行する手段
   、を有する装置であって、且つ、前記実行する手段が、
   データキャラクタを１つ又はそれ以上のビットのデータ
   へ分解し且つ前記１つ又はそれ以上のビットのデータを
   前記外部装置の１つへ伝送した後にどの外部装置へ前記
   １つ又はそれ以上のビットのデータが伝送されたかを決
   定する手段と、１つ又はそれ以上のビットのデータが前
   記外部装置の１つから受け取られ且つ前記１つ又はそれ
   以上のビットのデータがデータキャラクタに組み立てら
   れた後にどの外部装置から前記１つ又はそれ以上のビッ
   トのデータが受け取られたかを決定する手段と、前記１
   つ又はそれ以上のビットのデータが伝送されたか又は受
   け取られた前記外部装置に対応するベクトルを決定し且
   つ前記シーケンスの第１制御ワードへアクセスする為に
   前記ベクトルを使用する手段と、前記制御ワードによっ
   て本装置に特定の機能を実行させることにより前記第１
   制御ワード次いで前記シーケンスにおける爾後の制御ワ
   ードを実行する手段と、以前に前記シーケンスの前記第
   １制御ワードの位置を有していた前記ベクトルを修正し
   前記ベクトルをして前記１つ又はそれ以上のビットのデ
   ータが伝送されたか又は受け取られた前記外部装置に対
   応する異なったシーケンスの制御ワードの前記第１制御
   ワードの位置を有さしめる手段と、を有することを特徴
   とする装置。 ５、特許請求の範囲第１項において、それにより本装置
   が１つ又はそれ以上のビットのデータをデータキャラク
   タに組み立てる前記手段が、制御ワードを実行する手段
   を有しており、前記制御ワードは、ｎを組み立てるべき
   前記キャラクタにおけるビット総数としそれがｎ回繰り
   返された場合にその組み立てられたｎビットキャラクタ
   をデータ格納装置内に右揃えで格納させる機能を本装置
   に実行させる複数個の制御信号を有しており、前記機能
   は、組み立てられる前記キャラクタにおけるビットの総
   数であるｎを決定する為に前記制御ワードの第１部分を
   使用し、前記キャラクタが組み立てられているデータ格
   納装置を識別する為に前記制御ワードの第２部分を使用
   し、前記データ格納装置のｎ個の最下位ビットを１ビッ
   ト右へシフトさせ、外部装置から受け取られた現在のビ
   ットを前記データ格納装置のｎ番目の最下位ビットとし
   て組み立て中のキャラクタ内へ挿入し、前記現在のビッ
   トよりもより上位の前記データ格納装置の各ビット内に
   ゼロを挿入する、上記各ステップを有することを特徴と
   する装置。 ６、特許請求の範囲第１項において、それによって本装
   置がデータキャラクタを１つ又はそれ以上のビットのデ
   ータへ分解する前記手段が、制御ワードを実行する手段
   を有しており、前記制御ワードは、本装置をして前記キ
   ャラクタが組み立てられる第１データ格納装置を識別す
   る為に前記制御ワードの一部を使用し且つ前記第１デー
   タ格納装置のビットをシフトさせる複数個の制御信号と
   、前記１つ又はそれ以上のビットを伝送する前記手段に
   よって前記外部装置の１つへ伝送すべき前記第１データ
   格納装置の前記最小桁ビットを前記シフトの前に格納す
   る手段とを有することを特徴とする装置。 ７、特許請求の範囲第１項において、それにより本装置
   が１つ又はそれ以上のビットのデータをデータキャラク
   タに組み立てる前記手段が、制御ワードを実行する手段
   を有しており、前記制御ワードは、ｎを前記組み立て中
   のキャラクタにおけるビット総数として、ｎ回繰り返さ
   れた場合に、組み立てられたｎビットキャラクタに関す
   る最終機能の実行となる中間機能を前記中央処理モジュ
   ールに実行させる複数個の制御信号を有しており、前記
   中間機能は、前記既に受け取ったキャラクタに基づいて
   組み立て中のキャラクタの蓄積したパリテイエラーチェ
   ックステータスの決定、前記既に受け取ったキャラクタ
   のビットに基づいて組み立て中のキャラクタの蓄積した
   ブレーク条件ステータスの決定、及び前記入力データモ
   ジュールにより既に受け取られた前記組み立て中のキャ
   ラクタの現在のビット数の決定、を有しており、且つ前
   記最終機能が、前記組み立てたキャラクタのパリテイエ
   ラーチェックステータスの決定、前記組み立てたキャラ
   クタのブレーク条件ステータスの決定、及び前記組み立
   てたキャラクタのビット総数の決定、を有することを特
   徴とする装置。 ８、特許請求の範囲第４項において、前記データキャラ
   クタを伝送するか又は受け取った前記外部装置に対応す
   る次のシーケンスの制御ワードの前記第１制御ワードの
   位置を前記ベクトルに有させる前記ベクトルを修正する
   手段が、制御ワードを実行する手段を有しており、前記
   制御ワードが前記中央処理モジュールをして前記ベクト
   ルをその様に修正させる複数個の制御信号を有すること
   を特徴とする装置。 ９、第２装置から受け取ったデータのステータスを第１
   装置へ通知する方法において、前記データの各項目を前
   記データに関する複数個のタイプのステータス情報の１
   つに分類し、最も最近に受け取ったデータ項目がその直
   前のデータの１つ又はそれ以上の項目の前のタイプとは
   異なったタイプであることを前記第２装置へ通知する、
   上記各ステップを有することを特徴とする方法。 １０、特許請求の範囲第９項において、前記前のタイプ
   のデータの項目の数を前記第２装置へ通知するステップ
   を有することを特徴とする方法。 １１、特許請求の範囲第９項において、前記ステータス
   情報のタイプが、前記第２装置からデータの前記項目を
   伝送する処理においてエラーが発生した場合のエラーデ
   ータ項目タイプ、前記データの項目が特別例外データの
   予め定義した項目の１つである場合の例外データ項目タ
   イプ、及び前記データの項目がエラーデータ項目タイプ
   でも例外データ項目タイプでもない場合の良好データ項
   目タイプを有していることを特徴とする方法。 １２、各々が本装置をして特定の機能を実行させる複数
   個の制御信号を具備する複数個の制御ワードを有する制
   御格納エリア、各々が前記制御ワードの予め定義したシ
   ーケンスの第１制御ワードの前記制御格納エリアにおけ
   る位置を具備する複数個のベクトルを有する文脈格納エ
   リア、各々が１つ又はそれ以上のビットのデータを有す
   るデータキャラクタ、前記データキャラクタを１つ又は
   それ以上のビットのデータへ分解し且つ前記ビットのデ
   ータを１つ又はそれ以上の外部装置へ伝送する手段、１
   つ又はそれ以上の外部装置からデータビットを受け取り
   且つ前記データビットをデータキャラクタに組み立てる
   手段、制御ワードのシーケンスを特定した順序で実行す
   る手段、を有する装置において、前記実行する手段が、
   データキャラクタを１つ又はそれ以上のビットのデータ
   に分解し且つ前記１つ又はそれ以上のビットのデータを
   前記外部装置の１つへ伝送した後に前記１つ又はそれ以
   上のビットのデータが伝送された外部装置を決定する手
   段と、前記外部装置の１つから１つ又はそれ以上のビッ
   トのデータが受け取られ且つ前記１つ又はそれ以上のビ
   ットのデータがデータキャラクタに組み立てられた後に
   どの外部装置から前記１つ又はそれ以上のビットのデー
   タを受け取ったかを決定する手段と、前記１つ又はそれ
   以上のビットのデータが伝送されたか又は受け取られた
   前記外部装置に対応するベクトルを決定し且つ前記シー
   ケンスの第１制御ワードにアクセスする為に前記ベクト
   ルを使用する手段と、前記制御ワードにより本装置が特
   定の機能を実行させることにより前記第１制御ワード次
   いで前記シーケンスにおける爾後の制御ワードを実行す
   る手段と、以前に前記シーケンスの前記第１制御ワード
   の位置を有しており前記ベクトルをして前記１つ又はそ
   れ以上のビットのデータが伝送されたか又は受け取られ
   た前記外部装置に対応する制御ワードの異なったシーケ
   ンスの前記第１制御ワードの位置を有さしめる前記ベク
   トルを修正する手段とを有することを特徴とする装置。 １３、各々が１つ又はそれ以上のビットのデータを有す
   るデータキャラクタ、１つ又はそれ以上の外部装置から
   データビットを受け取る手段、及び、制御ワードを実行
   することにより前記受け取ったデータビットをデータキ
   ャラクタに組み立てる手段、を有する装置において、前
   記制御ワードは、ｎを組み立て中のデータキャラクタに
   おけるビットの総数として、ｎ回繰返し行なわれた場合
   に、組み立てられたｎビットキャラクタをデータ格納装
   置内に右揃えさせる機能を本装置に実行させる複数個の
   制御信号を有しており、前記機能は、前記組み立て中の
   キャラクタにおけるビット総数ｎを決定する為に前記制
   御ワードの第１部分を使用し、前記キャラクタが組み立
   て中のデータ格納装置を識別する為に前記制御ワードの
   第２部分を使用し、前記データ格納装置のｎ個の最小桁
   ビットを右へ１ビットシフトさせ、外部装置から受け取
   った現在のビットを前記データ格納装置のｎ番目の最小
   桁ビットとして組み立て中のキャラクタ内に挿入し、前
   記現在のビットよりも一層桁位置の高い前記データ格納
   装置の各ビット内にゼロを挿入する、上記各ステップを
   有することを特徴とする装置。 １４、各々が１つ又はそれ以上のビットのデータを有す
   るデータキャラクタ、データビットを１つ又はそれ以上
   の外部装置へ伝送する手段、制御ワードを実行すること
   により１つ又はそれ以上の外部装置へ伝送する為にデー
   タキャラクタをデータビットへ分解する手段、を有する
   装置において、前記制御ワードが、前記キャラクタが組
   み立てられる第１データ格納装置を識別する為に本装置
   をして前記制御ワードの一部を使用させ且つ前記第１デ
   ータ格納装置のビットをシフトさせる複数個の制御信号
   と、前記１つ又はそれ以上のビットを伝送する手段によ
   り前記外部装置の１つへ伝送すべき前記第１データ格納
   装置の前記最小桁ビットを前記シフトの前に格納する手
   段と、を有することを特徴とする装置。 １５、各々が１つ又はそれ以上のビットのデータを有す
   るデータキャラクタ、１つ又はそれ以上の外部装置から
   データビットを受け取る手段、制御ワードを実行するこ
   とにより前記データビットをデータキャラクタに組み立
   てる手段、を有する装置において、前記制御ワードが、
   ｎを組み立て中の前記キャラクタにおけるビット総数と
   して、ｎ回繰返し行なわれた場合に、組み立てたｎビッ
   トキャラクタに関する最終機能の実行となる中間機能を
   中間処理モジュールに実行させる複数個の制御信号を有
   しており、前記中間機能が、前記既に受け取られたキャ
   ラクタのビットに基づいて組み立て中のキャラクタを蓄
   積したパリテイエラーチェックステータスの決定、前記
   既に受け取ったキャラクタのビットに基づいて組み立て
   中のキャラクタの蓄積したブレーク条件ステータスの決
   定、及び既に受け取った組み立て中のキャラクタの現在
   のビット数の決定、を有しており、且つ前記最終機能が
   、前記組み立てたキャラクタのパリテイエラーチェック
   ステータスの決定、前記組み立てたキャラクタのブレー
   ク条件ステータスの決定、及び前記組み立てたキャラク
   タのビット総数の決定、を有することを特徴とする装置
   。 １６、特許請求の範囲第１２項において、前記ベクトル
   を修正する手段が、制御ワードを実行する手段を有して
   おり、前記制御ワードは本装置をして前記ベクトルをそ
   の様に修正させる複数個の制御信号を有することを特徴
   とする装置。