JPS60209845A

JPS60209845A - 割り込み制御回路

Info

Publication number: JPS60209845A
Application number: JP59066162A
Authority: JP
Inventors: Akihiro Yamada; 明弘山田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-04-03
Filing date: 1984-04-03
Publication date: 1985-10-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野この発明は、ｃｐｕの割り込み制御回路に関する。

背景技術とその問題点ヘリカルスキャン型のＶＴＲにおいては、再生時、テー
プを間欠的に、かつ、記録時よりも遅く走行させること
によりスロー再生を行うことができる。

そして、その場合、テープには再生時のトラッキングサ
ーボ用としてコントロールパルスが１フレ一ム期間ごと
に記録されているので、キャプスタンに周波数発電機を
結合しζおき、再生されたコントロールパルスを基準に
して周波数発電機の出力パルスの数をカウントすると共
に、そのパルス間隔をチェックし、その結果に基いてキ
ャプスタンモータのドライブ電圧を形成すれば、テープ
を間欠走行させるとき、回転ヘッドが止しくトラックを
走査するようにでき、従って、ノイズのないきれいなス
ロー再生画面を得ることができる。

なお、このような技術は、例えば特願昭５８−２３１４
１１号において提案されている。

ところで、そのようなスロー再生用のドライブ電圧の形
成は、ＣＰＵにより行うのが一般的であるが、周波数発
電機の出力パルスの数はそれほど多くなく、テープが１
フレ一ム分走行したとき、例えば４８サイクルしか得ら
れない。つまり、テープが記録時と同じ速度で走行した
ときでも、周波数発電機の出力パルスの間隔は、であり、テープが停止しているときには、出力パルスは
得られない。

従って、スロー再生用のドライブ電圧の形成だけをＣＰ
Ｕにより行ったのでは、かなりの期間ＣＰＵは遊んでい
ることになるので、ｃＰＵに他の処理も平行して行わせ
ることが考えられる。例えば、スロー再生時には、再生
されたビデオ信号中の垂直同期パルスにジッタを生じて
いるので、この垂直同期パルスを擬似垂直同期パルスに
置き換える必要があると共に、その擬似垂直同期パルス
の位置はスロー再生の速度（スロー比）などに応じて補
正する必要があるので、この擬似垂直同期パルスの形成
もＣＰＵにより行うことが考えられる。すなわち、スロ
ー再生用のドライブ電圧の形成と、擬似垂直同期パルス
の形成とは、１つのＣＰＵにより行うことが弓部なわけ
であり、そのようにすればむだがない。

ところが、その場合、そのＣＰＵとし°ζ安価なものを
使用すると、擬似垂直同期パルスにエラーを生じること
がある。

すなわち、第１図において、ＴＶは各フィールド期間を
示し、信号バ１は、擬似垂直同期パルスＶ、を形成する
ための割り込み信号で、これは各フィールド期間ＴＶの
開始時点ごとに立ち下がる。

また、信号５ＲＩＮは、スロー再生用のドライブ電圧を
形成するための割り込み信号で、これは周波数発電機の
出力パルスごとに立ち下がる。

そして、あるフィールド期間ＴＶの開始時点ｔ１に信号
ＨＸＩＮが立ち下がると、これによりＣＰＵには割り込
みがかかり、第１図Ｃに示すように時点ｔ１から擬似垂
直同期パルスＶＤを形成するための割り込み処理がスタ
ートし、時点ｔ１か、ら所定の期間τθ後に第１図Ｅに
示すように擬似垂直同期パルスＶｏが形成される。

そして、本来ならば、以後も同様にして各フィールド期
間ＴＶの開始時点ｊ３＋ｉ５　・・・から期間τｅ後ご
とにパルスＶＯが形成されるはずである。

しかし、あるフィールド期間ＴＶの開始時点ｔ３よりも
少し前の時点ｔ２に信号藷…が立ち下がると、これによ
りＣＰＵには割り込みがかかり、第１図りに示すように
時点ｔ２からスロー再生用のドライブ電比ＳＬＷを形成
するための割り込み処理がスタートし、第１図Ｆに示す
ように時点ｔ２から所定の期間τ８後に、所定のパルス
幅、すなわち、周波数発電機の出力パルスの数及び間隔
に対応したパルス幅のドライブ電圧ＳＬＷが形成され、
これがキャプスタンモータに供給される。

そして、この電Ｂ：ＳＬＷのための割り込み処理（第１
！ｍＤ）が続くフィールド期間ＴＶの開始時点も３より
も長くなると、その時点ｔ３に信号ＥＸＩＮが立ち下が
っても、その割り込みのあったことだけが受け付けられ
、信号ＥＸＩＮによる割り込み処理はスタートせず、時
点ｔ４に信号５ＢＩＮによる割り込み処理が終ｒすると
、この終了時点ｔ４から信号有η面よる割り込み処理（
第１図Ｃ）がスタートする。従って、このとき、パルス
Ｖｏは、時点ｔ３から期間τｅ後には、得られず、さら
に期間（ｔ＋　ｔ３）に等しい期間Δを後に得られるこ
とになる。

すなわち、フィールド期間ＴＶの開始時点の直前に信号
５ＢＩＮによる割り込みがあると、その割り込み処理の
ため信号■ｎによる割り込み処理が遅れ、擬似垂直同期
パルスＶＤの時間位置が本来の位置からずれてしまう。

もちろん、ＣＰＵの仕様が優先割り込みとなっていれば
、すなわち、複数の割り込みに対して優先順位をつける
ことができれば、信号ｉ■に優先性を与えることにより
上述のような問題は生じない。しかし、一般の安価な４
ビツトのｃＰＵでは、ベクタード割り込み機能は有する
が、割り込み退避用のスタックエリアがルベルしがなく
、連続して２つの割り込みがあると、どちらの割り込み
も受け付け、一方の割り込み処理が終了してから残りの
割り込みを処理するようにされ°ζいるので、上述のよ
うな問題を生じてしまう。

発明の目的この発明は、このような問題点を解決しようとするもの
である。

発明の４Ｒ要このため、この発明においては、信号■ｎによる割り込
みの処理に要する期間だけ信号■ｎをバンファしておき
、信号■ｎに優先性を与えるようにしたものである。

実施例すなわち、第２図において、（１１はＣＰｔＪ　（ｌチ
ップマイコン）を示し、これは２つの割り込み人力訂汀
肩、η丁訂を有すると共に、ベクタード割り込み機能を
有するが、その割り込みに対して優先順位はなく、ステ
ータスとしてのみ状態を受け付けるタイプのＣＰＵであ
る。さらに、このＣＰＵ（１）は入力ポートＲｏも有し
ている。

そして、信号５ＢＩＮが、人力５ＢＩＮＴに供給され、
信号ｉｎが人力ｉＴｉに供給されると共に、遅延回路を
構成する積分回路（２）及びシュミットトリガインバー
タ（３）を通じてボートＲｏに供給される。

また、ＣＰ　Ｕ　（１１には第３図に示すフローチャー
トの割り込みルーチン（１１が追加され、これは人カバ
汀訂に割り込み人力があったとき、実行される。

そして、今、信号ＥＸＩＮ、　５ＢＩＮカ第４図Ａ、Ｂ
ニ示すように変化したとする（第４図Ａ、Ｂは第１図Ａ
、Ｂと同じ）。すると、時点ｔ２に信号５ＢＩＮが立ち
下がることによりＣＰ　Ｕ　（１１には割り込みがかか
り、第４図Ｆに示すように時点ｔ２からスロー再生用の
ドライブ電圧ＳＬＷを形成するための割り込み処理がス
タートし、第４図Ｇに示すように、時点ｔ２から所定の
期間τ８後に、所定のパルス幅のドライブ電圧ＳＬＷが
形成される（以上は、第１図の場合と同じｙ。

また、時点ｔ１に信号ＥＸＩＮが立ち一トがると、これ
が積分回路（２）及びインバータ（３）により遅延され
、インバータ（３）からは、第４図Ｃに示すように、時
点ｔ１から期間τｄ後の時点ｔａに立ち上がる信号ＨＸ
ＤＬが得られ、コノ信号ＥＸＤＬＩＪ（ＣＰ　Ｕ　（１
１（７）ボー）Ｒｏに供給される。なお、期間τｄは、
積分回路（２）の時定数及びインバータ（３）のスレッ
ショールドレベルにより設定できる。

さらに、時点ｔ１に信号前が立ち下がることによりＣＰ
　Ｕ　１１）に割り込みがかかり、時点ｔ１から第３図
に不ずフローチャートのルーチンαのが実行される。こ
のルーチン（ｌＱｌにおいては、ステップ（１１）にお
いて、ボートＲｏに供給されている信号ＥＸＤＬのレベ
ルがチェックされ、ＥＸＤＬ＝　”　Ｏ″のときには、
ステップ（１１）ニ戻り、ＥＸＤＬ＝　”　１　”のと
きには処理はステップ（１２）に進む。

従って、時点ｔ１に信号前に割り込みがかかってルーチ
ンａＯ＋の実行がスタートすると、時点ｔ１から時点Ｌ
ａまでの期間は、ＥＸＤＬ＝　”　０”なので、ＣＰ　
Ｕ　（１１の処理はステップ（１１）を繰り返えず。

ソシテ、時点ｔａになると、ＥＸＤＬ＝　”　１　”に
なるので、処理はステップ（１２）に移り、このステッ
プ（１２）におい゛ζ第４図りに不ずように、時点ｔａ
からパルスＶＯを形成する処理がスタートしくこの処理
自体は、第１図Ｃと同じ）、第４図Ｆに示すように時点
ｔａから期間τｅｆ＆にパルスｖＤが形成される。そし
て、ステップ（１２）の処理が終了すると、ステップ（
１３）によりこの割り込みルーチン■を終了する。

つまり、信号■ＩＮ−ｈ＜立ち下がると、その立ち一ト
がり時点から期間τｄ後にパルスＶｄを形成するための
処理（第４図Ｄ）がスタートし、さらに、期間τｅ後に
パルスＶＤが形成されるわけである。

従って、ドライブ電圧ＳＬＷを形成するための処理（第
４図Ｅ）が行われている時点ｔ３に信号ＥＸＩＮが立ち
下がってもパルスＶｃｌを形成するための処理（第４図
Ｄ）は、時点ｔ３から期間τｄ後の時点ｔ６からスター
トするので、時点ｔ６が時点ｔ４後となるように遅延期
間τｄを選定しておけば、信号前の立つ下がり時点ｔ１
＋　Ｌ３＋　ｔｓ・・・に対して一定の期間（ｒａ＋τ
ｅ）後にパルスＶＤが形成され、すなわち、パルスＶＤ
は市に正しい時間位置に形成できる。

なお、ドライブ電圧ＳＬＷを形成するための処理は、パ
ルスＶｏを形成するための処理に優先する必要がないの
で、期間τｄに信号５ＲＩＮが立ち−トがっ−ζも開動
はない。

こうして、こめ発明によれば、２つの割り込みに対して
優先順位をもたないＣＰＵでも一方の割り込みに対し°
Ｃ優先的に割り込み処理を行うことができる。従って、
正しい時間位置の＊似垂直同期パルスを形成することが
できる。

しかも、そのための構成は、簡単な回路＋２１　、　＋
３１を追加するだけでよいので、ローコストである。

また、ソフトウェアも第３図に丞ずように二・三の簡単
なステップ（１１）〜（１３）を追加するだけよいので
、ソフトウェアの変更も容易である。

発明の効果２つの割り込みに対して優先順位をもたないＣＰＵでも
一方の割り込みに対して優先的に割り込み処理を行うご
とができる。しかも、そのためのハードウェアやソフト
ウェアの追加が少なく、簡単である。

【図面の簡単な説明】

第１図、第３図、第４図はこの発明を説明するための図
、第２図はこの発明の一例の接続図であ＋１）はＣＰＵ
　（マイコン）である。第４図第３図

Claims

【特許請求の範囲】

少なくとも第１及び第２の割り込みのできるＣＰＵに対
して、上記第２の割り込みの割り込み信号をそのまま上
記ＣＰＵの第２の割り込み入力に供給し、上記第１の割
り込みの割り込み信号をそのまま上記ＣＰＵの第１の割
り込み入力に供給すると共に、遅延回路を通じて上記Ｃ
ＰＵの人力ボートに供給し、上記第１の割り込みを生じ
たとき、上記入力ボートの入力をチェックし、この入力
ボートに入力があったとき、上記第１の割り込みに対す
る処理を行うようにした割り込み制御回路。