JPH047771A - 複合系システム - Google Patents
複合系システムInfo
- Publication number
- JPH047771A JPH047771A JP10872490A JP10872490A JPH047771A JP H047771 A JPH047771 A JP H047771A JP 10872490 A JP10872490 A JP 10872490A JP 10872490 A JP10872490 A JP 10872490A JP H047771 A JPH047771 A JP H047771A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- shared memory
- module
- data
- modules
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002131 composite material Substances 0.000 title claims abstract description 7
- 230000015654 memory Effects 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は複数台のＣＰＵによってメモリを共有する複合
系システムに関する。
系システムに関する。
（従来の技術）
２台のＣＰＵにより負荷の分散やバックアップを行なう
、いわゆる複合系システムでは、１台のＣＰＵが故障し
ても、また共有メモリ自身が故障しても、システムとし
て動作を継続するように構成されている。
、いわゆる複合系システムでは、１台のＣＰＵが故障し
ても、また共有メモリ自身が故障しても、システムとし
て動作を継続するように構成されている。
第２図はこのような複合系システムの一例を示すブロッ
ク図である。
ク図である。
この図に示す複合系システムは２つのＣＰＵモジュール
１０１ａ、１０１ｂと、１つの共有メモリモジュール１
０２とを備えており、各ＣＰＵモジュール１０１ａ、１
０１ｂによって共有メモリモジュール１０２を使用しな
がら各種の処理を分散処理したり、各ＣＰＵモジュール
１０１ａ、１０１ｂのいずれかがシステムダウンしたと
き、他方のＣＰＵモジュールによってシステムダウンし
た方のＣＰＵモジュールの処理を行なったりする。
１０１ａ、１０１ｂと、１つの共有メモリモジュール１
０２とを備えており、各ＣＰＵモジュール１０１ａ、１
０１ｂによって共有メモリモジュール１０２を使用しな
がら各種の処理を分散処理したり、各ＣＰＵモジュール
１０１ａ、１０１ｂのいずれかがシステムダウンしたと
き、他方のＣＰＵモジュールによってシステムダウンし
た方のＣＰＵモジュールの処理を行なったりする。
ＣＰＵモジュール１Ｏ１ａ−１０１ｂは各々各種の処理
を行なうＣＰＵ１０３と、このＣＰＵＩＯ３と前記共有
メモリモジュール１０２とを接続する共有メモリインタ
フェース１０４とを備えており、前記共有メモリモジュ
ール１０２を共通に使用しながら各種の処理を行なう。
を行なうＣＰＵ１０３と、このＣＰＵＩＯ３と前記共有
メモリモジュール１０２とを接続する共有メモリインタ
フェース１０４とを備えており、前記共有メモリモジュ
ール１０２を共通に使用しながら各種の処理を行なう。
共有メモリモジュール１０２は２つの共有メモリ装置１
０５．１０６を備えており、前記各ＣＰＵモジュール１
０１ａ、１０１ｂのいずれかから書込み指令が供給され
たときには、この書込み指令とともに供給されるデータ
を記憶し、また前記各ＣＰＵモジュール１０１ａ、１０
１ｂのいずれかから読出し指令が供給されたときには、
この読出し指令に応じたデータを読み出してこれを各Ｃ
ＰＵモジュール１０１ａ、１０１ｂの対応する方に供給
する。
０５．１０６を備えており、前記各ＣＰＵモジュール１
０１ａ、１０１ｂのいずれかから書込み指令が供給され
たときには、この書込み指令とともに供給されるデータ
を記憶し、また前記各ＣＰＵモジュール１０１ａ、１０
１ｂのいずれかから読出し指令が供給されたときには、
この読出し指令に応じたデータを読み出してこれを各Ｃ
ＰＵモジュール１０１ａ、１０１ｂの対応する方に供給
する。
各共有メモリ装置１０５，１０６は各々前記各ＣＰＵモ
ジュール１０１ａ、１０１ｂによって共通に使用される
メモリ１０７と、前記各ＣＰＵモジュール１０１ａ、１
０１ｂの共有メモリインタフェース１０４とデータの授
受を行なって前記メモリ１０７の読出し処理や書込み処
理を行なう共有メモリ制御部１０８とを備えており、一
方の共有メモリ装置１０５が現用として使用され、また
他方の共有メモリ装置１０６が予備用として使用される
。
ジュール１０１ａ、１０１ｂによって共通に使用される
メモリ１０７と、前記各ＣＰＵモジュール１０１ａ、１
０１ｂの共有メモリインタフェース１０４とデータの授
受を行なって前記メモリ１０７の読出し処理や書込み処
理を行なう共有メモリ制御部１０８とを備えており、一
方の共有メモリ装置１０５が現用として使用され、また
他方の共有メモリ装置１０６が予備用として使用される
。
（発明が解決しようとするｌｌｉｇ）
しかしながら上述した従来の複合系システムにおいては
、共有メモリモジュール１０２を各ＣＰＵモジュール１
０１ａ、１０１ｂから完全に分離することが必要である
ため、その電源系をも含めて分離させなければならず、
ハードウェア量を低減するのが難しいという問題があっ
た。
、共有メモリモジュール１０２を各ＣＰＵモジュール１
０１ａ、１０１ｂから完全に分離することが必要である
ため、その電源系をも含めて分離させなければならず、
ハードウェア量を低減するのが難しいという問題があっ
た。
特に、各ＣＰＵモジュール１０１ａ−１０１ｂと、共有
メモリモジュール１０２との距離が離れているシステム
では、各ＣＰＵモジュール１０１ａ、１０１ｂ側にイン
タフェース用のハードウェアを設けなければならず、そ
の分だけ全体のハードウェア量が増大して、価格が高価
になってしまうとともに、各ＣＰＵモジュール１０１ａ
、１０１ｂによって共有メモリモジュールをアクセスす
るとき、信号の伝播遅延によりアクセス時の待ち時間が
増大してシステムの性能が低下してしまうという問題が
あった。
メモリモジュール１０２との距離が離れているシステム
では、各ＣＰＵモジュール１０１ａ、１０１ｂ側にイン
タフェース用のハードウェアを設けなければならず、そ
の分だけ全体のハードウェア量が増大して、価格が高価
になってしまうとともに、各ＣＰＵモジュール１０１ａ
、１０１ｂによって共有メモリモジュールをアクセスす
るとき、信号の伝播遅延によりアクセス時の待ち時間が
増大してシステムの性能が低下してしまうという問題が
あった。
本発明は上記の事情に鑑み、全体のハードウェア量を低
減させてシステム全体の価格を大幅に低減させることが
できるとともに、各ＣＰＵが離れて設置されている場合
にも、各ＣＰＵによって共有メモリをアクセスするとき
の待ち時間を短くしてシステムの性能低下を防止するこ
とができる複合系システムを提供することを目的として
いる。
減させてシステム全体の価格を大幅に低減させることが
できるとともに、各ＣＰＵが離れて設置されている場合
にも、各ＣＰＵによって共有メモリをアクセスするとき
の待ち時間を短くしてシステムの性能低下を防止するこ
とができる複合系システムを提供することを目的として
いる。
（課題を解決するための手段）
上記の目的を達成するために本発明による複合系システ
ムは、各々、独立して動作する複数のＣＰＵモジュール
と、これらの各ＣＰＵモジュール内に各々配置される共
有メモリと、各ＣＰＵモジュール毎に設けられ、自ＣＰ
Ｕモジュール内の共有メモリにデータを書き込むとき他
のＣＰＵモジュール内の共有メモリにもデータを書き込
ませる共有メモリ制御部とを備えたことを特徴としてい
る。
ムは、各々、独立して動作する複数のＣＰＵモジュール
と、これらの各ＣＰＵモジュール内に各々配置される共
有メモリと、各ＣＰＵモジュール毎に設けられ、自ＣＰ
Ｕモジュール内の共有メモリにデータを書き込むとき他
のＣＰＵモジュール内の共有メモリにもデータを書き込
ませる共有メモリ制御部とを備えたことを特徴としてい
る。
（作用）
上記の構成において、自ＣＰＵモジュール内の共有メモ
リにデータが書き込まれるとき、共有メモリ制御部によ
って他のＣＰＵモジュール内の共有メモリにも同じデー
タを書き込ませて、各ＣＰＵモジュールに設けられた各
共有メモリに記憶されているデータを同一化させる。
リにデータが書き込まれるとき、共有メモリ制御部によ
って他のＣＰＵモジュール内の共有メモリにも同じデー
タを書き込ませて、各ＣＰＵモジュールに設けられた各
共有メモリに記憶されているデータを同一化させる。
（実施例）
第１図は本発明による複合系システムの一実施例を示す
ブロック図である。
ブロック図である。
この図に示す複合系システムは２つのＣＰＵモジュール
１ａ、１ｂを備えており、各ＣＰＵモジュール１ａ、１
ｂ毎に処理を行ない、その結果を通信路４を介して通信
し合って各ＣＰＵモジュール１ａ、１ｂで共通のメモリ
内容を持つ。
１ａ、１ｂを備えており、各ＣＰＵモジュール１ａ、１
ｂ毎に処理を行ない、その結果を通信路４を介して通信
し合って各ＣＰＵモジュール１ａ、１ｂで共通のメモリ
内容を持つ。
一方のＣＰＵモジュール１ａは各種の処理を行なうＣＰ
Ｕ ２ ａと、このＣＰ Ｕ ２ ａの共有メモリと
して使用される共有メモリ装置３ａとを備えており、Ｃ
Ｐ Ｕ ２ ａは共有メモリ装置３ａを使用して各種の
処理を行なうとともに、共有メモリ装置３ａはその内容
を前記通信路４を介して他方のＣＰＵモジュール１ｂに
伝送する。
Ｕ ２ ａと、このＣＰ Ｕ ２ ａの共有メモリと
して使用される共有メモリ装置３ａとを備えており、Ｃ
Ｐ Ｕ ２ ａは共有メモリ装置３ａを使用して各種の
処理を行なうとともに、共有メモリ装置３ａはその内容
を前記通信路４を介して他方のＣＰＵモジュール１ｂに
伝送する。
共有メモリ装置３ａは共通メモリとして使用されるメモ
リ５ａと、前記ＣＰ Ｕ ２ ａや前記ＣＰＵモジュー
ル１ｂから書込み指令や読出し指令が出力されたとき、
これに応じて前記メモリ５ａに対する書込みや、読出し
を行なう共有メモリ装置６ａとを備えており、前記ＣＰ
Ｕ ２ ａから書込み指令や読出し指令が出力された
とき、これに応じて前記メモリ５ａに対する書込みや、
読出しを行うとともに、書込み指令を実行したとき、そ
の内容（書込み内容）を通信路４を介してＣＰＵモジュ
ール１ｂに伝送し、またこの通信路４を介して書込み内
容が供給されたときには、この書込み内容に応じて前記
メモリ５ａの内容を変更する。
リ５ａと、前記ＣＰ Ｕ ２ ａや前記ＣＰＵモジュー
ル１ｂから書込み指令や読出し指令が出力されたとき、
これに応じて前記メモリ５ａに対する書込みや、読出し
を行なう共有メモリ装置６ａとを備えており、前記ＣＰ
Ｕ ２ ａから書込み指令や読出し指令が出力された
とき、これに応じて前記メモリ５ａに対する書込みや、
読出しを行うとともに、書込み指令を実行したとき、そ
の内容（書込み内容）を通信路４を介してＣＰＵモジュ
ール１ｂに伝送し、またこの通信路４を介して書込み内
容が供給されたときには、この書込み内容に応じて前記
メモリ５ａの内容を変更する。
また、他方のＣＰＵモジュール１ｂは前記ＣＰＵモジュ
ール１ａと同様にメモリ５ｂおよび共有メモリ制御部６
ｂを有する共有メモリ装置３ｂと、この共有メモリ装置
３ｂを使用して各種の処理を行なうＣＰＵ２ｂとを備え
ており、各種の処理を行なうとともに、前記ＣＰＵ２ｂ
から書込み指令や読出し指令が出力されたとき、これに
応じて前記メモリ５ｂに対する書込みや、読出しを行い
、またＣＰＵ２ｂによる書込み指令を実行したとき、そ
の内容（書込み内容）を通信路４を介してＣＰＵモジュ
ール１ａに伝送して前記メモリ５ａの内容を書き換える
。
ール１ａと同様にメモリ５ｂおよび共有メモリ制御部６
ｂを有する共有メモリ装置３ｂと、この共有メモリ装置
３ｂを使用して各種の処理を行なうＣＰＵ２ｂとを備え
ており、各種の処理を行なうとともに、前記ＣＰＵ２ｂ
から書込み指令や読出し指令が出力されたとき、これに
応じて前記メモリ５ｂに対する書込みや、読出しを行い
、またＣＰＵ２ｂによる書込み指令を実行したとき、そ
の内容（書込み内容）を通信路４を介してＣＰＵモジュ
ール１ａに伝送して前記メモリ５ａの内容を書き換える
。
次に、Ｉｉ１図を参照しながらこの実施例の動作を説明
する。
する。
まず、ＣＰＵモジュール１ａ、１ｂの一方、例えばＣＰ
Ｕモジュール１ａのＣＰ Ｕ ２ ａが共有メモリとし
て使用されるメモリ５ａに書込み指令を出せば、共有メ
モリ制御部６ａはこの書込み指令とともに出力されるデ
ータを取り込んでこれをメモリ５ａに書き込むとともに
、このデータを通信路４を介してＣＰＵモジュール１ｂ
の共有メモリ装置３ｂに供給する。
Ｕモジュール１ａのＣＰ Ｕ ２ ａが共有メモリとし
て使用されるメモリ５ａに書込み指令を出せば、共有メ
モリ制御部６ａはこの書込み指令とともに出力されるデ
ータを取り込んでこれをメモリ５ａに書き込むとともに
、このデータを通信路４を介してＣＰＵモジュール１ｂ
の共有メモリ装置３ｂに供給する。
これによって、共有メモリ装置３ｂはＣＰＵ２ｂの処理
より前記共有メモリ装置３ａからのデータ書込み動作を
優先させて前記共有メモリ装置３ａから出力されるデー
タをメモリ５ｂに書き込んで、前記共有メモリ装置３ａ
内のメモリ５ａに記憶されている内容と、自装置内のメ
モリ５ｂに記憶されている内容とを同一にする。
より前記共有メモリ装置３ａからのデータ書込み動作を
優先させて前記共有メモリ装置３ａから出力されるデー
タをメモリ５ｂに書き込んで、前記共有メモリ装置３ａ
内のメモリ５ａに記憶されている内容と、自装置内のメ
モリ５ｂに記憶されている内容とを同一にする。
また、ＣＰＵモジュール１ａ、１ｂの一方１例えばＣＰ
Ｕモジュール１ａのＣＰ Ｕ ２ ａが共有メモリ内に
記憶されているデータを読出す指令を出せば、共有メモ
リ制御部６ａはメモリ５ａをアクセスして前記読出し指
令に対応したデータを読出してこれを前記ＣＰＵ２ａに
供給する。
Ｕモジュール１ａのＣＰ Ｕ ２ ａが共有メモリ内に
記憶されているデータを読出す指令を出せば、共有メモ
リ制御部６ａはメモリ５ａをアクセスして前記読出し指
令に対応したデータを読出してこれを前記ＣＰＵ２ａに
供給する。
このようにこの実施例においては、各ＣＰＵモジュール
１ａ、ｌｂ内に共有メモリ装置３ａ、３ｂを各々配置し
、読出し時には自ＣＰＵモジュール内の共有メモリ装置
をアクセスして必要なデータを読出し、また書込み時に
は自ＣＰＵモジュール内の共有メモリ装置にデータを書
込むとともに、これを他方のＣＰＵモジュールに伝送し
てこのＣＰＵモジュールの共有メモリ装置にデータを書
込むようにしたので、各ＣＰＵモジュール１ａ、１ｂの
電源によって各共有メモリ装置３ａ、３ｂを各々駆動す
ることができ、これによって電源の共有化を図ってシス
テム全体のハードウェア量を大幅に低減させることがで
きる。
１ａ、ｌｂ内に共有メモリ装置３ａ、３ｂを各々配置し
、読出し時には自ＣＰＵモジュール内の共有メモリ装置
をアクセスして必要なデータを読出し、また書込み時に
は自ＣＰＵモジュール内の共有メモリ装置にデータを書
込むとともに、これを他方のＣＰＵモジュールに伝送し
てこのＣＰＵモジュールの共有メモリ装置にデータを書
込むようにしたので、各ＣＰＵモジュール１ａ、１ｂの
電源によって各共有メモリ装置３ａ、３ｂを各々駆動す
ることができ、これによって電源の共有化を図ってシス
テム全体のハードウェア量を大幅に低減させることがで
きる。
また、各ＣＰＵモジュール１ａ、１ｂのいずれか一方が
システムダウンを起こしたときでも、他方のＣＰＵモジ
ュールに共有データが記憶されているので、他方のＣＰ
Ｕモジュールによりシステムダウンした方の処理をも継
続的に行なわせることができる。
システムダウンを起こしたときでも、他方のＣＰＵモジ
ュールに共有データが記憶されているので、他方のＣＰ
Ｕモジュールによりシステムダウンした方の処理をも継
続的に行なわせることができる。
以上説明したように本発明によれば、全体のハードウェ
ア量を低減させてシステム全体の価格を大幅に低減させ
ることができるとともに、各ＣＰＵが離れて設置されて
いる場合にも、各ＣＰＵによって共有メモリをアクセス
するときの待ち時間を短くしてシステムの性能低下を防
止することができる。
ア量を低減させてシステム全体の価格を大幅に低減させ
ることができるとともに、各ＣＰＵが離れて設置されて
いる場合にも、各ＣＰＵによって共有メモリをアクセス
するときの待ち時間を短くしてシステムの性能低下を防
止することができる。
第１図は本発明による複合系システムの一実施例を示す
ブロック図、第２図は従来から知られている複合系シス
テムの一例を示すブロック図である。 １ ａ−１１ｂ・・・ＣＰＵモジュール５ ａ、 ５ｂ−・・共有メモリ （メモリ） ６ ａ、 ６ｂ・・・共有メモリ制御部 ４・・・通信路
ブロック図、第２図は従来から知られている複合系シス
テムの一例を示すブロック図である。 １ ａ−１１ｂ・・・ＣＰＵモジュール５ ａ、 ５ｂ−・・共有メモリ （メモリ） ６ ａ、 ６ｂ・・・共有メモリ制御部 ４・・・通信路
Claims (1)
- （１）各々、独立して動作する複数のＣＰＵモジュール
と、 これらの各ＣＰＵモジュール内に各々配置される共有メ
モリと、 各ＣＰＵモジュール毎に設けられ、自ＣＰＵモジュール
内の共有メモリにデータを書き込むとき他のＣＰＵモジ
ュール内の共有メモリにもデータを書き込ませる共有メ
モリ制御部と、 を備えたことを特徴とする複合系システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10872490A JPH047771A (ja) | 1990-04-26 | 1990-04-26 | 複合系システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10872490A JPH047771A (ja) | 1990-04-26 | 1990-04-26 | 複合系システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047771A true JPH047771A (ja) | 1992-01-13 |
Family
ID=14491945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10872490A Pending JPH047771A (ja) | 1990-04-26 | 1990-04-26 | 複合系システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6182975B1 (en) * | 1993-06-04 | 2001-02-06 | Nok Corporation | Sealing device having an annular space between sealing lips |
-
1990
- 1990-04-26 JP JP10872490A patent/JPH047771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6182975B1 (en) * | 1993-06-04 | 2001-02-06 | Nok Corporation | Sealing device having an annular space between sealing lips |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7907469B2 (en) | Multi-port memory device for buffering between hosts and non-volatile memory devices | |
| JP2886856B2 (ja) | 二重化バス接続方式 | |
| MY109414A (en) | Bus interface logic for computer system having dual bus architecture | |
| JPH03219345A (ja) | 多ポートキャッシュメモリ制御装置 | |
| JPS5960658A (ja) | 論理機能を備えた半導体記憶装置 | |
| US4627035A (en) | Switching circuit for memory devices | |
| JPH047771A (ja) | 複合系システム | |
| JP2002244857A (ja) | 制御装置 | |
| JP2904266B2 (ja) | バス縮退に対処できるメモリ接続制御装置 | |
| KR20000005448U (ko) | 프로세서 이중화 시스템 | |
| JPH10333980A (ja) | メモリアクセス方法および情報処理装置 | |
| JPS62169244A (ja) | 二重化メモリの両系同時書込方法 | |
| JPH07129524A (ja) | 二重化システムの高速切替装置 | |
| JPS604498B2 (ja) | 電子計算機とダイレクト・メモリ・アクセス装置の結合方法 | |
| JPH0261749A (ja) | データ転送装置 | |
| JPH1131085A (ja) | 二重化システム | |
| JPS61134859A (ja) | メモリのバツクアツプ制御方式 | |
| KR20010015489A (ko) | 프로세서 이중화 시스템 | |
| JPS607825B2 (ja) | メモリ−システム | |
| JPH02118860A (ja) | キャッシュ・コントローラ | |
| JPH02501602A (ja) | ミラーディスクｒａｍシステム | |
| JPH01205257A (ja) | 集積回路 | |
| JPH04338859A (ja) | コンピュータ装置 | |
| JPH01248207A (ja) | 数値制御装置 | |
| JPS6125260A (ja) | 内蔵プログラムによる二重蓄積処理方式 |