JPH10333980A

JPH10333980A - メモリアクセス方法および情報処理装置

Info

Publication number: JPH10333980A
Application number: JP9138776A
Authority: JP
Inventors: Satoshi Yagi; 聡八木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-05-28
Filing date: 1997-05-28
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】プロセッサからメモリに対するアクセス性能
を向上させる。【解決手段】マイクロプロセッサ１０１のデータバス
１０８と、ＳＲＡＭ１０５のＳＲＡＭデータバス１１４
との間に、マイクロプロセッサ１０１からＳＲＡＭ１０
５へのライトデータ１０９ａをラッチしてＳＲＡＭ１０
５のデータ書き込み時のデータホールドタイムを確保す
るラッチ回路１０４と、ＳＲＡＭ１０５からマイクロプ
ロセッサ１０１へのリードデータ１１３ａを短遅延時間
にて転送することによりマイクロプロセッサ１０１のデ
ータリード時のデータセットアップタイムを確保するク
イックスイッチ１０３を介在させ、ライトデータ１０９
ａとリードデータ１１３ａを異なる最適な経路にて転送
することにより、的確なデータホールドタイムおよびデ
ータセットアップタイムを確保しつつマイクロプロセッ
サ１０１からＳＲＡＭ１０５へのアクセスの高速化を実
現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリアクセス技
術および情報処理技術に関し、特に、プロセッサおよび
当該プロセッサによってアクセスされるデータが格納さ
れるメモリを搭載した情報処理機器等に適用して有効な
技術に関する。

【０００２】

【従来の技術】たとえば、情報処理装置における制御ブ
ロックの構成としては、マイクロプロセッサと、それに
よってアクセスされるメモリとをバス等を介して接続し
た構成を採用することが一般的である。たとえば、特開
平７−１１４４４５号公報には、ＣＰＵと制御記憶とを
内部バスを介して接続した構成のＲＡＩＤコントローラ
が示されている。また、通常のプログラム等のデータは
ＤＲＡＭに格納されることが普通であるが、特に高速な
アクセスが必要となる特定の制御データ等は、ＤＲＡＭ
のようにリフレッシュ操作等の余分な制御が不要でさら
に高速なアクセスが可能なＳＲＡＭを用いることも行わ
れている。

【０００３】

【発明が解決しようとする課題】このような構成の場
合、下記のような技術的課題があった。

【０００４】すなわち、マイクロプロセッサからＳＲ
ＡＭへのデータライト時は、ＳＲＡＭのデータホールド
タイムを確保するためマイクロプロセッサがデータを長
く出力している必要があり、このため、アクセスサイク
ルがその分長くなってアクセス速度の低下をもたらす。

【０００５】また、前述のの技術的課題を解決する
ために、マイクロプロセッサとＳＲＡＭの間にラッチ回
路を設け、マイクロプロセッサからＳＲＡＭへのデータ
ライト時は、ライトデータをラッチ回路でラッチし、ラ
ッチしたデータをＳＲＡＭに接続することでデータホー
ルドタイムを確保し、ライト時のアクセスサイクルを短
くする、という対策が考えられる。しかし、マイクロプ
ロセッサがＳＲＡＭのデータをリードする際、ＳＲＡＭ
からのデータがラッチ回路を経由するときの遅延時間が
大きいためプロセッサのデータセットアップタイムが確
保できなくなる。このため、マイクロプロセッサのリー
ドサイクルを必要以上に伸ばす必要があり、やはりアク
セス速度の低下を生じる。

【０００６】本発明の目的は、プロセッサからメモリへ
のデータ書き込み時におけるメモリのデータホールドタ
イムを確保しつつアクセス速度を向上させることが可能
なメモリアクセス技術および情報処理技術を提供するこ
とにある。

【０００７】本発明の他の目的は、メモリからプロセッ
サへのデータ読み出し時におけるプロセッサのデータセ
ットアップタイムを確保しつつアクセス速度を向上させ
ることが可能なメモリアクセス技術および情報処理技術
を提供することにある。

【０００８】本発明の他の目的は、必要以上に高価で高
速なプロセッサやメモリ等を用いることなく、プロセッ
サからメモリに対するアクセス速度の向上を実現するこ
とが可能なメモリアクセス技術および情報処理技術を提
供することにある。

【０００９】

【課題を解決するための手段】本発明のメモリアクセス
方法は、所望のプロセッサからメモリに対してデータを
書き込む時には第１のデータ転送経路を用い、メモリか
らプロセッサにデータを読み出す時には第１のデータ転
送経路とは異なる第２のデータ転送経路を用いるもので
ある。

【００１０】また、本発明の情報処理装置は、プロセッ
サと、プロセッサによってアクセスされるデータが格納
されるメモリとを含む情報処理装置において、プロセッ
サからメモリにデータを書き込む時に用いられる第１の
データ転送経路と、メモリからプロセッサにデータを読
み出す時に用いられる第２のデータ転送経路と、を備え
たものである。

【００１１】より具体的には、一例として、たとえばマ
イクロプロセッサからＳＲＡＭ等のメモリにアクセスす
る構成の場合には、ライトデータが転送される第１のデ
ータ転送経路には、第１のデータ中継手段として、マイ
クロプロセッサとＳＲＡＭの間に介在するラッチ回路を
設け、マイクロプロセッサからＳＲＡＭへのデータライ
ト時はライトデータをラッチ回路でラッチし、ラッチし
たデータをＳＲＡＭに接続する。ＳＲＡＭへのライトデ
ータはラッチ回路が保持しているので、マイクロプロセ
ッサは、ＳＲＡＭが要求するデータホールドタイム等に
関係なく次のアクセスを開始することができる。

【００１２】また、リードデータが転送される第２のデ
ータ転送経路には第２のデータ中継手段として、前述の
第１のデータ転送経路の側のラッチ回路よりもデータ遅
延時間の少ないクイックスイッチを設け、マイクロプロ
セッサがＳＲＡＭのデータをリードする際は、ＳＲＡＭ
からのデータをクイックスイッチを経由してマイクロプ
ロセッサがリードする。クイックスイッチの遅延時間が
少ないため、リードサイクルの増大等を生じることな
く、マイクロプロセッサのデータセットアップタイムが
確保できる。

【００１３】このように、プロセッサからメモリへのデ
ータ書き込み時と、メモリからプロセッサへのデータ読
み出し時とでことなるデータ転送経路を用いることで、
データホールドタイムおよびデータセットアップタイム
の各々を個別に最適化してプロセッサからメモリへのア
クセスを高速化することが可能になる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。

【００１５】図１は、本発明の一実施の形態であるメモ
リアクセス方法を実現する情報処理装置の構成の一例を
示す概念図であり、図２および図３は、本実施の形態の
メモリアクセス方法および情報処理装置の作用の一例を
示すタイミングチャート、図４は、図１に例示された情
報処理装置の構成における各種信号の構成の一例を示す
概念図である。

【００１６】本実施の形態の情報処理装置は、マイクロ
プロセッサ１０１を搭載し、スタティック・ランダム・
アクセス・メモリ１０５（ＳＲＡＭ）をデータ格納用に
使用した構成を備えている。マイクロプロセッサ１０１
は、データバス１０８に接続され、ＳＲＡＭ１０５はＳ
ＲＡＭデータバス１１４に接続され、データバス１０８
とＳＲＡＭデータバス１１４の間には、マイクロプロセ
ッサ１０１からＳＲＡＭ１０５に書き込まれるライトデ
ータ１０９ａを一旦保持するラッチ回路１０４と、ＳＲ
ＡＭ１０５からマイクロプロセッサ１０１に読み出され
るリードデータ１１３ａが中継されるクイックスイッチ
１０３とが介設されている。

【００１７】すなわち、本実施の形態の場合、マイクロ
プロセッサ１０１とＳＲＡＭ１０５との間で授受される
ライトデータ１０９ａおよびリードデータ１１３ａは、
それぞれラッチ回路１０４を経由する経路、およびクイ
ックスイッチ１０３を経由する経路という異なるデータ
転送経路を用いて転送される。

【００１８】クイックスイッチ１０３、ラッチ回路１０
４、ＳＲＡＭ１０５は、制御信号生成回路１０２から与
えられる制御信号１１１、制御信号１１０、制御信号１
１２にて動作が制御され、さらに、制御信号生成回路１
０２はマイクロプロセッサ１０１から与えられる制御信
号１０７にて動作する。また、マイクロプロセッサ１０
１および制御信号生成回路１０２は、基準クロック発生
回路１００（ＸＴＡＬ）から出力される基準クロック１
０６にて同期して動作する。

【００１９】すなわち、ＸＴＡＬ１００は、回路の基準
クロック１０６を発生し、マイクロプロセッサ１０１と
制御信号生成回路１０２に供給する。制御信号生成回路
１０２は、マイクロプロセッサ１０１からの制御信号１
０７を認識し、ＳＲＡＭ１０５へのデータ書き込み時
は、マイクロプロセッサ１０１からのデータバス１０８
を経由して出力されるライトデータ１０９ａをラッチ回
路１０４に保持させるために、制御信号１１０を出力
し、ラッチ回路１０４からＳＲＡＭデータバス１１４に
出力されているライトデータ１０９ａをＳＲＡＭ１０５
に書き込むために、制御信号１１２を出力する。データ
転送経路１０９はマイクロプロセッサ１０１から、ＳＲ
ＡＭ１０５へのデータ書き込み時のライトデータ１０９
ａの流れを示す。

【００２０】マイクロプロセッサ１０１がＳＲＡＭ１０
５からデータを読み出すときは、ＳＲＡＭ１０５に制御
信号１１２を出力してＳＲＡＭデータバス１１４にリー
ドデータ１１３ａを出力させ、ＳＲＡＭ１０５からのリ
ードデータ１１３ａをデータバス１０８に出力するため
にクイックスイッチ１０３に制御信号１１１を出力し、
ＳＲＡＭデータバス１１４のリードデータ１１３ａをデ
ータバス１０８に出力する。データ転送経路１１３は、
マイクロプロセッサ１０１がＳＲＡＭ１０５からデータ
を読み出すときのリードデータ１１３ａの流れを示す。

【００２１】図４に、マイクロプロセッサ１０１から制
御信号生成回路１０２に与えられる制御信号１０７、制
御信号生成回路１０２から、ラッチ回路１０４、クイッ
クスイッチ１０３、ＳＲＡＭ１０５の各々に与えられる
制御信号１１０、制御信号１１１、制御信号１１２、等
の構成の一例を示す。

【００２２】図２は、一例として、図１および図４に例
示される回路構成においてマイクロプロセッサ１０１に
インテル社のｉ９６０ＣＦ（３３Ｍｈｚ）、ラッチ回路
１０４に市販標準ロジックのＦ３７３、クイックスイッ
チ１０３に市販バススイッチのＰＩ５Ｃ１６２４５を用
い、ＳＲＡＭ１０５はアクセス時間が２０ｎｓ、クイッ
クスイッチ１０３の遅延時間を1.５〜3.２ｎｓ、制御信
号生成回路１０２の遅延時間を最大２０ｎｓとした場合
のマイクロプロセッサ１０１からＳＲＡＭ１０５へのデ
ータ書き込み時のタイミングチャートを示す。

【００２３】この図２において、２０１〜２０６は、マ
イクロプロセッサ１０１から出力される制御信号を示
し、図１の制御信号１０７にあたる。２０７はデータバ
スを示し、図１のデータバス１０８にあたる。２０８〜
２１１はＳＲＡＭ１０５の制御信号を示し、図１の制御
信号１１２にあたる。２１２はラッチ回路１０４の制御
信号を示し、図１の制御信号１１０にあたる。２１３は
ラッチ回路１０４からＳＲＡＭデータバス１１４に出力
されるライトデータを示し、図１のライトデータ１０９
ａにあたる。ラッチ回路１０４により保持されたデータ
（２１３）をＳＲＡＭ１０５へのライトデータ１０９ａ
とする事によりＳＲＡＭ１０５のデータ書き込み信号Ｗ
Ｅ−Ｎ（２１０）の立ち上がりからデータの保持時間に
9.５２ｎｓのマージン（２１４）ができる。

【００２４】図３は、図１および図４と同様の回路構成
でマイクロプロセッサ１０１がＳＲＡＭ１０５からデー
タを読み出すときのタイミングチャートを示す。図３の
３０１〜３０６は、マイクロプロセッサ１０１から出力
される制御信号を示し、図１の制御信号１０７にあた
る。

【００２５】３０７はデータバスを示し、図１のデータ
バス１０８にあたる。３０８〜３１１はＳＲＡＭ１０５
の制御信号を示し、図１の制御信号１１２にあたる。３
１２はクイックスイッチ１０３の制御信号を示し、図１
の制御信号１１１にあたる。３１３はＳＲＡＭ１０５か
らのデータを示し、図１のＳＲＡＭデータバス１１４上
に読み出されるリードデータ１１３ａにあたる。遅延時
間の少ないクイックスイッチ１０３を経由してＳＲＡＭ
１０５からのリードデータ１１３ａをマイクロプロセッ
サ１０１が読み込むことにより、マイクロプロセッサ１
０１のデータセットアップ時間に0.４１ｎｓのマージン
（３１４）ができる。

【００２６】図１〜図３に例示される本発明の実施の形
態との比較を行うため、考えられる従来技術の一例を図
６〜図９に示す。図６は、図１の構成からラッチ回路と
クイックスイッチを削除し、マイクロプロセッサ４０１
とＳＲＡＭ４０３のデータバス４０６を直接的に接続し
た回路を示す。マイクロプロセッサ４０１と制御信号生
成回路４０２は基準クロック発生回路４００（ＸＴＡ
Ｌ）からの基準クロック４０４にて同期して動作する。

【００２７】ＳＲＡＭ４０３へのデータ書き込み時は、
制御信号生成回路４０２からＳＲＡＭ４０３に対して制
御信号４０８を出力し、マイクロプロセッサ４０１から
のデータバス４０６に出力されたライトデータ４０７ａ
をＳＲＡＭ４０３に書き込む。

【００２８】データ転送経路４０７はマイクロプロセッ
サ４０１から、ＳＲＡＭ４０３へのデータ書き込み時の
データの流れを示す。

【００２９】図７は、図６の回路構成でマイクロプロセ
ッサ４０１にインテル社のｉ９６０ＣＦ（３３Ｍｈ
ｚ）、ＳＲＡＭ４０３はアクセス時間が２０ｎｓ、制御
信号生成回路４０２の遅延時間を最大２０ｎｓとした場
合のマイクロプロセッサ４０１からＳＲＡＭ４０３への
データ書き込み時のタイミングチャートを示す。５０１
〜５０６は、マイクロプロセッサから出力される制御信
号を示し、図６の制御信号４０５にあたる。

【００３０】５０７はデータバスを示し、図６のデータ
バス４０６にあたる。５０８〜５１１はＳＲＡＭの制御
信号を示し、図６の制御信号４０８にあたる。ＳＲＡＭ
４０３のデータ書き込み信号ＷＥ−Ｎ（５１０）の立ち
上がりからデータ（５０７）の保持時間が−１4.４３ｎ
ｓ（マージン５１２）となり、書き込み時のデータ保持
時間の仕様を満たさないため、アクセスを１クロック
（３０ｎｓ）長くする必要がある。

【００３１】図８は、図１の回路からクイックスイッチ
を削除し、ラッチ回路を双方向にした回路を示す。マイ
クロプロセッサ６０１と制御信号生成回路６０２は、基
準クロック発生回路６００（ＸＴＡＬ）からの基準クロ
ック６０５にて同期して動作する。

【００３２】マイクロプロセッサ６０１からＳＲＡＭ６
０４へのデータ書き込み時は、図１と同様だが、マイク
ロプロセッサ６０１がＳＲＡＭ６０４のデータを読み出
すときはＳＲＡＭ６０４に制御信号生成回路６０２から
制御信号６１０を出力してＳＲＡＭデータバス６１１に
リードデータ６０９ａを出力させ、このリードデータ６
０９ａをデータバス６０８に出力するために双方向ラッ
チ回路６０３に制御信号６０７を出力し、ＳＲＡＭデー
タバス６１１上のリードデータ６０９ａをデータバス６
０８に出力する。データ転送経路６０９はマイクロプロ
セッサ６０１がＳＲＡＭ６０４からデータを読み出すと
きのデータの流れを示す。

【００３３】図９は、図８の回路構成でマイクロプロセ
ッサにインテル社のｉ９６０ＣＦ（３３Ｍｈｚ）、ＳＲ
ＡＭ６０４はアクセス時間が２０ｎｓ、双方向のラッチ
回路に市販標準ロジックのＦ５４３、制御信号生成回路
６０２の遅延時間を最大２０ｎｓとした場合のデータ読
み出し時のタイミングチャートを示す。

【００３４】７０１〜７０６は、マイクロプロセッサ６
０１から出力される制御信号を示し、図８の制御信号６
０６にあたる。７０７はデータを示し、図８のデータバ
ス６０８上のリードデータ６０９ａにあたる。７０８〜
７１１はＳＲＡＭ６０４の制御信号を示し、図８の制御
信号６１０にあたる。７１２は双方向ラッチ回路６０３
の制御信号を示し、図８の制御信号６０７にあたる。７
１３はＳＲＡＭ６０４からの出力データを示し、図８の
ＳＲＡＭデータバス６１１上のリードデータ６０９ａに
あたる。

【００３５】双方向ラッチ回路６０３（市販標準ロジッ
クのＦ５４３）の遅延時間が３〜８ｎｓあるのでマイク
ロプロセッサ６０１のデータセットアップ時間は−4.３
９ｎｓ（マージン７１４）となり、仕様を満たさないた
め、アクセスを１クロック（３０ｎｓ）長くする必要が
ある。

【００３６】以上説明したように、本実施の形態のメモ
リアクセス方法および情報処理装置によれば、マイクロ
プロセッサ１０１からＳＲＡＭ１０５へのデータの書き
込み時には、ラッチ回路１０４を経由してライトデータ
１０９ａを転送することにより、ＳＲＡＭ１０５の仕様
に応じた適切なデータホールドタイムのマージンが確保
でき、データホールドタイムの不足に起因するアクセス
遅延を抑止できるとともに、ＳＲＡＭ１０５からマイク
ロプロセッサ１０１へのデータの読み出しに際しては、
ラッチ回路１０４よりも遅延時間の短いクイックスイッ
チ１０３を経由してリードデータ１１３ａを転送するこ
とで、マイクロプロセッサ１０１が必要とする適切なデ
ータセットアップタイムのマージンを確保でき、データ
セットアップタイムの不足に起因するアクセス遅延を抑
止できる。

【００３７】これにより、必要以上に高価で高速なマイ
クロプロセッサ１０１やＳＲＡＭ１０５を用いることな
く、マイクロプロセッサ１０１からＳＲＡＭ１０５への
より高速なアクセスが可能となる。換言すれば、同一の
仕様のマイクロプロセッサ１０１およびＳＲＡＭ１０５
を用いる場合に、マイクロプロセッサ１０１とＳＲＡＭ
１０５とを直接的に接続したり、あるいは両者の間に双
方向ラッチ回路を介在させてリードデータおよびライト
データの双方を当該双方向ラッチ回路を経由して転送す
る場合等に比較して、より高速なアクセス速度を実現す
ることが可能になる。

【００３８】次に、図５により、本実施の形態のメモリ
アクセス方法および情報処理装置を、たとえば、ＲＡＩ
Ｄシステムに適用した場合について説明する。ＲＡＩＤ
システムでは、冗長データの生成およびデータの分散格
納、エラー時のデータ復元等のために、データの入出力
処理に際して、システム構成情報等の制御情報が頻繁に
アクセスされるので、このようなシステム構成情報を、
通常のプログラムやデータが格納されるダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）とは別の、よ
り高速なアクセスが可能なＳＲＡＭ等に格納することに
より、処理速度の向上を図ることが一般的である。従っ
て、ＳＲＡＭに対するアクセス性能の向上は、ＲＡＩＤ
システム全体の動作速度を左右する重要なパラメータと
なり、上述の図１や図４に例示した本実施の形態のメモ
リアクセス方法を適用することは、ＲＡＩＤシステムの
性能改善に大きく寄与する。

【００３９】なお、図５の説明では、図１および図４に
例示したものと等価な構成要素については、同一の符号
を付して説明を進める。

【００４０】アレイコントローラ１には、マイクロプロ
セッサ１０１が設けられ、データバス１０８およびアド
レスバス１０８ａを介して、制御信号生成回路１０２、
ブートプログラムが格納された読み出し専用メモリ２、
マイクロプロセッサ１０１の制御プログラムが格納され
るダイナミック・ランダム・アクセス・メモリ３（ＤＲ
ＡＭ）が接続されている。

【００４１】この場合、マイクロプロセッサ１０１から
ＳＲＡＭ１０５に対するデータの書き込みは、双方向ラ
ッチ回路１０４Ａ（市販標準ロジックのＦ５４３）を介
して行われ、読み出しは、クイックスイッチ１０３を介
して行われる。また、ＤＲＡＭ３に対するデータの書き
込みおよび読み出しは、ＳＲＡＭ１０５のデータ書き込
み経路に使用される双方向ラッチ回路１０４Ａを共有す
ることによって行われる。

【００４２】アレイコントローラ１の外部には、拡張バ
ス５と、制御信号生成回路１０２に接続される制御線６
が設けられている。また、制御信号生成回路１０２と制
御線６の間には、市販標準ロジックのＦ１３８等で構成
され、ＤＲＡＭ３、ＳＲＡＭ１０５を構成する図示しな
いメモリ素子を選択するためのチップセレクト信号（２
０９、３０９）を生成するためのチップセレクトデコー
ダ４が設けられている。

【００４３】さらに、これらの拡張バス５および制御線
６には、所望の入出力機器が接続されるＩ／Ｏデータバ
スおよびＩ／ＯアドレスバスからなるＩ／Ｏバス９が、
市販標準ロジックのＦ２４５等からなる双方向ラッチ回
路７、同じくＦ３７３等からなるラッチ回路８を介して
接続されている。

【００４４】拡張バス５および制御線６には、リアルタ
イムクロック１０（ＲＴＣ）、アレイコントローラ１
と、キャッシュメモリ１２や、Ｉ／Ｏバス９に接続され
たホストＩ／Ｆコントローラ１３との間におけるデータ
転送を制御するＤＭＡコントローラ１１等が接続されて
いる。ホストＩ／Ｆコントローラ１３は、たとえば、Ｓ
ＣＳＩ等の汎用インターフェイス１３ａを介して外部の
上位システムと接続されている。

【００４５】また、Ｉ／Ｏバス９には、ＤＭＡコントロ
ーラ１１との間でＤＭＡ転送にてデータの授受を行うと
ともにマイクロプロセッサ１０１の配下で稼働する複数
のドライブコントローラ１４が接続され、個々のドライ
ブコントローラ１４の配下には、たとえばＳＣＳＩ等の
Ｉ／Ｆにて複数台のディスクドライブ１５が系列的に接
続され、ＲＡＩＤを構成している。

【００４６】ＲＡＩＤでは、前述のように、上位ホスト
から受領する書き込みデータを複数のデータブロックに
分割し、これらのデータブロックからパリティ等の冗長
データを冗長度に応じて一つまたは複数個生成し、デー
タブロックおよび冗長データを系列の異なるディスクド
ライブ１５に並列転送により分散して格納することによ
り、全体のデータ転送速度を向上させるとともに、各系
列の障害や個々のディスクドライブ１５の障害時におけ
るデータ保証を実現している。

【００４７】このため、各系列のディスクドライブ１５
の接続構成や、データブロックおよび冗長データの各デ
ィスクドライブ１５における格納位置等の構成情報を、
ＤＭＡコントローラ１１、ホストＩ／Ｆコントローラ１
３、さらには、その配下で稼働する複数のドライブコン
トローラ１４等を制御するマイクロプロセッサ１０１が
高速に取得できるように構成することがシステムの性能
向上につながる。

【００４８】本実施の形態では、このようなＲＡＩＤに
関する構成情報等の制御情報、さらにはキャッシュメモ
リ１２の管理情報等をアレイコントローラ１内のＳＲＡ
Ｍ１０５に格納し、マイクロプロセッサ１０１がＳＲＡ
Ｍ１０５の制御情報に高速にアクセスして配下のホスト
Ｉ／Ｆコントローラ１３、複数のドライブコントローラ
１４等を制御することによりＲＡＩＤを実現する。

【００４９】マイクロプロセッサ１０１は、ホストＩ／
Ｆコントローラ１３を介して外部のホストから到来する
書き込みデータを、ＤＭＡコントローラ１１を経由し
て、キャッシュメモリ１２に格納するとともに、当該書
き込みデータを幾つかのデータブロックに分割し、さら
に分割された複数のデータブロックからパリティ等の冗
長データを生成する。そして、複数のデータブロックお
よび当該データブロックから生成された冗長データはパ
リティグループとして、ＤＭＡコントローラ１１を経由
して、ＲＡＩＤを構成する各系列のドライブコントロー
ラ１４に並列転送され、各ドライブコントローラ１４で
は、配下の所定のディスクドライブ１５の所定の格納位
置に、データブロックや冗長データを格納する、という
動作を行う。

【００５０】また、マイクロプロセッサ１０１は、ホス
トＩ／Ｆコントローラ１３を介して外部のホストから所
定の格納アドレスのデータの読み出し要求を受けると、
当該データがキャッシュメモリ１２上に存在する場合に
は当該キャッシュメモリ１２上のデータをホストＩ／Ｆ
コントローラ１３を経由して上位のホストに転送し、キ
ャッシュメモリ１２上にない場合には、配下の各ドライ
ブコントローラ１４に対応するディスクドライブ１５の
格納アドレスのデータの読み出し要求を行い、ＤＭＡコ
ントローラ１１を経由してキャッシュメモリ１２に格納
した後、キャッシュメモリ１２上から、当該リード要求
に応答する。

【００５１】また、マイクロプロセッサ１０１は、ディ
スクドライブ１５からのデータの読み出しに失敗した場
合には、読み出し不能のエラーデータブロックが、冗長
データの数よりも少ない場合には、回復可能と判断し
て、同一パリティグループ内の他のデータブロックと冗
長データを用いて復元する。

【００５２】このように、リードデータおよびライトデ
ータに応じてアクセス経路を分けることによってマイク
ロプロセッサ１０１からＳＲＡＭ１０５に対する高速な
アクセスを実現する本実施の形態のメモリアクセス方法
および情報処理装置を、ＲＡＩＤシステムの制御ブロッ
ク等に適用し、ＲＡＩＤシステムを管理するための構成
情報やキャッシュメモリ１２の管理情報等を、ＳＲＡＭ
１０５に格納することにより、ＲＡＩＤシステムの性能
を向上させることができる。本発明者らの研究では、た
とえば、数％以上の性能向上を達成できることが確認さ
れている。

【００５３】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００５４】本発明の適用例としては、ＲＡＩＤシステ
ム等に限らず、プロセッサおよび当該プロセッサからア
クセスされるメモリを含む構成に広く適用することがで
きる。

【００５５】

【発明の効果】本発明のメモリアクセス方法によれば、
プロセッサからメモリへのデータ書き込み時におけるメ
モリのデータホールドタイムを確保しつつアクセス速度
を向上させることができる、という効果が得られる。

【００５６】また、本発明のメモリアクセス方法によれ
ば、メモリからプロセッサへのデータ読み出し時におけ
るプロセッサのデータセットアップタイムを確保しつつ
アクセス速度を向上させることができる、という効果が
得られる。

【００５７】また、本発明のメモリアクセス方法によれ
ば、必要以上に高価で高速なプロセッサやメモリ等を用
いることなく、プロセッサからメモリに対するアクセス
速度の向上を実現することができる、という効果が得ら
れる。

【００５８】また、本発明の情報処理装置によれば、プ
ロセッサからメモリへのデータ書き込み時におけるメモ
リのデータホールドタイムを確保しつつアクセス速度を
向上させることができる、という効果が得られる。

【００５９】また、本発明の情報処理装置によれば、メ
モリからプロセッサへのデータ読み出し時におけるプロ
セッサのデータセットアップタイムを確保しつつアクセ
ス速度を向上させることができる、という効果が得られ
る。

【００６０】また、本発明の情報処理装置によれば、必
要以上に高価で高速なプロセッサやメモリ等を用いるこ
となく、プロセッサからメモリに対するアクセス速度の
向上を実現することができる、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるメモリアクセス方
法を実現する情報処理装置の構成の一例を示す概念図で
ある。

【図２】本発明の一実施の形態であるメモリアクセス方
法および情報処理装置の作用の一例を示すタイミングチ
ャートである。

【図３】本発明の一実施の形態であるメモリアクセス方
法および情報処理装置の作用の一例を示すタイミングチ
ャートである。

【図４】図１に例示された本発明の一実施の形態の情報
処理装置の構成における各種信号の構成の一例を示す概
念図である。

【図５】本発明の一実施の形態であるメモリアクセス方
法および情報処理装置を用いたＲＡＩＤシステムの構成
の一例を示す概念図である。

【図６】考えられる従来のメモリアクセス技術の構成の
一例を示す概念図である。

【図７】考えられる従来のメモリアクセス技術における
データ書き込み時の作用の一例を示すタイミングチャー
トである。

【図８】考えられる従来のメモリアクセス技術の構成の
一例を示す概念図である。

【図９】考えられる従来のメモリアクセス技術における
データ読み出し時の作用の一例を示すタイミングチャー
トである。

【符号の説明】

１…アレイコントローラ、２…読み出し専用メモリ、３
…ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）、４…チップセレクトデコーダ、５…拡張バス、６
…制御線、７…双方向ラッチ回路、８…ラッチ回路、９
…Ｉ／Ｏバス、１０…リアルタイムクロック、１１…Ｄ
ＭＡコントローラ、１２…キャッシュメモリ、１３…ホ
ストＩ／Ｆコントローラ、１３ａ…汎用インターフェイ
ス、１４…ドライブコントローラ、１５…ディスクドラ
イブ、１００…基準クロック発生回路（ＸＴＡＬ）、１
０１…マイクロプロセッサ、１０２…制御信号生成回
路、１０３…クイックスイッチ（第２のデータ中継手
段）、１０４…ラッチ回路（第１のデータ中継手段）、
１０４Ａ…双方向ラッチ回路、１０５…スタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）、１０６…基
準クロック、１０７…制御信号、１０８…データバス、
１０８ａ…アドレスバス、１０９…データ転送経路（第
１のデータ転送経路）、１０９ａ…ライトデータ、１１
０…制御信号、１１１…制御信号、１１２…制御信号、
１１３…データ転送経路（第２のデータ転送経路）、１
１３ａ…リードデータ、１１４…ＳＲＡＭデータバス。

Claims

【特許請求の範囲】

【請求項１】所望のプロセッサからメモリに対してデ
ータを書き込む時には第１のデータ転送経路を用い、前
記メモリから前記プロセッサにデータを読み出す時には
前記第１のデータ転送経路とは異なる第２のデータ転送
経路を用いることを特徴とするメモリアクセス方法。
【請求項２】プロセッサと、前記プロセッサによって
アクセスされるデータが格納されるメモリとを含む情報
処理装置であって、前記プロセッサから前記メモリに前
記データを書き込む時に用いられる第１のデータ転送経
路と、前記メモリから前記プロセッサに前記データを読
み出す時に用いられる第２のデータ転送経路と、を備え
たことを特徴とする情報処理装置。
【請求項３】請求項２記載の情報処理装置において、
前記第１のデータ転送経路には、前記プロセッサから前
記メモリに対して書き込まれる前記データを保持する第
１のデータ中継手段が介設され、前記第２のデータ転送
経路には、前記第１のデータ中継手段よりも短い遅延時
間にて前記メモリから読み出される前記データを前記プ
ロセッサに転送する第２のデータ中継手段が介設されて
いることを特徴とする情報処理装置。