JPH056328A

JPH056328A - 共有メモリ装置

Info

Publication number: JPH056328A
Application number: JP3042531A
Authority: JP
Inventors: Hitoshi Tsunoda; 仁角田; Yoshihisa Kamo; 善久加茂
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-02-14
Filing date: 1991-02-14
Publication date: 1993-01-14

Abstract

(57)【要約】【目的】高性能な入出力動作を可能とする共有メモリ
装置を提供する。【構成】独立にアクセス可能な複数のアドレス制御信
号およびデータ入出力のポートと、それぞれのポートか
ら同時にチップ内のデータへアクセスすることが可能な
メモリチップからなるデュアルポートメモリ素子を有す
る共有メモリを構成し、かつ、前記それぞれのポ−トに
は独立した複数のバスを接続し、少なくとも一つのバス
を磁気ディスクの専用とし、他のバスを通常の前記共有
メモリへのアクセス用とする。【効果】共有メモリ内のデータのバックアップ中に、
ＣＰＵから当該データへのアクセス要求が発行されて
も、当該データに対してロックがかけられないため、Ｃ
ＰＵからのアクセス要求は受け付けられ、Ｉ／Ｏ処理性
能の向上が図られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュ−タシステム
に係り、特に高性能な入出力動作を可能とする共有メモ
リ装置に関する。

【０００２】

【従来の技術】現在のコンピュータシステムにおいて
は、ＣＰＵ等の上位側が必要とするデ−タは２次記憶装
置に格納され、ＣＰＵが必要とする時に応じ２次記憶装
置に対してデ−タの書き込み、読み出しを行っている。

【０００３】近年高度情報化に伴い、コンピュータシス
テムにおいて、２次記憶装置の処理速度に対する高性能
化が要求されてきた。この２次記憶装置としては一般に
不揮発な記憶媒体が使用され、代表的なものとして磁気
ディスク、光ディスクなどがあげられる。これら磁気デ
ィスク、光ディスクではデータの入出力の際、目標トラ
ックまでのヘッドのＳＥＥＫや、トラック上での要求レ
コードまでの回転待ち等のメカニカルな動作を必要とす
る。このため、飛躍的に処理速度を向上させるのは非常
に困難である。

【０００４】上記のような処理速度の高速化への要求に
対する一つの解として、ＣＰＵ等が直接アクセスするデ
ータを半導体メモリに格納する方法がとられている。こ
のように、半導体メモリにデータを置くことにより、磁
気ディスク、光ディスクのようなメカニカルな動作を必
要とせずに、データのアクセスができるため、高速化を
図ることが可能となる。

【０００５】このような半導体メモリにより構成される
半導体記憶装置としては、第３図に示すような磁気ディ
スクの制御装置９内のディスクキャッシュ１０（以下こ
れをキャッシュという）があげられ、これは既に製品化
されている。〔日立ストレージシステム（ＶＯＳ３）、
カタログＮＯ．ＣＣ−９９４Ｐ．１９９０．７〕

【０００６】第３図を用いてキャッシュにおけるデータ
処理方法を説明する。キャッシュ１０では読み出す場
合、ＣＰＵ１が要求するデータがキャッシュ１０内にあ
るかどうかをデータ管理制御部１１により判定する。キ
ャッシュ１０内に当該データがある場合（これをヒット
するという）、キャッシュ１０からデータを読み出し、
キャッシュ１０内にデータが無い場合（これをミスとい
う）、当該データが格納されている磁気ディスク１２か
らデータを読み出す。また、書き込み時も同様にデータ
管理制御部１１により当該データがキャッシュ１０内に
あるかどうかを判定し、ヒットした場合はキャッシュ１
０内のデータを更新し、ミスの時はキャッシュ１０内に
新たに書き込む。キャッシュ１０は揮発なＤＲＡＭで構
成されるため、停電等により電力の供給が遮断された場
合、メモリ内のデータが消失してしまう。そこで、書き
込みの場合ヒット、ミスにかかわらず書き込みデータを
キャッシュ１０に書き込んだ後、適当なタイミングで不
揮発な磁気ディスク１２内に格納する。

【０００７】

【発明が解決しようとする課題】キャッシュ１０は揮発
なメモリであるＤＲＡＭを使用するため、ＣＰＵ１から
書き込みを行う場合、不揮発な磁気ディスク１２にデー
タを書き込まなければならない（これをバックアップと
いう）。バックアップ時は、キャッシュ１０内の当該書
き込みデータに対してはロックがかけられ、ヒットして
も磁気ディスク１２への書き込みが終了するまで、当該
データへのアクセスができない。以上のように、キャッ
シュ１０ではそれに書き込まれたデータのバックアップ
を行うことにより、アクセス要求を処理する能力が大き
く低下する問題がある。本発明の目的は、高性能な入出
力動作を可能とする共有メモリ装置を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、独立にアクセス可能な複数のアドレス制御信号およ
びデータ入出力のポートと、それぞれのポートから同時
にチップ内のデータへアクセスすることが可能なメモリ
チップからなる、第２図に示すようなデュアルポートメ
モリ素子１３を有する共有メモリ７（第１図）を構成
し、かつ、前記それぞれのポ−トには独立した複数のバ
スを接続し、少なくとも一つのバスを磁気ディスクの専
用とし、他のバスを通常の前記共有メモリへのアクセス
用とする。

【０００９】

【作用】独立にしかも同時にアクセスすることが可能な
デュアルポートメモリ素子のＤＲＡＭにより、共有メモ
リ内のデータのバックアップ中に、ＣＰＵから当該デー
タへのアクセス要求が発行されても、当該データはポー
トに対し独立に接続された磁気ディスクとの専用バスを
介して転送され、ＣＰＵからのアクセス要求はポートに
対し独立に接続された通常の共有メモリ７へのアクセス
用バスを介して受け付けられる。これにより、バックア
ップ中であっても、当該データに対してロックがかけら
れないため、ＣＰＵからのアクセス要求は受け付けら
れ、Ｉ／Ｏ処理性能の向上が図られる。また、複数のポ
ートに対し、それぞれ、磁気ディスクとの専用バスと、
通常の共有メモリへのアクセス用バスを接続し、各ポー
トが両方の機能を持つことにより、二重化が可能とな
り、バス及びポートの信頼性を向上させる。

【００１０】

【実施例】

《実施例１》以下、本発明の一実施例を第１図により説
明する。本実施例は、ＣＰＵ１，メモリ（Ｍ）２，メモ
リ管理部（ＭＭＵ）３，共有メモリアクセス用バス（バ
ス＃１）４，磁気ディスク専用バス（バス＃２）５，バ
スアービタ６，半導体メモリから構成される共有メモリ
７，バックアップ用磁気ディスク８が第１図に示すよう
に構成される。

【００１１】まず、共有メモリ７の内部構造を第２図を
用いて説明する。第２図に示すように共有メモリ７はデ
ュアルポートのメモリ素子１３（以下ＤＰＭとする）に
より構成される。このＤＰＭ１３は１個に対し、アドレ
ス制御信号及びデータ入出力のポートを独立に２系統持
つ。各々のポートからは同時にしかも独立に素子内のデ
ータをアクセスすることが可能である。共有メモリ７の
独立した２個のポートには、それぞれ独立した２本のバ
スが接続される。１本は通常の共有メモリ７へのアクセ
ス用バスであり、他の１本は、磁気ディスクとのデータ
のやり取りの際に、優先的に使用する磁気ディスク８へ
の専用バスとなっている。それぞれのバスはＭＭＵ３を
介してＣＰＵ１と接続されている。また、これらのバス
はバスアービタ６によりアービトレーションされる。

【００１２】次に、共有メモリ７に対し、ポート１、ポ
ート２から同一アドレスに同時にアクセス要求が発生し
た場合の本実施例における真理値表を第４図に示す。第
４図からわかるように、ＤＰＭ１３の同一アドレスに対
し、ポート１、２から同時にアクセス要求が発行された
場合、以下のように処理する。（１）同一アドレスからの同時読み出しは可能である。（２）同一アドレスに対する同時読み出し／書き込みに
ついて、書き込みデータは保証されないが、読み出しデ
ータは保証される。（３）同一アドレスに対する同時書き込みについて、そ
のデータは保証されない。

【００１３】次に、以上のような構成のシステムにおけ
る具体的な動作について説明する。第１図におけるＣＰ
Ｕ＃１，２，３は全て等価のＣＰＵ１であり、それぞれ
のＣＰＵ１が必要とするデータを共有メモリ７から読み
込んでおくメモリ２が接続されている。ＣＰＵ＃１から
共有メモリ７に対しデータの読み込み要求が発行された
場合、メモリ管理部（ＭＭＵ）３によりアドレス管理さ
れる。次に、共有メモリへアクセスするバス（バス＃
１）４によりポート１に要求を発行する。まず、ポート
１では共有メモリ内の当該データに対し、ポート２から
そのデータにアクセスが行われているかを調べ、アクセ
スされていない場合はすぐにアクセスを開始する。しか
し、当該データに対しポート２からすでにアクセス要求
が発行され、当該データに対し２つのポートからのアク
セスが競合した場合は、以下のように処理する。ＣＰＵ
＃１はポート１から共有メモリ７内のアクセスしたい当
該アドレスに対し、ポート２からアクセスされているか
どうかを調べ、アクセスされている場合は、この要求に
対し、第４図に示した真理値表にのっとって処理可能か
どうか判断する。処理可能な場合は当該アドレスのデー
タへアクセスし、当該データをバス＃１を介しメモリ２
に読み込む。

【００１４】具体的には、ポート２から同時に同一アド
レスに対して読み込み要求が発行された場合は、両方を
受付ける。ポート２から書き込み要求が発行された場合
は、読み込み要求を優先し、ポート２の書き込み要求は
またされる。書き込み要求がポート１に発行された場
合、同時に同一アドレスに対しポート２から読み込み要
求が発行されると、ポート２からの読み込み要求を優先
し、ポート１の書き込み要求はまたされる。また、両方
のポートから同時に書き込み要求が発行された場合は、
どちらかを優先する。なお、バス＃２、ポート２を使用
して共有メモリ７をアクセスするのは、バス＃１、ポー
ト１を使用してアクセスするのと同じ方法で行う。

【００１５】次に、共有メモリ７内のデータをポート
２、バス＃２を用いてバックアップ用磁気ディスク（バ
ックアップディスク）８にバックアップをとる方法を示
す。

【００１６】第２図に示したＤＰＭ１３内の内部構造を
詳しく第５図に示す。第５図に示すように、ＤＰＭ１３
は多数のデュアルポートメモリチップ（ＤＰＣ）１４に
より構成される。ＤＰＣ１４そのものもデュアルポート
メモリであり、チップポート１、チップポート２のそれ
ぞれが独立して、メモリ内のデータ（１）〜（８）をア
クセスすることが可能である。チップポート２に接続さ
れたバス＃２はバックアップに最優先で使用される、バ
ックアップ用の磁気ディスクへの専用バスであり、共有
メモリ７内のデータのバックアップ時は共有メモリ７か
らチップポート２、バス＃２を介してバックアップディ
スク８に格納される。このようなデータのバックアップ
処理は第１図に示すＣＰＵ１の中で空いているものを選
び、その空いているＣＰＵ１の管理のもとで行われる。
ＤＰＭ１３内におけるデータの格納する順番は、まず、
ＤＰＣ＃１内のデータをバックアップディスク８に格納
し、次にＤＰＣ＃２内のデータをバックアップディスク
８に格納する。このように順にＤＰＣ＃３，４，５，・
・とＤＰＣ１４の番号順にデータをバックアップディス
ク８に格納する。なお、本実施例では上述したような順
序でバックアップを取るが、この格納順序についての制
限は無い。この時、格納中のＤＰＣ１４内の格納中のデ
ータに対して、バックアップ制御にあたっていないＣＰ
Ｕ１からアクセス要求が発行された場合、前記した通常
のアクセスの競合時と同様にバス＃１、チップポート１
から読み込み要求は受け付けるが、書き込み要求は受け
付けずに待たせ、当該データのバックアップが終了次第
処理を行う。

【００１７】次に、共有メモリ７内にバックアップディ
スク８から共有メモリ７内にデータを格納する方法（ア
ップロード）について説明する。

【００１８】共有メモリ７の容量には物理的な限界があ
るため、必要とするデータをバックアップディスク８か
ら全て格納しておくことが不可能な場合がある。このよ
うな場合、不必要になったデータをバックアップディス
ク８に格納し、必要なデータをバックアップディスク８
から共有メモリ７にアップロードする。不必要になった
データをバックアップディスク８に格納する方法は、前
述したような方法により行われる。必要になったデータ
をバックアップディスク８から共有メモリ７にアップロ
ードする場合も、バックアップと同様に行われる。

【００１９】以下、その方法について説明する。チップ
ポート２に接続されたバックアップ用の磁気ディスクへ
の専用バス＃２は、バックアップと同様に他のアクセス
より優先でアップロードに使用される。共有メモリ７へ
データをアップロードする時は、バックアップディスク
８からチップポート２、バス＃２を介して共有メモリ７
に格納される。このようなデータのアップロード処理は
バックアップと同様に第１図に示すＣＰＵ１の中で空い
ているものを選び、その空いているＣＰＵ１の管理のも
とで行われる。ＤＰＭ１３内にデータを格納する順番
は、まず、ＤＰＣ＃１内のデータをバックアップディス
ク８からアップロードし、次にＤＰＣ＃２内のデータを
バックアップディスク８からアップロードする。このよ
うに順にＤＰＣ＃３，４，５，・・とＤＰＣ１４の番号
順にデータをアップロードする。なお、本実施例では上
述したような順序でアップロードするが、この順序につ
いての制限はバックアップと同様に無い。この時アップ
ロード中のＤＰＣ１４内のデータに対して、アップロー
ド制御にあたっていないＣＰＵ１からアクセス要求が発
行された場合、読み込み、書き込み共にアップロードが
完了し、当該データが確定するまで処理は受け付けず、
当該データが確定次第処理を行う。

【００２０】なお、バス＃２は、バックアップ、アップ
ロード処理にあたっている場合、優先してバックアッ
プ、アップロード処理に使用させるが、バックアップ、
アップロード処理が終了し処理を行っていない場合は、
バス＃２もバス＃１と同様の通常の共有メモリ７へのア
クセス用に全てのＣＰＵ１に対し使用させる。また、バ
ス＃２に障害が発生した場合、バス＃１によりバックア
ップおよびアップロード処理を行うことが可能である。
このようにバス＃１、バス＃２において、処理の互換性
を持たせることにより、バスの２重化が図られる。ま
た、どちらかのポートに障害が発生し、使用できなくて
も、残りのポートにより障害ポートの処理をカバーする
ことが可能となる。このように、どちらかのバス、ポー
トに障害が発生した場合、もう一方のバス、ポートを使
用することにより、メモリへのアクセスおよびバックア
ップ、アップロードが可能で、予備として使用できるた
め、バス、ポ−トの信頼性の向上が可能となる。

【００２１】《実施例２》実施例１では、同一ＤＰＣ１
４の同一アドレスに同時にアクセス要求が発行され、一
つのチップポートからは読み込み要求で、もう一つのチ
ップポートからは書き込み要求が発行された場合、実施
例１では読み込み要求を優先し、書き込み要求はまたさ
れる。これは、バックアップ処理が共有メモリ７に対し
て読み込みを行うため、同一アドレスに対して書き込み
要求が発生した場合、取りあえずバックアップ処理を優
先させるためである。

【００２２】本実施例では第６図に示す構成をとる。バ
ックアップ処理を行っている当該データに対して書き込
み要求が発行された場合，ＣＰＵ１を使用せずにダイレ
クトメモリアクセス（ＤＭＡ）１６が独自でＣＰＵ１か
ら指定された書き込みデータを格納するＤＰＣ１４の当
該アドレスを変換し、バス＃１を用いて書き込みデータ
を１次退避させるシングルポートメモリチップ（ＳＰ
Ｃ）１５の空き領域に格納する。なお、この時ＤＭＡ１
６は、ＣＰＵ１から指定されたＤＰＣ１４のアドレスと
ＳＰＣ１５のアドレスの変換表を作成し管理する。ま
た、このアドレスの変換表は、非常に重要であり、停電
等の障害によるデ−タの消失を防ぐため、バッテリによ
り電源のバックアップを行う。そして、ＤＰＣ１４の当
該アドレスに対するバックアップ処理が終了した後、Ｄ
ＭＡ１６は、１次退避させたシングルポートメモリチッ
プ（ＳＰＣ）１５より退避させた書き込みデータを、Ｄ
ＰＣ１４の当該アドレスに戻す。この元のＤＰＣ１４内
のアドレスに戻す処理は、他のデータのバックアップを
行っている間でも構わないし、また、全てのバックアッ
プ処理が終了した後でバスが空いているタイミングで行
っても良い。なお、ＤＰＣ１４内の元のアドレスに戻す
前に、そのデータにアクセス要求が発行された場合はＳ
ＰＣ１５の当該アドレスのデータに対して処理を行う。

【００２３】次に、本実施例における共有メモリ７内に
バックアップディスク８からデータを格納する方法（ア
ップロード）について説明する。

【００２４】実施例１では、アップロード中のＤＰＣ１
４内のデータに対して、アップロード制御にあたってい
ないＣＰＵ１からアクセス要求が発行された場合、読み
込み、書き込み共にアップロードが完了し、当該データ
が確定するまで処理は受け付けずに待たせる。本実施例
では、アップロード処理を行っている当該データに対し
て、書き込み要求が発行された場合，ＤＭＡ１６により
書き込みデータを格納するＤＰＣ１４の当該アドレスを
変換し、バス＃１を用いて書き込みデータを１次退避さ
せるシングルポートメモリチップ（ＳＰＣ）１５の空き
領域に格納する。そして、ＤＰＣ１４の当該アドレスに
対するアップロード処理が終了した後、ＤＭＡ１６は、
書き込みデータを１次退避させたシングルポートメモリ
チップ（ＳＰＣ）１５より退避させた書き込みデータ
を、ＤＰＣ１４の当該アドレスに戻す。この元のＤＰＣ
１４内のアドレスに戻す処理もバックアップと同様に、
他のデータのアップロードを行っている間でも構わない
し、また、全てのアップロード処理が終了した後でバス
が空いているタイミングで行ってもよい。なお、ＤＰＣ
１４内の元のアドレスに戻す前に、そのデータにアクセ
ス要求が発行された場合はＳＰＣ１５の当該アドレスの
データに対して処理を行う。また、アップロード処理を
行っている当該データに対して、読み込み要求が発行さ
れた場合は当該データが確定するまで受け付けない。

【００２５】本実施例では、書込みデータを１次退避さ
せるメモリをシングルポートのメモリチップとしたが、
これをデュアルポートのメモリチップとし、１次退避に
よりＤＭＡ１６によりアドレス変換を行い格納した後
は、この退避させたデータを元のアドレスに戻すことは
せず、以降はこの退避先のアドレスに対しアクセスを行
うことも可能である。

【００２６】

【発明の効果】本発明を用いることにより、共有メモリ
７のバックアップ処理中でも読み込み、または、書き込
み要求を受け付けられるため、バックアップ処理により
アクセス要求を処理する能力が大きく低下するのを防
ぐ。また、デュアルポ−トのメモリにより構成されるた
め、バックアップ、バックリ−ドを行わない時は２倍の
アクセス要求を受け付けられるため、処理能力の向上が
図られる。さらに、バス、ポートの二重化によりバス、
ポートの信頼性の向上を図ることが可能となる。また、
共有メモリをバッテリで電源のバックアップを行い、し
かも、不揮発な磁気ディスクに随時データをバックアッ
プすることで、共有メモリを不揮発な半導体メモリによ
り構成されたように扱えるため、データに対する信頼性
の向上を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すシステム構成図

【図２】共有メモリの内部構成を示す説明図

【図３】従来の磁気ディスクサブシステムの構成図

【図４】本発明で使用した共有メモリおよびデュアルポ
ートメモリの動作真理値表

【図５】共有メモリの内部構成を示す詳細図

【図６】本発明の第２の実施例の共有メモリの内部構成
を示す詳細図

【符号の説明】

１ＣＰＵ２メモリ（Ｍ）３メモリ管理部（ＭＭＵ）４共有メモリアクセス用バス（バス＃１）５磁気ディスク専用バス（バス＃２）６バスア−ビタ７共有メモリ８ハックアップ用磁気ディスク（バックアップディス
ク）１３デュアルポ−トメモリ素子（ＤＰＭ）１４デュアルポ−トメモリチップ（ＤＰＣ）１５シングルポ−トメモリチップ（ＳＰＣ）１６ダイレクトメモリアクセス（ＤＭＡ）

Claims

【特許請求の範囲】

【請求項１】複数の上位装置からのデ−タの入出力要
求に対応する共有半導体メモリ装置と、この半導体メモ
リ装置内のデータを格納するディスクシステムからなる
メモリシステムにおいて、前記半導体メモリ装置は、独
立にアクセス可能な複数のアドレス制御信号およびデー
タ入出力のポートと、それぞれのポートから同時にチッ
プ内のデータへアクセスすることが可能なメモリチップ
からなるデュアルポートメモリ素子を有し、かつ、前記
それぞれのポ−トには独立した複数のバスを接続し、少
なくとも一つのバスを前記ディスクシステムの専用と
し、他のバスを通常の前記半導体メモリ装置へのアクセ
ス用として、前記複数の上位装置から前記半導体メモリ
装置内のデータにアクセスすることを可能としたことを
特徴とする共有メモリ装置。
【請求項２】請求項１の共有メモリ装置において、デ
ィスクシステムの専用としたバスは、共有半導体メモリ
装置とディスクシステムとの間でデータを入出力する際
に、最優先して使用させることを特徴とする共有メモリ
装置。
【請求項３】請求項１の共有メモリ装置において、デ
ィスクシステムの専用としたバスは、共有半導体メモリ
装置とディスクシステムとの間でデータの入出力に使用
しない場合には、通常の前記半導体メモリ装置へのアク
セス用のバスとして使用され、複数の上位装置から前記
半導体メモリ装置内のデータに同時にアクセスすること
を可能としたことを特徴とする共有メモリ装置。
【請求項４】請求項１または請求項３の共有メモリ装
置において、同一アドレスに対し同時にアクセス要求が
発行され、一つのポートからは書き込み要求、他のポー
トからは読み込み要求が発行された場合、読み込み要求
を優先させ、書き込み要求を待たせることを特徴とする
共有メモリ装置。
【請求項５】請求項１の共有メモリ装置において、共
有半導体メモリ装置にダイレクトメモリアクセスを設
け、バックアップ処理を行っている当該データに対し、
書き込み要求が発行された場合、上位装置を介すること
なく前記ダイレクトメモリアクセスが独自に、書き込み
データを一旦退避させるメモリに格納することを特徴と
する共有メモリ装置。
【請求項６】請求項５の共有メモリ装置において、書
き込みデータを一旦退避させるメモリに格納した後、適
当なタイミングで正規の当該アドレスに戻すことを特徴
とする共有メモリ装置。
【請求項７】請求項６の共有メモリ装置において、正
規の当該アドレスに戻す前にそのデータに対しアクセス
要求が発行された場合、書き込みデータを一旦退避させ
るメモリに対し処理を行うことを特徴とする共有メモリ
装置。
【請求項８】複数の上位装置からのデ−タの入出力要
求に対応する共有半導体メモリ装置と、この半導体メモ
リ装置内のデータを格納するディスクシステムからなる
共有メモリシステムにおいて、前記半導体メモリ装置
は、独立にアクセス可能な複数のアドレス制御信号およ
びデータ入出力のポートと、それぞれのポートから同時
にチップ内のデータへアクセスすることが可能なメモリ
チップからなるデュアルポートメモリ素子を有し、か
つ、前記独立にアクセス可能な複数ポートは、前記上位
装置と前記共有半導体メモリ装置との間のバスと、前記
ディスクシステムと前記共有半導体メモリ装置との間の
バスにそれぞれ接続され、前記共有半導体メモリ装置内
のどのポートからも、前記上位装置との間の通常のアク
セスとディスクシステムとの間の入出力が行えることを
可能としたことを特徴とする共有メモリ装置。
【請求項９】請求項１〜請求項８のいずれか１項の共
有メモリ装置において、共有半導体メモリ装置自体をバ
ッテリにより電源のバックアップを行い、しかも、不揮
発なディスクシステムに随時共有半導体メモリ装置内の
データを格納することにより、不揮発な共有メモリとし
て扱うことを可能としたことを特徴とする共有メモリ装
置。