【発明の詳細な説明】
ミラーディスクＲＡ Ｍシステム
発明の分野
この発明はコンピュータの補助メモリシステムに関する。
この発明は、比較的大容量のディスクメモリから必要なデータをホストコンピュ
ータがアクセスする場合の、いわゆるコンピュータミラーディスクＲＡＭシステ
ムに関する。このシステムは、ディスクメモリと同じ容量のミラーディスクＲＡ
Ｍを作ることにより、ホストコンピュータにより、直接アクセス可能であり、デ
ィスクメモリ内のデータは自動的にミラーの如く格納できるためミラーディスク
と呼ばれ、ホストコンピュータ自身のメモリとして構成される。
発明の背景
汎用コンピュータシステムにおける補助メモリ装置では、必要なデータをアクセ
スする場合に、機械的手段によってのみ動作されるディスク装置を通常使用する
。このようなディスク装置は比較的大容量であるので広く使用されている。
しかしながら、上記ディスク装置を補助メモリ装置として使用するコンピュータ
システムでは、ホストコンピュータに接続されるすべての種類の端末装置から要
求されるデータ処理は時分割により行われ、上記端末装置に対する処理動作は、
上記ホストコンピュータの制御のもとに、ディスク装置から必要なデータをアク
セスした後、データとして供給される。
従って、従来技術では機械的に動作するディスク装置を用いていたため、ホスト
コンピュータが必要なデータをアクセスするのに時間がかかりすぎる。
この場合、機械的にアクでスする時間はミリセカンドのオーダである。
それゆえ、従来のコンピュータシステムはナノセカンドのオーダの処理速度を有
するコンピュータの効率と能力から鑑みて、処理速度が遅くなり使用に適さない
。
必要なデータは円盤上の磁気ディスク上に存在するので、データ処理は、１ワー
ドに対してトラックと適当なゾーンを機械的な方法によりアクセスし、読みだし
および書き込みをコンピュータ側から見ると、非常に遅い。
上述しように、データアクセスに要する時間が増大すると、コンピュータシステ
ム全体の障害となるので問題である。
発明の要約
この発明の目的はメモリディスクと同一内容を有するミラーディスクＲＡＭを設
け、ミラーディスクＲＡＭとホストコンピュータとを一体化した電気システムに
するための技術手段を設けることにより処理速度を大幅に高めた新規なコンピュ
ータミラーディスクＲＡＭシステムを提供することである。
この発明の他の目的は、ミラーディスクＲＡＭシステム（ＭＤ Ｒ）自身内にメ
モリとマイクロコンピュータを有することにより、ディスクメモリのメモリ容量
に比例して、可変かつ選択的に容量を設定可能とすることにより、簡単にコンピ
ュータシステムに使用されるディスク容量を変更することのできるＭＤＲ３を提
供することである。
特に、この発明の特徴は、自動的にミラーのようにディスクメモリの内容をＭＤ
Ｒに転送するとともに、ホストコンピュータの仕事が完了すると、更新された内
容をディスクメモリ上に格納してバックアップを取る能力を有するホストコンピ
ュータやマイクロコンピュータからの要求に応答して、上述した必要な回路ブロ
ックを択一的に制御する、すくなくともマイクロコンピュータとメモリとをＭＤ
Ｒ５が有していることである。
図面の簡単な説明
第１図はこの発明の概略図である。
第２図は第１図をより具現化したこの発明のブロック図である。
第３図は第２図のロジック制御回路の好的実施例を示す。
第４（ａ）図は、この発明のマイクロコンピュータ内で実行されるメインプログ
ラムのフローチャートを示す。
第４（ｂ）図は、この発明のマイクロコンピュータ内で実行されるインタラブド
プログラムのフローチャートを示す。
第５図は、この発明におけるマイクロコンピュータ、ミラーディスクＲＡＭ、お
よびディスクメモリを利用した実用例を示す。
第６図は、この発明において、他のソフトウェアにより実行可能なＭＤＲの動作
のプログラム例を示す。
図面の符号説明
１０、ミラーディスクＲＡＭシステム
１、マイクロコンピュータ ２．ロジック制御回路３、ミラーディスクＲＡＭ
（ＭＤＲ） ４．ステータスＡＭ
５１．５２． 第１、第２メインスイッチ部６１．６２． ＲＡＭ選択第１、第
２スイッチ部発明を実施する最適実施例
第１図はこの発明の要部を示すブロック図である。この実施例では、ＭＤＲ３（
１０）はホストコンピュータ（ＨＣ）とディスクメモリ（７）との間に設けられ
ている。
このＭＤＲ３（１０）は、ホストコンピュータ（ＨＣ）がディスクメモリ（７）
をアクセスするときには、直接データをアクセスできるように、ディスクメモリ
（７）内に記憶されている内容と同じ内容がＭＤＲ（３）に記憶されており、ホ
ストコンピュータ（ＨＣ）の動作が完了すると、ＭＤＲ（３）上この更新データ
がディスクメモリ（７）にバックアップされるように構成されている。
第２図に上記ＭＤＲ３（１０）の具体例を示す。
この例では、ＭＤＲＳ （１０）はホストコンピュータ（ＨＣ） 、およびディ
スクメモリ（７）と接続され、ＭＤＲ５（１０）内には、ステータスＲＡＭ （
４） 、マイクロコンピュータ（１）、ロジック制御回路（２）、第１、第２メ
インスイッチ部（５１，５２） 、ＲＡＭ選択第１、第２スイッチ部（６１，６
２）、およびディスクメモリ（７）と同容量のＭＤＲ（３）が相互接続されてい
る。
上述したＭＤＲ（３）は、ディスクメモリ（７）と同容量の複数のＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されている。
ＭＤＲＳ内のマイクロコンピュータ（１）はディスクメモリ（７）の全内容をＭ
ＤＲ（３）に書いたり、コンピュータの使用により生じたＭＤＲ（３）用更新内
容をディスクメモリ（７）にバックアップとして書いたり、ステータスＲＡＭ
（４） 、第１、第２メインスイッチ部（５１，５２）、およびＲＡＭ選択第１
、第２スイッチ部（６１，６２）を制御する能力を有するロジック制御回路（２
）を制御する処理プログラムを有する。上記ステータスＲＡＭ （４）およびＭ
ＤＲ（３）は、ホストコンピュータ（ＨＣ）およびマイクロコンピュータ（１）
から第１、第２メインスイッチ部（５１，５２）を介してアクセス可能なように
構成されている。
アクセス要求ライン（Ａ Ｒ）は、上記ロジック制御回路に接続され、アクセス
リクエストラインは、ロジック制御回路によりホストコンピュータ（ＨＣ）のア
クセスアクルッジ（ＡＡ）に接続されている。
他方、上記ロジック制御回路（２）は、次の条件を有する。
マイクロコンピュータ（２）がディスクメモリ（７）の内容をＭＤＲ（３）に転
送しているときは、ホストコンピュータ（ＨＣ）と、ステータスＲＡＭ （４）
およびＭＤＲＣ３）との間の第２メインスイッチ部（５２）はオフになり、第１
メインスイッチ部（５１）はオンとなる。また、ホストコンピュータ（ＨＣ）が
ＭＲＤＳ （１０）をアクセスしているときは、第２メインスイッチ部（５２）
はオンとなり、第１メインスイッチ部（５１）はオフとなる。マイクロコンピュ
ータ（１）がホストコンピュータ（ＨＣ）により作られたＭＤＲ（３）用更新デ
ータのバックアップを取るときは、ＲＡ Ｍ選択第２スイッチ（６２）がオンと
なり、ＲＡＭ選択第１スイツチ（６１）はオフとなり、第１および第２メインス
イッチ部（５１）、（５２）はそれぞれオンおよびオフとなる。ホストコンピュ
ータ側でのアプリケーションサインがマイクロコンピュータ（１）に送られ、Ｍ
ＤＲ（３）に対するホストコンピュータの使用が認証され、ホストコンピュータ
（ＨＣ）がＭＤＲの使用を完了するとアクセス完了サインがマイクロコンピュー
タ（１）に送られる。
上記ロジック制御回路（２）が上記条件を満たす限り、どのようなロジック構成
でも良いことは、当業者には容品に考えられる。
他方、第３図は上記ロジック制御回路（２）の例である。
このロジック制御回路（２）は、ＲＡＭ選択第１、第２スイツチ（６１，６２）
、および第１、第２メインスイッチ部り（１）のＩＯポートとホストコンピュー
タ（ＨＣ）側のアクセスリクエストライン（ＡＲ）との間に接続された第１フリ
ツプフロツプ（２１）を有している。
このロジック制御回路（２）は必要なスイッチング制御を行う。すなわち、ホス
トコンピュータがアクセスを要求した場合に、ディスクメモリ（７）の内容をＭ
ＤＲ（３）にロードして、ホストコンピュータ（ＨＣ）がＭＤＲ（３）を使用可
能にし、その後、ＭＤＲ（３）の更新内容を、更新ブロックをチェック後ディス
クメモリに書き戻す際に、第１、第２メインスイツチ（５１，５２）およびＲＡ
Ｍ選択第１、第２スイッチ部（６１，６２）の制御を行う。
上記ステータスＲＡＭ（４）はディスクメモリ（７）とＭＤＲ（３）が同じ内容
となるようにするために用いられる。
すなわち、データがディスクメモリ（７）からＭＤＲ（３）上にロードされる最
初のステップにおいて、ステータスＲＡＭのビットに零の値が書かれる。ステー
タスＲＡＭ （４）のビットはディスクメモリ（７）のブロックに相当し、ディ
スクメモリ（７）とＭＤＲ（３）のデータがブロック分同じであれば、値零にな
るように設計されている。
この例では、ディスクメモリ（７）は、ブロック単位でデータを扱い、ステータ
スＲＡＭ （４）は、ＭＤＲ（３）およびディスクメモリ（７）のブロック数と
同じ数のビットを有している。
ＭＤＲ（３）のあるブロックがホストコンピュータ（ＨＣ）により更新されると
、ステータスＲＡＭ＜４＞の対応するビットに値“１”が自動的に書かれる。こ
の値はブロックのアドレスを示しており、ホストコンピュータ（ＨＣ）がＭＤＲ
（３）に対するアクセスを完了すると、マイクロコンピュータ（１）はステータ
スＲＡＭ （４）をサーチすることによりＭＤＲ（：３）上の更新されたブロッ
クアドレスを知ることができ、この結果、データをディスクメモリに書き戻すこ
とによりＭＤＲ（３）とディスクメモリ（７）の内容を同じにすることができる
。
第５図はマイクロコンピュータ（１）、ディスクメモリ（７）および第１、第２
メインスイッチ部（５１，５２）の相関関係を詳細に示す図である。
第５図が示すように、マイクロコンピュータ（１）はＭＰＵ （１１） 、ＲＯ
Ｍ （１２） 、ＲＡＭ （１３） 、Ｉ１０ポート（１４）で構成され、アド
レスバス（ＡＢ）、データバス（ＤＢ） 、およびマイクロコンピュータ側のＩ
１０ボート（１４）はそれぞれ第１メインスイッチ部（５１）に接続され、Ｉ１
０ポート（１４）の他方側はディスクメモリ（７）に接続されている。
マイクロコンピュータ（１）は上記第１メインスイッチ部（５１）を介してアド
レスバス（ＡＢ）、データバス（Ｄ Ｂ） 、オヨヒＲＥ ＡＤ／ＷＲＩ Ｔ
Ｅ （Ｒ／Ｗ） ラインニ接続され、アドレスバス（ＡＢ）およびデータバス（
ＤＢ）は第２メインスイッチ部（５２）および別のＲＥＡＤ／ＷＲＩＴＥ （Ｒ
／Ｗ）ラインに接続されている。
アドレスラインにおいて、ステータスＲＡＭ （４）側のアドレスビットは、マ
イクロコンピュータ（１）のＭＰＵ（１１）により制御されるメモリブロックア
ドレスラインとして使用される。
マイクロコンピュータ（１）のＭＰＵアドレスの半分は、マイクロコンピュータ
側のアドレスとして使用することができ、残りをＭＤＲＣ３）のアドレスとして
使用することかできる。
以下、この発明の作用δよび処理手順について述べる。
すなわち、電源がオンになると、この発明のＭＤＲ３（１０）はディスクメモリ
（７）内に記憶されたデータを、第１図に示すように自動的にＭＤＲ（３）上に
ロードする。
このとき、マイクロコンピュータ（１）は第４（ａ）図に示すプログラムに従っ
て動作する。
すなわち、マイクロコンピュータ（１）はロジック制御回路（２）を介して第１
メインスイッチ部（５１）をオンにし、さらにＲＡＭ選択第１スイッチ部（６１
）をオンにする。
次に、マイクロコンピュータ（１）はＲＯＵＴＩＮＥを介してデータ格納動作を
実行する。この結果、ディスクメモリ（７）に記憶されたデータがＭＤＲ（３）
にそのまま格納される。
上記ＭＤＲ（３）は揮発性メモリであり、ディスクメモリ（７）は不揮発性メモ
リである。
上記動作が完了すると、マイクロコンピュータ（１）はインタラブドイネーブル
状態となり、その後、ＲＡＭ選択第２スイッチ部（６２）がオンとなる。このと
き、マイクロコンピュータ（１）は値２１°がステータスＲＡＭ（４）内に存在
するか否かチェックする。
連続的に前記ステータスＲＡＭ （４）をチェックした後、マイクロコンピュー
タ（１）は、ＲＡＭ選択第１スイツチ（６１）をオンにしてＭＤＲ（３）からの
更新内容をマイクロコンピュータのバッファに転送し、ステータスＲＡＭ （４
）の対応ビットをバッファが完全に見つけたかどうかを確認した後、バッファか
らディスクメモリ（７）にデータを転送する動作を継続的に実行する。
他方、上述の動作中にインタラブドイネーブルになると、インクラブドプログラ
ムが第４（ｂ）図に示すように、マイクロコンピュータ（１）内で実行される。
すなわち、ホストコンピュータ（ＨＣ）がディスクメモリ（７）内のデータをア
クセスしているときにインタラブドリクエストがあると、インタラブドサインが
ロジック制御回路（２）に転送され、このロジック制御回路からインタラブドリ
クエストがマイクロコンピュータ（１）のＭＰＵ（１１）側に転送される。
上記インタラブドリクエストの後、ＭＰＵは独自のインタラブドプログラムに従
って、第２メインスイッチ部（５２）をオンにし、第１メインスイッチ部（５１
）をオフにする。
さらに、このとき、マイクロコンピュータ（１）内のバッファが空かどうかをチ
ェックし、空なら即、また空でなければバッファの内容をディスクメモリ（７）
に書いた後、ホストコンピュータ（ＨＣ）がＭＤＲ（３）を完全に使用したかど
うかをチェックする。
ホストコンピュータ側でのアクセス動作が終了すると、マイクロコンピュータ（
１）により制御されたロジック制御回路（２）により第１メインスイッチ部（５
１）がオンとなり、このとき第２メインスイッチ部（５２）は自動的にオフとな
その後、第２図に示したＲ Ａ Ｍ選択第２スイッチ部（６２）が開き、上述し
たステータスＲＡＭ （４）の動作に関連した動作が実行される。
そして、電源がオフとなり、上記ＭＤＲ（３）の内容が消去されると、マイクロ
コンピュータ（１）は、ディスクメモリ（７）の内容がＭＤＲ（３）に転送され
る第１動作を自動的に実行する。
第６図は、ロジック制御回路（２）を介したインタラブドリクエストに従ったプ
ログラムではなく、マイクロコンピュータ側のいわゆるポーリング手法により上
述した機能を遂行できる他のプログラムを示す。
マイクロプロセッサユニットの構成上の観点から、この発明が示すようにＭＤＲ
（３）のメモリアドレスの半分をアロケートすることにより問題が生じる場合に
、ポーリング手法が用いられる。
この場合には、マイクロコンピュータは第１メインスイツチ（５１）およびＲＡ
Ｍ選択第１スイツチ（６１）をオンにしてディスクメモリ（７）のデータをＭＤ
Ｒ（３）にロードする。
この後、マイクロコンピュータはＩ１０ポート（１４）を介して、ＭＤＲＣ３）
に対するホストコンピュータのアプリケーションの内容を直接読み、使用するア
プリケーションが入ってきた場合、印加されたルーチンを実行し、そうでなけれ
ば、ステータスＲＡＭ （４）をチェックし、ホストコンビ二一夕により更新さ
れたＦ、ＩＤＲのデータブロックをディスクメモリに書くルーチンを実行する。
この処理ルーチンでは、ホストコンピュータの使用のためのアプリケーションが
くると、マイクロコンピュータ（１）は第２メインスイツチ（５２）をオンにし
てホストコンピュータがＭＤＲ（３）をアクセス可能にし、ディスクメモリ（７
）に書かれるべきデータがバッファにまだ残っているかどうかをチェックし、残
っていれば、ディスクメモリ（７）に書き、最後にＭＤＲ（３）のフリップフロ
ップを読んで、ＭＤＲ（３）の使用が終了したかどうかをチェックする。
終了していなければ、マイクロコンピュータ（１）は終了するまで上記チェック
を繰り返し、終了したなら、以降のルーチンに進むことにより、マイクロコンピ
ュータ（１）はホストコンピュータ（ＨＣ）により更新されたデータをディスク
メモリ（７）に書き戻す。
この処理ルーチンでは、ホストコンピュータ（ＨＣ）がＭＤＲ（３）をアクセス
しない場合、マイクロコンピュータ（１）は第１メインスイツチ（５１）とＲＡ
Ｍ選択第２スイツチ（６２）をオンにし、ステータスＲＡＭ （４）を読み、更
新データが存在するかどうかをチェックし、更新されていればＲＡ Ｍ選択スイ
チ（６１）をオンにしてＭＤＲ（：３）のブロックをバッファに転送する。
バッファが満杯の場合、マイクロコンピュータ（１）は、ディスクメモリ（７）
にバッファ内容を書き込んでいる間、第２スイッチ部（６２）をオンにして、ホ
ストコンピュータがＭＤＲ（３）を使用できるようにし、その後ＲＡ Ｍ使用ア
プリケーションのフリップフロップをリードする処理に入る。
また、第５図において、ＭＤＲ（３）の相対的に大容量のアドレスに対してマイ
クロコンピュータのアドレスを使用する方法について知る必要がある。
残りのビットを上述したアドレスブロックのアドレスとして使用することにより
、マイクロコンピュータ（１）側から直接ＭＤＲ（３）のアドレスを指定するこ
とができる。そしてＭＤＲ（３）の容量増大に応答して、アドレスが出力ポート
に与えられＭＤＲ（３）の各部が選択される。
ディスクメモリ（７）の内容が上記ＭＤＲにミラーの如く書かれ、ホストコンピ
ュータ（ＨＣ）が上記ディスクメモリ（７）をアクセスするときは、電気的に直
接応答することができる。
従って、この作業はホストコンピュータ（ＨＣ）側の半導体素子と同じ速度で行
われなければならない。
この結果、最大限の機能と効果を得ることができる。
この発明の特徴について云えば、ディスクを用いたコンピュータシステム（１０
）の場合には、ホストコンピュータ（ＨＣ）がコンピュータシステム内のディス
クメモリにアクセスするときは電気的に応答するＭＤＲ５によりデータをリード
／ライトする手段が設けられているので、コンピュータシステムの多くの機能と
効率を保証することができる。
才 １ 図
一？ ２図
才３図
手続補正書
１２．−６
平成元年 月 日
特許庁長官 吉 １）文 毅 殿
１、事件の表示
ＰＣＴ／ＫＲ８９１００００２
２、発明の名称
ミラーディスクＲＡＭシステム
３、補正をする者
事件との関係 特許出願人
氏名 べ、マン、ヒー
４、代理人
東京都千代田区霞が関３丁目７番２号
明 細 書
１、発明の名称
ミラーディスクＲＡＭシステム
２、特許請求の範囲
（１）ホストコンピュータとディスクメモリとの間にキャッシュメモリあるいは
バッファメモリを有するコンピュータシステムにおいて、ディスクメモリと同じ
半導体ＲＡＭを有するミラーディスクＲＡＭ （ＭＤＲ）であり、マイクロコン
ピュータの動作によりディスクメモリと完全に同じ内容を自動的に格納すること
ができ、上記ＭＤＲの全メモリ容量をＢとし、前記ディスクメモリのメモリ容量
をＡとしたとき、ＢがＡと等しくなるように構成されたミラーディスクＲＡ Ｍ
と二ＭＤＲの内容がディスクメモリの内容と異なる場合には、“１”を、同じ場
合には“０°を書き込むことにより、ホストコンピュータがＭＤＲを使用するこ
とにより一更新された内容が存在するかどうかを表し、それにより前記ホストコ
ンピュータによるアクセスが完了後、前記ディスクメモリ内に前記ＭＤＲ内の更
新内容を書き戻すことを可能にするステータスＲＡ Ｍと：
前記マイクロコンピュータが前記ディスクメモリ内のデータを前記ＭＤＲに転送
し、その後前記更新データを前記ディスクメモリ内に転送する際に必要なスイッ
チ制御を行うロジック回路と；および
第１および第２メインスイッチ部、ＲＡＭ選択用第１および第２スイッチ部を制
御するためのプログラムと管理機能を有し、前記ディスクメモリ内のデータを前
記ＭＤＲに転送し、その後ホストコンピュータがＭＤＲを使用した際に生じた更
新データを、前記ホストコンピュータの作業が完了後、前記ディスクメモリに書
き戻すマイクロコンピュータとで構成されることを特徴とするミラーディスクＲ
ＡＭシステム。
（２）前記第１メインスイッチ部とＲＡＭ選択第１スイッチ部が前記Ｍ Ｄ Ｒ
、ディスクメモリ、およびマイクロコンピュータの間に配置され、前記第２メイ
ンスイッチ部が前記ＭＤＲとホストコンビエータとの間に配置され、前記ステー
タスＲＡ ＭおよびＲＡＭ選択第２スイッチ部が前記第１、第２メインスイッチ
部およびＭ Ｄ Ｒとの間に接続され、ロジック制御回路が前記第１および第２
メインスイッチ部およびＲＡＭ選択第１および第２スイッチ部とに接続され、ホ
ストコンピュータとマイクロコンピュータとの間の動作を必要に応じて切り替え
ることを特徴とする特許請求の範囲第１項記載のミラーディスクＲＡＭシステム
。
（３）前記マイクロコンピュータは、更新されたメモリ内容が存在するかどうか
についてステータスＲＡ Ｍをサーチするためのメインプログラムを有し、前記
ディスクメモリ内のデータをＭＤＲに転送し、その後ＭＤＲ内の更新データをデ
ィスクメモリに自動的に書き戻し、割り込みプログラムが前記ホストコンピュー
タからのアクセスに応答可能であることを特徴とする特許請求の範囲第１項記載
のミラーディスクＲＡＭシステム。
（４）前記ロジック制御回路は、ホストコンピュータとマイクロコンピュータの
割り込み端子との間に配置されたフリップフロップおよび割り込み制御フリップ
フロップ（２１）を制御するインバータとを有し、前記フリップフロップ（２２
゜２３）およびインバータは前記第１、第２メインスイッチ部及びＲＡ Ｍ選択
第１、第２スイッチ部との間に配置されていることを特徴とする特許請求の範囲
第２項記載のミラーディスクＲＡＭシステム。
（５）ホストコンピュータとディスクメモリとの間のデータの処理方法において
、
ミラーディスクＲＡＭ （ＭＤＲ）がホストコンピュータとディスクメモリとの
間に配置され、ホストコンピュータからのダイレクトアクセスに応答し、ホスト
コンピュータが前記ＭＤＲを使用した場合に、ステータスＲＡＭとマイクロコン
ピュータとの動作により前記前記ＭＤＲが更新されたデータを前記ディスクメモ
リに書き戻すことを特徴とする５ミラ一デイスクＲＡＭシステム（ＭＤＲＳ）の
使用方法。
（６）前記マイクロコンピュータは割り込みプログラムを有し、この割り込みプ
ログラムを用いて前記ディスクメモリ内のデータを自動的にＭ Ｄ Ｒに転送し
て、ホストコンピュータが使用できるようにし、その後更新されたデータをブロ
ック単位で前記ディスクメモリに書き戻すことを特徴とする特許請求の範囲第５
項記載のＭ Ｄ ＲＳの使用方法。
（７）前記マイクロコンピュータは割り込みプログラムではなく、ポーリングプ
ログラムにより前記ディスクメモリ内のデータをＭ Ｄ Ｒに転送し、更新され
たデータを前記ＭＤＲからディスクメモリに書き戻すことを特徴とする特許請求
の範囲第５項記載のＭＤＲＳの使用方法。
３、発明の詳細な説明
［発明の目的］
（産業上の利用分野）
この発明はコンピュータの補助メモリシステムに関する。
この発明は、比較的大容量のディスクメモリから必要なデータをホストコンピュ
ータがアクセスする場合の、いわゆるコンピュータミラーディスクＲＡＭシステ
ムに関する。このシステムは、ディスクメモリと同じ容量のミラーディスクＲＡ
Ｍを作ることにより、ホストコンピュータにより、直接アクセス可能であり、デ
ィスクメモリ内のデータは自動的にミラーの如く格納できるためミラーディスク
と呼ばれ、ホストコンピュータ自身のメモリとして構成される。
（従来技術）
汎用コンピュータシステムにおける補助メモリ装置では、必要なデータをアクセ
スする場合に、機械的手段によってのみ動作されるディスク装置を通常使用する
。このようなディスク装置は比較的大容量であるので広く使用されている。
しかしながら、上記ディスク装置を補助メモリ装置として使用するコンピュータ
システムでは、ホストコンピュータに接続されるすべての種類の端末装置から要
求されるデータ処理は時分割により行われ、上記端末装置に対する処理動作は、
上記ホストコンピュータの制御のもとに、ディスク装置から必要なデータをアク
セスした後、データとして供給される。
従って、従来技術では機械的に動作するディスク装置を用いていたため、ホスト
コンピュータが必要なデータをアクセスするのに時間がかかりすぎる。
この場合、機械的にアクセスする時間はミリセカンドのオーダである。
それゆえ、従来のコンピュータシステムはナノセカンドのオーダの処理速度を有
するコンピュータの効率と能力から鑑みて、処理速度が遅くなり使用に適さない
。
必要なデータは円盤上の磁気ディスク上の存在するので、データ処理は、１ワー
ドに対してトラックと適当なゾーンを機械的な方法によりアクセスし、読みだし
および書き込みを行うことにより成される。
従って、上記方法では、コンピュータのデータ処理速度はコンピュータ側から見
ると、非常に遅い。
上述したように、データアクセスに要する時間が増大すると、コンピュータシス
テム全体の障害となるので問題である。
また、従来のコンピュータシステムでは、上述した問題を解決するための手段と
して、キャッシュメモリ、メモリバッファおよびメモリ管理手段が知られている
。
上述した装置を用いた例としては、例えばオーストリア特許庁によるサーチレポ
ートに記載された日本国特許公報第６２−９２０２２号（西独特許公報ＤＥ−３
６３５３９４号〈従来技術１〉）、日本国特許公報第６１−２７３６５０号（ヨ
ーロッパラ特許第０２０３６０１号〈従来技術１〉）、日本国特許公報第５８−
７６９５号（ヨーロッパ特許第００７７４５号〈従来技術３〉）がある。
従来技術１は、ディスク装置内のデータを半導体メモリであるバッファに前もっ
て転送する方法においてアクセススピードを高めるロジックシステムを開示して
いる。また、従来技術２は、ＣＰＵがキャッシュメモリ内のデータをアクセスし
、リードミスである場合に効率良くデータ転送を行う手段を開示している。
さらに、従来技術３はキャッシュメモリにサブシステムを設け、ディスク装置と
キャッシュメモリ間の通信を管理してアクセスタイムを短くするデータ処理手段
を開示している。
しかしながら、これらの従来技術では、ディスク装置に記録された全データをＡ
とし、バッファメモリおよびキャッシュメモリに記録された全データをＢとする
と、キャッシュメモリあるいはバッファに記録されたデータＢはディスク装置内
のデータＡに比べて非常に小さいので、アクセスタイムを完全に短くすることは
不可能である。すなわち、ディスク装置とキャッシュメモリ間のデータ交換は必
ず必要であり、アクセスタイムの遅延は避けられない。
言い替えれば、ディスクメモリに比べて比較的小さい容量のキャッシュメモリを
ホストコンピュータがアクセスする場合に、キャッシュミスが起こり、この１ヤ
ツシユミスに対処するための多重プログラムとハードウェアが必要になる。
それゆえ、ディスクメモリを高速にアクセスするためにキャシュシステムを採用
した従来のコンピュータは、キャッシュメモリの容量がディスクメモリの容量よ
りも小さいので、アクセス時間の短縮化には限界があり、満足できるものではな
い。
特に、バッファメモリとキャッシュメモリとを有した上記コンピュータシステム
では、揮発性メモリであるバッファメモリとキャッシュメモリ内のデータは電源
装置の誤動作により消失する恐れがある。
従って、動作を再開させるための時間と労力の損失は避けられない。
（発明が解決しようとする課題）
この発明の目的はメモリディスクと同一内容を有するミラーディスクＲＡＭを設
け、ミラーデ。
イスクＲＡ Ｍとホストコンピュータとを一体化した電気システムにするための
技術手段を設けることにより処理速度を大幅に高めた新規なコンピュータミラー
ディスクＲＡＭシステムを提供することである。
この発明の他の目的は、ミラーディスクＲＡ Ｍシステム（Ｍ Ｄ Ｒ） 自身
内にメモリとマイクロコンピュータを有することにより、ディスクメモリのメモ
リ容量に比例して、可変かつ選択的に容量を設定可能とすることにより、簡単に
コンピュータシステムに使用されるディスク容量を変更することのできるＭＤ
ＲＳを提供することである。
特に、この発明の特徴は、自動的にミラーのようにディスクメモリの内容をＭ
Ｄ Ｒに転送するとともに、ホストコンピュータの仕事が完了すると、更新され
た内用をディスクメモリ上に格納してバックアップを取る能力を有するホストコ
ンピュータやマイクロコンピュータからの要求に応答して、上述した必要な回路
ブロックを択一的に制御する、すくなくともマイクロコンピュータとメモリとを
ＭＤＲ３が有していることである。
（実施例）
第１図はこの発明の要部を示すブロック図である。この実施例では、ＭＤＲ３（
１０）はホストコンピュータ（ＨＣ）とディスクメモリ（７）との間に設けられ
ている。
このＭＤＲ３（１０）は、ホストコンピュータ（ＨＣ）がディスクメモリ（７）
をアクセスするときには、直接データをアクセスできるように、ディスクメモリ
（７）内に記憶されている内容と同じ内容がＭＤＲ（３）に記憶されており、ホ
ストコンピュータ（ＨＣ）の動作が完了すると、ＭＤＲ（３）上この更新データ
がディスクメモリ（７）にバックアップされるように構成されている。
第２図に上記ＭＤＲ３（１０）の具体例を示す。
この例では、ＭＤＲＳ （１０）はホストコンピュータ（ＨＣ） 、およびディ
スクメモリ（７）と接続され、ＭＤＲＳ（１０）内には、ステータスＲＡＭ （
４） 、マイクロコンピュータ（１）、ロジック制御回路（２）、第１、第２メ
インスイッチ部（５１，５２） 、ＲＡＭ選択第１、第２スイッチ部（６１−、
６２） 、およびディスクメモリ（７）と同容量のＭＤＲ（３）が相互接続され
ている。
上述したＭＤＲ（３）は、ディスクメモリ（７）と同容量の複数のＲＡＭ（Ｒａ
ｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されている。
ＭＤＲ３内のマイクロコンピュータ（１）はディスクメモリ（７）の全内容をＭ
ＤＲ（３）に書いたり、コンピュータの使用により生じたＭ Ｄ Ｒ（３）用更
新内容をディスクメモリ（７）にバックアップとして書いたり、ステータスＲＡ
Ｍ （４）、第１、第２メインスイッチ部（５１，５２）、およびＲＡＭ選択第
１、第２スイッチ部（６１゜６２）を制御する能力を有するロジック制御回路（
２）を制御する処理プログラムを有する。上記ステータスＲＡＭ （４）および
ＭＤＲ（３）は、ホストコンピュータ（ＨＣ）およびマイクロコンピュータ（１
）から第１、第２メインスイッチ部（５１，５２）を介してアクセス可能なよう
に構成されている。
アクセス要求ライン（ＡＲ）は、上記ロジック制御回路に接続され、アクセスア
クルッジラインは、ロジック制御回路によりホストコンビュー夕（ＨＣ）のアク
セスアクルッジ（ＡＡ）に接続されている。
他方、上記ロジック制御回路（２）は、次の条件を有する。
マイクロコンピュータ（２）がディスクメモリ（７）の内容をＭＤＲ（３）に転
送しているときは、ホストコンピュータ（ＨＣ）と、ステータスＲＡＭ （４）
およびＭＤＲ（３）との間の第２メインスイッチ部（５２）はオフになり、第１
メインスイッチ部（５１）はオンとなる。また、ホストコンピュータ（ＨＣ）が
ＭＲＤＳ （１０）をアクセスしているときは、第２メインスイッチ部（５２）
はオンとなり、第１メインスイッチ部（５１）はオフとなる。マイクロコンピュ
ータ（１）がホストコンピュータ（ＨＣ）により作られたＭＤＲ（３）用更新デ
ータのバックアップを取るときは、ＲＡＭ選択第２スイツチ（６２）がオンとな
り、ＲＡＭ選択第１スイツチ（６１）はオフとなり、第１および第２メインスイ
ッチ部（５１）、（５２）はそれぞれオンおよびオフとなる。ホストコンピュー
タ側でのアプリケーションサインがマイクロコンピュータ（１）に送られ、ＭＤ
Ｒ（３）に対するホストコンピュータの使用が認証され、ホストコンピュータ（
ＨＣ）がＭＤＲの使用を完了するとアクセス完了サインがマイクロコンピュータ
（１）に送られる。
上記ロジック制御回路（２）が上記条件を満たす限り、どのようなロジック構成
でも良いことは、当業者には容易に考えられる。
他方、第３図は上記ロジック制御回路（２）の例である。
このロジック制御回路（２）は、ＲＡ Ｍ選択第１、第２スイツチ（６１，６２
） 、および第１、第２メインスイッチ部（５１，５２）を択一的に制御するイ
ンバータ、第２、第３フリ・ツブフロ・ツブ（２，２３）、およびマイクロコン
ピュータ（１）のＩＯボートとホストコンピュータ（ＨＣ）側のアクセスリクエ
ストライン（Ａ Ｒ）との間に接続された第１フリツプフロツプ（２１）を有し
ている。
このロジック制御回路（２）は必要なスイ・ソチング制御を行う。すなわち、ホ
ストコンピュータがアクセスを要求した場合に、ディスクメモリ（７）の内容を
ＭＤＲ（３）にロードして、ホストコンピュータ（ＨＣ）がＭＤＲ（３）を使用
可能にし、その後、ＭＤＲ（３）の更新内容を、更新ブロックをチック後ディス
クメモリに書き戻す際に、第１、第２メインスイツチ（５１，５２）およびＲＡ
Ｍ選択第１、第２スイッチ部（６１゜６２）の制御を行う。
上記ステータスＲＡｌｉ（４）はディスクメモリ（７）とＭＤＲ（３）が同じ内
容となるようにするために用いられる。
すなわち、データがディスクメモリ（７）からＭＤＲ（３）上にロードされる最
初のステ・ノブにおいて、ステータスＲＡＭのビットに零の値が書かれる。ステ
ータスＲＡＭ （４）のビットはディスクメモリ（７）のブロックに相当し、デ
ィスクメモリ（７）ｈＭＤＲ（３）のデータがプロ・ツク分同じであれば、値零
になるように設計されている。
この例では、ディスクメモリ（７）は、プロ・ツク単位でデータを扱い、ステー
タスらＭ（４）は、ＭＤＲ（３）およびディスクメモリ（７）のブロック数と同
じ数のビットを有している。
ＭＤＲ（３）のあるブロックがホストコンピュータ（ＨＣ）により更新されると
、ステータスＲＡＭ （４）の対応するビットに値“１”が自動的に書かれる。
この値はブロックのアドレスを示しており、ホストコンピュータ（ＨＣ）がＭＤ
Ｒ（３）に対するアクセスを完了すると、マイクロコンピュータ（１）はステー
タスＲＡＭ （４）をサーチすることによりＭＤＲ（３）上の更新されたブロッ
クアドレスを知ることができ、この結果、データをディスクメモリに書き戻すこ
とによりＭＤＲ（３）とディスクメモリ（７）の内容を同じにすることができる
。
第５図はマイクロコンピュータ（１）、ディスクメモリ（７）および第１、第２
メインスイ・ソチ部（５１，５２）の相関関係を詳細に示す図である。
第５図が示すように、マイクロコンピュータ（１）はＭＰＵ （１１） 、ＲＯ
Ｍ （１２）、ＲＡＭ （１３） 、Ｉ１０ポート（１４）で構成され、アドレ
スバス（ＡＢ）、データバス（ＤＢ）、およびマイクロコンピュータ側のＩ１０
ポート（１４）はそれぞれ第１メインスイッチ部（５１）に接続され、Ｉ１０ポ
ート（１４）の他方側はデ、イスクメモリ（７）に接続されている。
マイクロコンピュータ（１）は上記第１メインスイッチ部（５１）を介してアド
レスバス（ＡＢ）、データバス（ＤＢ）、およびＲＥＡＤ／ＷＲＩ ＴＥ （Ｒ
／Ｗ）ラインに接続され、アドレスバス（ＡＢ）およびデータバス（ＤＢ）は第
２メインスイッチ部（５２）および別のＲＥ Ａ Ｄ。
／ＷＲＩ Ｔ Ｅ （Ｒ／Ｗ）ラインに接続されている。
アドレスラインにおいて、ステータスＲＡＭ（４）側のアドレスビットは、マイ
クロコンピュータ（１）のＭＰＵ （１１）により制御されるメモリブロックア
ドレスラインとして使用される。
マイクロコンピュータ（１）のＭＰＵアドレスの半分は、マイクロコンピュータ
側のアドレスとして私用することができ、残りをＭＤＲ（３）のアドレスとして
使用することができる。
以下、この発明の作用および処理手順について述べる。
すなわち、電源がオンになると、この発明のＭＤＲ５（１０）はディスクメモリ
（７）内に記憶されたデータを、第１図に示すように自動的にＭＤＲ（３）上に
ロードする。
このとき、マイクロコンピュータ（１）は第４（ａ）図に示すプログラムに従っ
て動作する。
すなわち、マイクロコンピュータ（１）はロジック制御回路（２）を介して第１
メインスイッチ部（５１）をオンにし、さらにＲＡＭ選択第１スイッチ部（６１
）をオンにする。
次に、マイクロコンピュータ（１）はＲＯＵＴＩＮＥを介してデータ格納動作を
実行する。この結果、ディスクメモリ（７）に記憶されたデータがＭＤＲ（３）
にそのまま格納される。
上記ＭＤＲＣ３）は揮発性メモリであり、ディスクメモリ（７）は不揮発性メモ
リである。
上記動作が完了すると、マイクロコンピュータ（１）はインタラブドイネーブル
状態となり、その後、ＲＡＭ選択第２スイッチ部（６２）がオンとなる。このと
き、マイクロコンピュータ（１）は値“１”がステータスＲＡＭ （４）内に存
在するか否かチェックする。
連続的に前記ステータスＲＡＭ （４）をチェックした後、マイクロコンピュー
タ（１）は、ＲＡＭ選択第１スイツチ（６１）をオンにしてＭＤＲ（３）からの
更新内容をマイクロコンピュータのバッファに転送し、ステータスＲＡ Ｍ、（
４）の対応ビットをバッファが完全に見つけたかどうかを確認した後、バッファ
からディスクメモリ（７）にデータを転送する動作を継続的に実行する。
他方、上述の動作中にインタラブドイネーブルになると、インタラブドプログラ
ムが第４（ｂ）図に示すように、マイクロコンピュータ（１）内で実行される。
すなわち、ホストコンピュータＣＨＣ）がディスクメモリ（７）内のデータをア
クセスしているときにインタラブドリクエストがあると、インタラブドサインが
ロジック制御回路（２）に転送され、このロジック制御回路からインタラブドリ
クエストがマイクロコンピュータ（１）のＭＰＵ（１１）側に転送される。
上記インタラブドリクエストの後、ＭＰＵは独自のインタラブドプログラムに従
って、第２メイシスイツチ部（５２）をオンにし、第１メインスイッチ部（５１
）をオフにする。さらに、このとき、マイクロコンピュータ（１）内のバ・ソフ
ァが空かどうかをチェックし、空なら即、また空でなければバッファの内容をデ
ィスクメモリ（７）に書いた後、ホストコンピュータ（ＨＣ）がＭ Ｄ Ｒ（３
）を完全に使用したかどうかをチェックする。
ホストコンピュータ側でのアクセス動作が終了すると、マイクロコンピュータ（
１）により制御されたロジック制御回路（２）により第１メインスイッチ部（５
１）がオンとなり、このとき第２メインスイッチ部（５２）は自動的にオフとな
る。
その後、第２図に示したＲＡＭ選択第２スイッチ部（６２）が開き、上述したス
テータスＲＡ Ｍ（４）の動作に関連した動作が実行される。
そして、電源がオフとなり、上記ＭＤＲ（３）の内容が消去されると、マイクロ
コンピュータ（１）は、ディスクメモリ（７）の内容がＭＤＲ（３）に転送され
る第１動作を自動的に実行する。
第６図は、ロジック制御回路（２）を介したインタラブドリクエストに従ったプ
ログラムではなく、マイクロコンピュータ側のいわゆるポーリング手法により上
述した機能を遂行できる他のプログラムを示す。
マイクロプロセッサユニットの構成上の観点から、この発明が示すようにＭＤＲ
（３）のメモリアドレスの半分をアロケートすることにより問題が生じる場合に
、ポーリング手法が用いられる。
この場合には、マイクロコンピュータは第１メインスイツチ（５１）およびＲＡ
Ｍ選択第１スイツチ（６１）をオンにしてディスクメモリ（７）のデータをＭＤ
Ｒ＜３＞にロードする。
この後、マイクロコンピュータはＩ１０ポート（１４）を介して、ＭＤＲＣ３＞
に対するホストコンピュータのアプリケーションの内容を直接読み、使用するア
プリケーションが入ってきた場合、印加されたルーチンを実行し、そうでなけれ
ば、ステータスＲＡＭ （４）をチェックし、ホストコンピュータにより更新さ
れたＭＤＲのデータブロックをディスクメモリに書くルーチンを実行する。
この処理ルーチンでは、ホストコンピュータの使用のためのアプリケーションが
くると、マイクロコンピュータ（１）は第２メインスイツチ（５２）をオンにし
てホストコンピュータがＭＤＲ（３）をアクセス可能にし、ディスクメモリ（７
）に書かれるべきデータがバッファにまだ残っているかどうかをチェックし、残
っていれば、ディスクメモリ（７）に書き、最後にＭＤＲ（３）のフリップフロ
ップを読んで、ＭＤＲ（３）の使用が終了したかどうかをチェックする。
終了していなければ、マイクロコンピュータ（１）は終了するまで上記チェック
を繰り返し、終了したなら、以降のルーチンに進むこのにより、マイクロコンピ
ュータ（１）はホストコンピュータ（ＨＣ）により更新されたデータをディスク
メモリ（７）に書き戻す。
この処理ルーチンでは、ホストコンピュータ（ＨＣ）がＭＤＲ（３）をアクセス
しない場合、マイクロコンピュータ（１）は第１メインスイツチ（５１）とＲＡ
Ｍ選択第２スイツチ（６２）をオンにし、ステータスＲＡＭ （４）を読み、更
新データが存在するかどうかをチェックし、更新されていればＲＡ Ｍ選択スイ
チ（６１）をオンにしてＭＤＲ（３）のブロックをバッファに転送する。
バッファが満杯の場合、マイクロコンピュータ（１）は、ディスクメモリ（７）
にバッファ内容を書き込んでいる間、＠２スイッチ部（６２）をオンにして、ホ
ストコンピュータがＭｄＲＣ３）を使用できるようにし、その後ＲＡＭ使用アプ
リケーションのフリップフロップをリードする処理に入る。
また、第５図において、ＭＤＲ（３）の相対的に大容量のアドレスに対してマイ
クロコンピュータのアドレスを使用する方法について知る必要がある。
残りのビットを上述したアドレスブロックのアドレスとして使用することにより
、マイクロコンピュータ（１）側から直接ＭＤＲ（３）のアドレスを指定するこ
とができる。そしてＭＤＲ（３）の容量増大に応答して、アドレスが出力ポート
に与えられＭＤＲ（３）の各部が選択される。
ディスクメモリ（７）の内容が上記ＭＤＲにミラーの如く書かれ、ホストコンピ
ュータ（ＨＣ）が上記ディスクメモリ（７）をアクセスするときは、電気的に直
接応答することができる。
従って、この作業はホストコンピュータ（ＨＣ）側の半導体素子と同じ速度で行
われなければならない。
この結果、最大限の機能と効果を得ることができる。
この発明の性格について云えば、ディスクを用いたコンピュータシステム（１０
）の場合には、ホストコンピュータ（ＨＣ）がコンピュータシステム内のディス
クメモリにアクセスするときは電気的に応答するＭＤＲ３によりデータをリード
／ライトする手段が設けられているので、コンピュータシステムの多くの機能と
効率を保証することができる。
４、
【図面の簡単な説明】
第１図はこの発明の概略図である。
第２図は第１図をより具現化したこの発明のブロック図である。
第３図は第２図のロジック制御回路の好的実施例を示す。
第４（ａ）図は、この発明のマイクロコンピュータ内で実行されるメインプログ
ラムのフローチャートを示す。
第４（ｂ）図は、この発明のマイクロコンピュータ内で実行されるインタラブド
プログラムのフローチャートを示す。
第５図は、この発明におけるマイクロコンピュータ、ミラーディスクＲＡＭ、お
よびディスクメモリを利用した実用例を示す。
第６図は、この発明において、他のソフトウェアにより実行可能なＭＤＲの動作
のプログラム例を示す。
１０・・・ミラーディスクＲＡＭシステムト・・マイクロコンピュータ
２・・・ロジック制御回路
３・・・ミラーディスクらＭ（ＭＤＲ）４・・・ステータスＲＡＭ
出願人代理人 弁理士 鈴江武彦
国際調査報告