JPS5866112A

JPS5866112A - コンピユ−タシステム

Info

Publication number: JPS5866112A
Application number: JP56164073A
Authority: JP
Inventors: Hiroshi Hashimoto; 橋本　央
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-10-16
Filing date: 1981-10-16
Publication date: 1983-04-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は例えばプロセスのシーケンスコントローラ等に
適用して好適なコンピュータシステムに係り、特に１ビ
ツトの論理処理ｔマイクロコンピュータを用いて高速的
に並列処理するコンピュータシステムにｘする。

従来、プロセス制御（使用するマイクロコンピュータを
含むコンピュータシステムの基本動作は、外部からプロ
セス状態信号（以下、入力データと指称する）を読取っ
た後、プログラムに従って入力データを演算処理し、そ
の処理結果に基づいて外部に制御信号または異常時のみ
書報信゛号を出力する動作をとっている。

コノコンピュータシステムの構成は、外部力らの入力デ
ータを読取る入力インターフェイスと、外部に制御信号
またＦｉ警報信号を出力する出力インターフェイスと、
プログラムに従って入力データを演算処理するマイクロ
コンピュータ（以下、ＣＰＵと指称する）と、入力イン
ターフェイスからの入力データや出力インター７エイス
への出力データおよび前記プログラム等を格納するメモ
リとで構成されている。更に、システムに関連する構成
要素としては、各部間のデータ信号授受を司るデータバ
スと、ＣＰＵから出力されたアドレス信号をメモリ等に
伝達するアドレスバスとを備えている。

一方、この種の工業用コンピュータシステムで取り扱う
データ形式は、温度、圧力、電圧、電流および抵抗値な
どのアナログ量を複数のビット符号列で表わすデータ形
式と、スイッチのオン・オフや弁の開閉のように１ピッ
ト符号によって１つの状態を表わすデータ形式のものと
がある。すなわち、前者は、１／（イト８ビツトまたＦ
ｉｌワード１６ビツトの符号列をＣＰＵのデータ最小単
位として処理する手法である。市販のＣＰＵは、複数の
ビット符号列の処理速度を上げるため、バイトまたはワ
ードデータを一度にアクセスで自るように）（イトまた
はワード。

の並列処理方式を採用している。つます、）（イトアク
セスのＣＰＵでは、メモリや入出力インターフェイスか
らデータ信号をアクセスする場合、８ビツトのデータ信
号を一度にＣＰＵに読み込んだり、゛またはＣＰＵから
出力したりする。。

このため、８ビット並列処理のＣＰＵｔ含むコンピュー
タシステムとしては、入力インター７エイス、出力イン
ターフェイスおよびメモ１７はそれぞれ８ピツ）１一度
に並列アクセスできる構成としている。

しかし、一般に、工業用コンピュータシステムで取り扱
うデータ形式のもの、つまり、スイッチのオン・オフや
弁の開閉等のように１ビツトで１つの状態を表わすもの
は、データの並列処理を行なうに際し、後述するように
不利益となる場合が多い、特に、シーケンスコントロー
ラ（フログラマプル・ロジック・コントローラ）のよう
に１ビツトの論理演算を多く行なうコンピュータシステ
ムでは、その不利益面が顕著に現われてくる。

次に、シーケンスコントローラに適用した従来の工業用
コンピュータシステムについて第１図を参照して説明す
る。なお、第１図ｔｉ８ビットの並列処理を行なうＣＰ
Ｕを使用したコンピュータシステムの概要を示す、先ず
、システムの構成について述べる。第１図において１０
１はアドレス指定、入力データの読込みおよびプログラ
ムに基づいて８ビツパト構成のアキュムレータ１０２で
データの演算を行なうＣＰＵ。

１０３はＣＰＵｌ０Ｉからのアドレス信号會各部に伝達
するアドレスバスライン、１０４ｔｔ各部間のデー−授
受を司る８ビット並列処理のデータバスライン、１０５
はスイッチ、リレー接点勢ＳＯ〜Ｓ７のオン・オフによ
って生ずる外部プロセスの入力データをＣＰＵｌ０Ｉか
らのアドレス指定に基づいて対応するゲート回路１０６
からデータバス１０４へ出力する入力インター７エイス
である。従って、入力インター７エイス１０５は図示し
ていないがアドレス判定手段を持っている。１０７はＣ
ＰＵｌ０Ｉからのアドレス指定に基づいて対応するラッ
チ回路１０８へ演算処理結果である制御信号または蕾報
信号をラッチする出力インターフェイスである。この出
力インターフェイス１０７のラッチ内容に応じてプロセ
スの制御対象１０９Ｆ１制御される。１１Ｏは入力デー
タ、出力データおよびプログラム等を格納するメモリで
ある。なお、このメモリ１１０は８ビット配列構成であ
る。

而して、シーケンスコントローラにおけるデータ処理は
、前述したように外部からの入力データを読み取った後
、制御用プ日グラム（図示せず）に従って演算処理を行
ない、この演算結果の処理データを外部へ出方する動作
であるが、データ処理手法が殆んど１ビット単位である
点に特徴をもっている。

例えばリレー接点Ｓ４とスイッチＳ５とが両方ともオン
したとき、つまり論理積をとってこの結果がオンのとき
に制御対象（例えば弁等）１０９を制御する単純なシー
クンス動作について、プログラミングステップに基づい
て説明する。なお、スイッチ等ｓ４，８５のオン入力デ
ータはメモリ１１０のメモリアドレス０の４ビツトおよ
び５ビツト目に格納し、さらに出方データはアドレス１
の３ビツト目に格納するものとする。先ず、ＣＰＵｌ０
Ｉはアドレスの指定により外部プロセスの入力データ４
を入力インターフェイス１０５を介してＣＰＵ内のアキ
ュムレータ１０２に読み取った後、メモリアドレス０の
４ビツト目に格納する。引き続き、ｃＰＵは同様の手法
に基づいて外部プロセスの入力データ５をアキュムレー
タ１０２に読み取ってメモリアドレス０の５ビツト目に
格納する０次に、以上のデータ４．５を論理積演算を行
なってその結果をメモリアドレス１の２ビツト目に格納
する処理動作を行なう必要がある。この処理動作の注意
としては、アドレス１０２ビツト目を除けば、同アドレ
ス１の他ビットのデータ８゜９．１１〜１５は他の論理
処理の用に供しているためデータ変更できないことであ
る。

そしてデータ４．５の論理積演算結果をメモリに記憶し
、シフト動作をくりかえして弁１０９を制御する。

さらに複数の入力点、出力点をコントロールするディジ
タル入力回路１０５．出力回路１０７が複数のプリント
基板上に存在する場合、例えば８ビツトバスのＣＰＵｔ
用いてシーケンスコントローラ郷の処理を行なう場合に
ついて１うと、例えば、プリント配線板１の２ビツト目
のデータと、プリント配線板２の３ビツト目の論理積を
取り論理１ならば、プリント配線板３の４ビツト目に出
力することを行なわせたいときには次の手順が必要とな
る。

（１）フリント配線板１のデータをＣＰＵに読み込む。

（２）２ｂ目目のデータ抽出のためシフト動作またはビ
ットチェックを行なう。

（３）プリント配線板２のデータをＣＰＵに読み込む。

（４）３ビツト目のデータ抽出のためシフト動作または
ビットチェックを行なう。

（５）　　（２）、　（４）で得られた結果の論理積を
取る。

（６）　　（５）の結果が論理＝＝１ならプリント配線
板３に出力している状態を読み出し４ビツト目のみ操作
して１とし、他のビットはそのままの状態で出力する。

この様に並列処理で行なうためには、従来では多くのビ
ット操作が必要となる。

以上のような従来システムは、１ビツトの論理処理を並
列処理用マイクロコンピュータで実施する場合、単純な
論理演算でさえも多くの命令ステップを必要とする。さ
らに、一般のシーケンス制御では、多くの入力点数およ
び出力点数を処理しなければならない。この場合、単純
な論理和演算処理のみでなく、オア演算処理やナンド（
ＮＡＮＤ）演算処理、ノア（ＮＯＲ）演算処理等が加わ
るため、ＣＰＵｌ０Ｉは非常に複雑な処Ｉｌを余儀なく
される。

この場合、コンピュータシステムにおけるプログラムテ
クニックとしては、アンドおよびオア等の演算処理のサ
ブルーチン化と、処理点数の増大に伴なうテーブル方式
化とを施こす必要がある。その詳細に関しては、ここで
は特に述べないが、この処理手法の欠点は処理速度が遅
いことである０例えばサブルーチン化す゛ると、プログ
ラムのコーリングシーケンスやサブルーチンで行なうと
睡メインルーチンのデータを他のレジスタへ一時退避さ
せる等の無駄な命令ステップが増大し、処理速度を大き
く遅らす欠点がある。

本発明は上記実情にかんがみてなされたもので、その目
的とするところは、ディジタル入出力回路を構成するプ
リント配線板について入力点数、出力点数に相当するア
ドレスを割付け、中央演算部と接続されるデータバスの
特定の一つのラインのみを使用してデータの受渡しを行
い、°メモリ配列構成として、並列処理の優位性をその
−１１保持し、かつシーケンス制御で要求される１ビツ
トの論理演算処理の命令ステップ数を大幅に減少させう
る構成とし、これにより処理速度および制御周期を大幅
に短かくするマイクロコンピュータシステムを提供する
ものである。

また、本発明の他の目的は、データの読出しおよび書き
込み制御を大幅に改善してシーケンス制御で要求される
高速処理に十分適応しうるマイクロコンピュータシステ
ムを提供するものである。

以下、本発明の詳細な説明するにあ九９、先ス、本発明
システムに使用するプリント配線板のアドレス空間の配
列構成について第２図を参照して説明する。このアドレ
ス空間は、各プリント配線板の出力点、入力点ｔ−順次
並らべ８ビツトまたは１６ビツトの並列処理ビット数ご
とに１つのアドレスを割りｉてる。従って、ＣＰＵＦｉ
Ｉアドレス８ビットのデータを持つ各プリント配線板に
対し１つのアドレスを指定すると、同プリント配線板か
ら８ビツトまたは１６ビツト単位のデータを−み出す、
或いはＣＰＵの演算結果を出力できる。ところで、本発
明のアドレス空間は次の２つの点に特徴をもったもので
ある。その１つは、８ビツトまたは１６ビツトの並列処
理可能なアドレス空間において、例えば前者の１バイト
（８ビツト）を並列処理で色るアドレス空間には１バイ
トごとに８つのアドレスを割０嶺てる。同様に、後者の
１ワード（１６ビツト）を並列処理できるアドレス９間
にはｌワードごとに１６のアドレスを割り当てる。従っ
て、かかるプリント配線板のアドレス空間構成とすれば
、ＣＰＵ＃′１８本または１６本存在するデータバスラ
インのうち特定の１つのデータバスラインを利用して指
定アドレスのビットデータをアクセスできる。他のもう
１つの点は、各バイトまたはワードに特定の代表アドレ
ス金側り当て、その代表アドレスを指定すれば８ビツト
または１６ビツトデータを並列アクセスできる構成であ
る。第２図は８ビット並列処理のアドレス空間を示し、
かつ１ビツトデータをアクセスできる特定の１データバ
スラインとして例えば各アドレスのビットＯのデータバ
スラインで行なう例について示している。さらに、並列
アクセスできる特定の代表アドレスとしてはアドレス０
，８．１６であることを示している。なお、実際には、
アドレス０゜８．１６の１バイト（８ビツト）のみにメ
モリが存在し、他のアドレス１〜７，９〜１５゜１７に
はメモリは存在しない。

次に、以上のように構成されたプリント配線板の入力回
路のアドレス空間からＣＰＵへどのような形式でデータ
が入力演算□され、またはＣＰＵからプリント配線板の
出力回路のアドレス空間へデータが書き込めるかについ
て説明する。

■　先ず、代表アドレス０，８．１６からデータを読み
出す場合０例えばＣＰＵがアドレス空間のアドレス０を
指定すると、第３図（１）に示すようにそのアドレス０
の８ビツトデータが並列に読み出される。

■　次に、アドレス１〜７，９〜１５．１７〜からデー
タを読出す場合０例えばＣＰＵがアドレス空間ヘアドレ
ス４または５ｔ−指定すると、代表アドレス０の８ビツ
トデータが第２図に示す矢印のように総て０ビツト目に
変換され読み出される。従って、第３図（ｂ）に示すよ
うに、アドレス０の４ビツトおよび５ビツト目のビット
データ４．５はアドレスＮ１４゜５の０ビツトから読み
出されることになる。

■　アドレス１〜７．９〜１５．１７〜へデータを出力
する場合、当該アドレス１〜７．９〜１５．１７〜を指
定しそのアドレスの０ビツト目のデータバスラインにデ
ータを書き込むと、そのデータは当該指定アドレス１〜
７゜９〜１５．１７〜に対応する代表アドレス０゜８．
１６の指定ビットに書き込まれる。即ち、第２図に示す
矢印線と全く逆の方向でデータの出力動作が行なわれる
。例えば、アドレス４のθビット目にデータ１を出力す
ると、代表アドレス０の４ビツト目（データ４）が＠１
”となる。

■　代表アドレス０，８．１６へ７’−タｔ−出方する
場合、このデータ出力はＣＰＵがらの切換え信号により
、２つのタイプの動作を行なう。その１つは、アドレス
１〜７，９〜１５゜１７〜と同様に０ビツト目のみを書
き変える動作である。他の１つは、ＣＰＵがら出方され
る８ビツトのデータをそのｉま書き込む方式である。従
って、後者は代表アドレスの８ビツトのデータ内容は総
て書き変えられる。

次に、第４図は第２図に示すアドレス空間を採用したマ
イクロコンピュータシステムの入出力回路の信号送受系
統のブロック図である。

並列処理を行なうマイクロコンピュータ（以下、ＣＰＵ
と指称する）とプリント配線板のインターフェイスは８
ビツトデータバスライ／１２６およびアドレスバスライ
ンを介して接続されている。つまり、このデータバスラ
イン１２６ＵＣＰＵとインターフェイスとの間でデータ
の受は渡しを行なう機能を持っている。また、アドレス
バス２インはＣＰＵから出力するアドレスをインターフ
ェイスへ伝達する機能を持っている。１２９はＣＰＵか
ら入力される方向選択信号により、ＣＰＵからのデータ
をインターフェイスへ、或いはインターフェイスのデー
タ＝ｉＣＰＵへ渡す双方向バスドライブ回路である。１
３１はＣＰＵから出力されるアドレスバスラインのうち
下位の３ラインのアドレスをデコードし、８つのビット
選択信号を作成するアドレスデコーダである。１３３ｔ
ｉアドレスデコーダ１３１からのビット選択信号に基づ
いて特定の１′）ｔ−ゲートオンしてインターフェイス
からのもしくはへのデータをデータラインに乗せるゲー
ト回路群である。そして３ステイトゲートより構成され
ている。つまり、このゲート回路群１３３ｔｉ８ビット
並列処理構成となっているＣＰＵ　１２５やインターフ
ェイスのアドレス空間からのデータを特定の１つのデー
タノ（スラインに乗せたり、或いは逆に特定の１つのデ
ータバスラインからくるデータを指定のデータノ（スラ
インに乗せる機能を持っている。

次に、以上のように構成するマイクロコンピュータシス
テムの作用のうち、ＣＰＵが外部プロセスから入力デー
タを読み取り、或いはＣＰＵから制御対象へデータを送
る動作について説明する。

（１）代表アドレス０，８．１６からデータを読み出す
場合、すなわち各々のプリント配線板より入力を取り出
す場合先ず、ＣＰＵからアドレス信号と読み出し命令信
号を出力する。

このアドレス信号のうち下位の３ビツトがアドレスバス
ラインを介してアドレスデコーダ１３１へ入力される。

ＣＰＵから出力されたアドレス信号がインターフェイス
を選択しているか否かを、アドレスバスラインを介して
入力されるアドレス信号から判断する。インターフェイ
スを選択していると判断すると、ｙドｖｘデコーダ１３
１のＧｆｉ子に動作信号を与え、これにより、インター
フェイスは自身が選択されたと判断し、入力端子に入力
されるアドレス信号により、どのアドレスのノくイト（
８ビツト）が選択されたかを知る。一方、アドレスデコ
ーダ１３１はＧ端子の動作信号に基づいて下位３ビツト
のアドレス信号をデコードし、そのデコード信号から出
力端子０〜７のうち１つを選択する０代表アドレス０の
場合、下位３ビツトのアドレス信号ＡＤＲＯ〜ＡＤＲ２
は総て＠　Ｏｗであるので、出力端子ＤＯが選択される
。この結果、アドレスデコーダ１３１の出力端子ＤＯか
らゲート選択信号がでて、ドライブ回路１２９に加わる
。

以、Ｅの状態ＶＣおいてＣＰＵが読み出し命令信号ＲＢ
ＡＤを出力しているとき、信号ラインを介してインター
フェイスへ読み出し動作を指示するとともに１双方向バ
スドライブ回路１２９をインターフェイス側からＣＰＵ
側へバスト２イブ方向をコントロールする。而して、読
み出し動作指示により、インターフェイスは第２図に示
す代表アドレスＯの８ビツトのデータをそのままデータ
ラインエに並列的に出力する。この結果、インターフェ
イスの出力端子ＤＯ〜Ｄ７から出力されたデータはゲー
ト回路群１３３の各ゲー）１介することなく直接に双方
向バスドライブ回路１２９の端子Ｂ１〜Ｂ７に入る。こ
のときデコーダ１３１からのゲート選択信号によってＢ
Ｏへ加った入力がそのままＣＰＵ側へ出力される。

つまりゲート回路１３３はすべてオフしている。このと
き、双方向バスドライブ回路１２９はインターフェイス
側からＣＰＵ側へドライブ方向を示しているので、イン
ターフェイスから出力され九８ビットデータはデータノ
（スライン１２６ｔｄでＣＰＵで読み出すことができる
。

偉）　代置アドレス以外のアドレス１〜７．９〜１５．
１７〜からデータを読み出す場合、この動作は上記（１
）の代表アドレスの場合とはとんど同じであるが、特に
異なるのは第２図に示す矢印線で示す方向で読み出す処
理を行なう、つまり、指定されたプリント配線板のアド
レスのビットデータｆ：ｃＰＵでステップすることなく
直接θビットのラインである双方向バスドライブ回路１
２９の端子ＢＯに入力し、ＣＰＵへ読み込ませるもので
ある。先ず、ＣＰＵから下位３ビツトのアドレス信号が
アドレスデコーダ１３１へ入力される。アドレ。

スデコーダ１３１は、代表アドレスと異なり、ＣＰＵか
らの下位３ビットアドレス信号力！＠０”以外の指定ビ
ットとなっているので、出力端子Ｏ以外のものを選択す
る。従って、ゲート回路群１３３社特定のゲートのみが
ゲートオンする。そして、読み出し命令であればインタ
ーフェイスへその旨を知らせる。この結果、インターフ
ェイスは第２図に示すようにアドレス０の８ビツトデー
タを矢印線に従って各アドレス０〜７の０ビツト目より
出力端子１）　０〜Ｄ７を介してドライブ回路１２９へ
出力する。しかし、このときゲート回路群１３３の％足
のゲートを除き他はオフとなっているので、インターフ
ェイスの出力端子ＤＯのデータはドライブ回路１２９の
端子ＢＯより後に出力されない。ゲート回路群１３３は
特定のゲー゛トのみがオンとなっているので、インター
フェイスの出力端子から出た指定アドレスのデータが特
定のゲートを通りドライブ回路１２９の端子ＢＯの出力
側に入力される。また、インターフェイスの他の出力端
子のデータはゲート回路群１３３のゲートヲ通ることな
く直接ドライブ回路１２９の対応する端子に入力する。

そして、インターフェイスから出力されたデータは方向
指定された双方向バスドライブ回路１２９およびデータ
バスライン１２６を経てＣＰＵに入力する。従って、Ｃ
ＰＵは指定アドレスのビットデータをθビット目で読む
ことかで色るので、第１図で述べたようにアキュムレー
タめＯビットに所定のデータを設定するためのステップ
動作はここでは必要ない。ＣＰＵからインターフェイス
への入力も同様に行うことかで自る。

以、１：詳記したように本発明に、′よれば、インター
フェイスのアドレス空間として代表アドレスとそれ以外
のアドレスとを区別し、代表アドレスの読出しはｎビッ
トデータをそのまま並列読み出し処理し、それ以外のア
ドレスの読出しは代表アドレスの任意ビット目に抽出し
て読み出した後ゲート制御にようで常にデータバスライ
ンの任意ビット目に現われるようにしている。

特に１ビツトの論理処理を行なうシーケア　、Ｘ　コン
トローラ等に適用すると、処理速度が大幅に改善で色、
プログラムの簡略化にも大きく貢献ｆるコンピュータシ
ステムを提供で色る。

中央演算部は、一般に複数（１６ｔたは８など）のデー
タバスを有し、各周辺部もしくは、メモリ部より、並列
にデータをアクセスし、処理を行なう形が取られている
。これは、各周辺部もしくはメモリ部のデータを量とし
て扱う場合には、並列処理を行なうことにより処理速度
の面で効果がある。

但し、プラントからのディジタル入出力信号（例えば、
スイッチ信号などＯか１の状態のみを表わす信号）に・
対しては、効果を生まないばかりか処理能力を低下させ
ることになる。

本発明は、このビート操作を最少にするためにインター
フェイスであるディジタル入力回路およびディジタル出
刃回路を構成するプリント配線板に対して入力点数およ
び出力点数に相当するアドレス空間を与え複数のバスの
特定の１つのラインにのみデー、−を入出力できるよう
にし、さらにプリント配線板に与えられたアドレスの内
特定のアドレスのみ並列でアクセスできるようにした。

【図面の簡単な説明】

第１図は従来システムの概略構成図、第２図は本発明シ
ステムに使用するインターフェイスを有するプリント配
線板のアドレス空間を示す図、第３図（ａｌ、（ｂ）は
アドレス空間の動作、ｔ−説明する図、第４図は本発明
に係るマイクロコンピュータシステムのインターフェイ
スとＣＰＵ（７）伝送系の一実施例を示す構成図である
。１２６・・・データバスライン１２９・・・双方向バスドライブ回路１３１・・・アドレスデコーダ１３３・！・ゲート回路群代理人弁理士則　近　憲　佑（はか１名）へ　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　０第２図第３図

Claims

【特許請求の範囲】

（１）ｎビット並列処理を行なうマイクロコンピュータ
を備えたコンピュータシステムにおいて、ｎアドレスご
とに代表アドレスと非代表アドレスに区分し、代表アド
レスのｎビットはそのままゲータを入力しまたはデータ
を出力できる構成とし、非代表アドレスのｎビットは代
表アドレスのビットデータを各アドレスの任意ビット目
に現出させて入力し又は前記各アドレスの任意ビット目
からデータを出力する構成としたディジタル入出力回路
ｔ−使用し九ｔと１−％徴とするコンピュータシステム
。
（２）ｎビット並列処理のマイクロコンピュータを用い
てデータの読出しを行なうコンピュータシステムにおい
て、ｎアドレスごとに代表ア、ドレスと非代表アドレス
とに区分してｎビット並列処理で睡る構成としたディジ
タル入出力回路と、前記マイクロコンピュータからのア
ドレスのうち下位の複数アドレスのビットデ−ドしてゲ
ート選択信号を出力するアドレスデコーダと、前記マイ
クロコンピュータからの前記デコーダ入力用アドレスに
基づいて代表アドレスと判断したとき代表アドレスのｎ
ビットデータをそのまま出力し、また非代表アドレスと
判断したとき各アドレスの任意ビット目から代表アドレ
スのｎビットデータを出力する手段と、前記アドレスデ
コーダのゲート選択信号によってゲート制御され、メモ
リから出力された代表アドレスのビットデータのときそ
れぞれのビットに対応させてマイクロコンピュータに供
給し、非代表アドレスのビットデータのときそのアドレ
スの指定ビットを任意ビット目から前記マイク　−ロコ
ンピュータに供給するゲート回路手段とを備えたことを
特徴とするマイクロコンピュータシステム。
（３）ｎビット並列処理のマイクロコンピュータを用い
てディジタル入出力回路の指定アドレスにｎビットのデ
ータを出力するコンピュータシステムにおいて、ｎアド
レスごとに代表アドレスと非代表アドレスとに区分して
ｎビット並列処理できる構成としたディジタル入出力回
路と、中央演算装置からのｎビットデータを双方向バス
ドライブ回路を介して各ビットに対応するデータ信号ラ
インよりフィシタル入出力回路へ並列的に出力する手段
とを備えたことを特徴とするコンビｚ　−ｐ　システム
・