JPS61233491A - 磁気バブルメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 本発明はホストから複数の磁気バブル制御手段の並列制
御を行う場合、各制御手段は同一の命令動作及びページ
アドレスを有するものとし、さらにホストとの間のデー
タ転送及び各制御レジスタの内容をホストに読出す場合
に、複数の制御手段の内いずれか１つの制御手段を順次
自動的に選択する選択手段を各制御手段内に設けること
によって、ホスト側は１つの制御手段を制御するのと同
様にして複数の制御手段を並列して制御することが可能
となる。これにより、並列制御を行う場合のホスト側の
負担を極力軽くすることができる。

〔産業上の利用分野〕

本発明は複数の磁気バブルメモリ制御装置のパラレル制
御方式に係り、特に複数であることを意識することなく
制御を行うことのできる磁気バブルメモリ制御装置に関
する。

〔従来の技術〕

磁気バブルメモリ装置は比較的大容量で機械的作動部分
がない補助記憶装置であり従来のディスクメモリ装置な
どに代るものとして有望である。

しかし、磁気バブルメモリ装置はデータ転送速度がディ
スクメモリ装置などに比べて遅く、また。

ＰＯ８端末や数値制御などの用途に用いるためには１台
の磁気バブルメモリ装置ではメモリ容量が不十分である
。

そこで複数の磁気バブルメモリディバイスを並列に制御
する方式が考えられる。この場合、第１の方式として１
つの磁気バブルメモリ制御装置を用いて複数の磁気バブ
ルメモリディバイスを並列に制御する方式が考えられる
。しかし、この方式だとメモリ容量はディバイスの数に
応じて増加させることができるが、制御装置が１つのた
め、Ｎパラレルの制御を行う場合、制御装置内部でのデ
ータの処理速度もＮ倍になってしまい、その処理能力を
越えるデータ転送速度を実現することはできない。

そこで、第２の方式として１つの磁気バブルメモリ制御
装置は１ないし２台程度の磁気バブルメモリディバイス
を制御するにとどめ、このような磁気バブルメモリ制御
装置とディバイスの組を複数台並列に制御する方式が考
えられる。その−例を第７図に示す。

第７図は装置番号＃０〜＃３の４台の磁気バブルメモリ
ディバイス（以下、単にディバイスと呼ぶ）を各々＃０
〜＃３のコントローラ（磁気バブルメモリ制御装置）で
制御し、それら４台の磁気バブルメモリ装置を並列に動
作させる方式の従来例である。この場合、各コントロー
ラは制御レジスタを有している。制御レジスタのうちデ
ータ転送レジスタＤＴＲは、ホストからディバイスにデ
ータを書込む場合、又はディバイスからホストにデータ
を読出す場合に該データを所定バイト数だけ一時的に保
持しておくレジスタである。命令レジスタＣＭＲはデー
タの書込み又は読出しを行う場合に、ホストからの対応
する命令を保持しておくレジスタである。状態レジスタ
ＳＴＲはディバイスを動作させた場合の諸情報（エラー
発生ｅｔｃ、）を保持しておくレジスタである。ページ
アドレスレジスタＰＡＲはデータ転送を行う先頭のペー
ジアドレスを保持しておくレジスタである。この場合、
ディバイスに対するデータの書込み又は読出しは所定バ
イト数を１単位とするページ単位で行われるため、前記
データアドレスはページ単位で表現される。ページカウ
ントレジスタはデータ転送を何ページ分行うかを保持し
ておくレジスタである。

このような並列制御方式において１例えばデータの書込
み動作を行う場合、ホストはまず＃０〜＃３のコントロ
ーラを順次選択し各ページアドレスレジスタＰＡＲｏ〜
ＰＡＲ３に書込みアドレスを転送し、さらに、書込みデ
ータのページ数を各ページカウントレジスタＰＣＲｏ〜
ＰＣＲ３に転送するとともに各命令レジスタＣＭＲｏ　
”ＣＭＲ３に書込み命令を転送する。続いて、ホストは
再び＃０〜＃３のコントローラを順次選択し各データ転
送レジスタＤＴＲｏ〜Ｄ　Ｔ　Ｒ３に所定ページずつ８
例えば１ページずつのデータを転送する。それに続き、
＃０〜＃３の各コントローラは各命令レジスタＣＭＲｏ
　ＮＣＭＲ３に格納された書込み命令を解読し、各デー
タ転送レジスタＤＴＲｏ〜ＤＴＲ３に格納された各デー
タを各ページアドレスレジスタＰ　Ａ　Ｒｏ　＝　Ｐ　
Ａ　Ｒ３の内容に従って＃Ｏ〜＃３の各ディバイスの所
定ページアドレスに書込む。１ペ一ジ分の書込みが終了
したら、ホストは次のページ分のデータを各データ転送
レジスタＤＴＲｏ　ＮＤＴＲ３に書込み、各ページカウ
ントレジスタＰＣＲｏ”ＰＣＲ３に格納されたページ数
分だけ同様の動作を繰り返す。

前記並列制御方式によると、ホストから各コントローラ
内の各レジスタへのデータ又は他の情報の転送速度は、
各コントローラと各ディバイス間のデータ転送速度に比
較して非常に速い。従って。

前記動作例の場合、ホストから各データ転送レジスタＤ
ＴＲｏ＝ＤＴＲ３へのデータ転送は非常に短時間で行わ
れ、そのためそれに続く各データ転送レジスタＤＴＲｏ
＝ＤＴＲ３から各ディバイスへの書込み動作は４台はぼ
同時に行われる。従って、はぼ１台のディバイスへのデ
ータの書込み動作時間で、４台のディバイスへのデータ
の書込みを行うことができ、実質的にメモリ容量及びデ
ータ転送速度がほぼ４倍に向上したのと等価になる。

このような効果は各ディバイスからホストへのデータの
読出し動作を行う場合も同様である。

〔発明が解決しようとする問題〕

前記並列制御方式において、ホストと各コントローラと
の間の主な接続関係を第８図に示す。同図において、リ
ードパルスは第７図に示したような各コントローラ内の
各レジスタからホストにデータ又は他の情報を読出すた
めの信号であり、ライトパルスは逆に各レジスタにホス
トからのデータ又は他の情報を書込むための信号である
。また。

チップセレクト信号は各コントローラを選択するための
信号である。第８図より１例えば、＃０のチップセレク
ト信号をアクティブにしてコントローラ＃Ｏを選択し、
コマンドレジスタ（第７図参照）に対してライトパルス
を与えると、ホストからの命令情報（データ書込み命令
、データ読出し命令ｅｔｃ、）がコントローラ内Ｏ内の
コマンドレジスタＣＭＲｏに書込まれる。また、データ
転送レジスタに対してライトパルスを与えると、ホスト
からの例えば、１ペ一ジ分のデータがコントローラ内０
内のデータ転送レジスタＤＴＲｏに書込まれる。このよ
うにして、チップセレクト信号＃０〜＃３のうちいずれ
か１つを順次アクティブにしてリードパルス又はライト
パルスを与えることにより、前記従来方式の動作が実現
される。

この場合、＃Ｏ〜＃４の各コントローラ内の各レジスタ
（第７図参照）に対するホストから見たアドレス割当て
は、第９図に示すようにコントローラ毎に異なったアド
レスを割当てる必要がある。

そしてホストは前記のような各コントローラ内の各レジ
スタ間とのデータ転送を行う場合、前記のようなチップ
セレクト信号によるコントローラの順次選択動作に応じ
て第９図に基づく各レジスタのアドレスの指定をプログ
ラムによって行い、所定の動作を行わなければならない
。

従って、並列制御を行うためのコントローラの数が増加
した場合、各コントローラ内の各レジスタの占有するア
ドレス空間が増加してしまい、それに従って各レジスタ
のアドレスの割当ても異なってくるため、ホスト側の制
御プログラムを変更しなければならず、複雑になってし
まうという問題点を有していた。

本発明は前記問題点を除くために、ホストから複数の制
御手段（コントローラ）の並列制御を行う場合、いずれ
か１つの制御手段を順次自動的に選択する選択手段を有
することにより、ホスト側は１つの制御手段を制御する
のと同様に並列制御を行うことのできる磁気バブルメモ
リ制御装置を提供することを目的とする。

Ｃ問題を解決するための手段） 本発明は前記問題点を解決するために、少なくとも１つ
の磁気バブルメモリ素子に対するデータの書込み及び読
出しの制御を行い少なくとも前記データの転送時に前記
データを一時的に保持するデータ転送レジスタと前記デ
ータの書込み又は読出しのための命令情報を保持する命
令レジスタと内部状態の情報を保持する状態レジスタと
を有する複数の制御手段を有し。

前記データ転送レジスタ以外の前記各レジスタへの情報
の書込み時には前記複数の制御手段の対応する各レジス
タを同時に選択し前記データ転送レジスタ以外の前記各
レジスタからの情報の読出し時及び前記データ転送レジ
スタに対するデータの書込み及び読出し時には前記複数
の制御手段のうちいずれか１つの制御手段の対応するレ
ジスタを選択しその場合前記データ転送レジスタに対す
るデータの書込み又は読出し動作を所定単位数行う毎に
前記複数の制御手段のうちいずれか１つの対応するレジ
スタを順次選択する選択手段を前記各制御手段内に有す
る ことを特徴とする磁気バブルメモリ制御装置を提供する
ものである。

〔作　　用〕

前記手段において、まず外部ホストシステムから前記複
数の制御手段を見た場合、それらは１つのまとまった制
御手段とみなされる。そのため。

ホストから前記複数の制御手段に書込み命令又は読出し
命令を与える場合には、ホストから前記複数の制御手段
内の各命令レジスタに対して同時に同じ命令情報が書込
まれる。そして、この動作は前記各制御手段内の各選択
手段によって行われる。

また、その場合の各制御手段へのページアドレス指定（
これは各制御手段内のページアドレスレジスタなどに対
して行われる）も同時に同じ指定が行われる。すなわち
、各制御手段に対しては全て同一ページアドレスが割当
られる。

その後、ホストと各制御手段内のデータ転送レジスタと
の間のデータ転送は前記各選択手段が自動的に前記複数
の制御手段のうちいずれか１つのデータ転送レジスタを
順次選択することによって行われる。すなわち９例えば
ホストからデータを書込む場合１例えばまず１番目の制
御手段内のデータ転送レジスタが該１番目の制御手段内
の選択手段によって自動的に選択され、所定単位数２例
えば１ペ一ジ分のデータが書込まれる。所定単位数のデ
ータの書込みが終了すると、２番目の制御手段内の選択
手段が自動的に２番目の制御手段内のデータ転送レジス
タを選択し、所定単位数のデータが書込まれる。以上の
動作を全ての制御手段に対して全て行う、この場合、ホ
ストは同時に前記各選択手段によって選択された制御手
段内の状態レジスタの内容を読出し、所定の処理（エラ
ー検出など）を行う。

これらの動作が行われると、各制御手段は各命令レジス
タ内の書込み命令を解読し、各磁気バブルメモリ素子の
所定ページアドレス（これは各ページアドレスレジスタ
などに同一ページアドレスが記憶されている）に各デー
タ転送レジスタに格納されている所定単位数のデータを
書込む。この場合、ホストから全てのデータ転送レジス
タへのデータ転送速度は、各制御手段内のデータ転送レ
ジスタから各磁気バブルメモリ素子へのデータ転送速度
に比較して十分に速いため、前記各データ転送レジスタ
から各磁気バブルメモリ素子へのデータの書込みはほぼ
同時に並列して行われる。

これらの動作は、各磁気バブルメモリ素子から各データ
転送レジスタを介して、ホストにデータを読出す場合に
も全く同様に行われる。

以上の動作において、ホストシステムは磁気バブルメモ
リ素子の制御手段が１つしかないとみなして、各命令及
びページアドレス指定などを行っており、このためホス
ト側から前記複数の制御手段を見た場合、１ページ当り
のデータ数（バイト数）がＬ倍（Ｌは並列処理を行う制
御手段の数）の磁気バブルメモリ素子を制御する１つの
制御手段に等価に見える。しかも、その場合の全体のデ
ータ転送速度は各制御手段が並列に動作を行うため１つ
の制御手段によって制御を行う場合とほぼ同じである。

また、前記各制御手段が各々選択手段を有しているため
、新たに制御手段を追加した場合でも。

各々の制御手段を追加して接続するだけでよ（。

ホスト側のプログラムを大幅に変更する必要はない。

〔概念説明〕

以下１本発明の実施例につき詳細に説明を行う。

まず９本発明による磁気バブルメモリ制御装置の概略の
動作について説明を行う。本発明によるコントローラ（
磁気バブルメモリ制御装置）は。

第７図の従来例と同様に各々内部にデータ転送レジスタ
ＤＴＲ，命令レジスタＣＭＲ，状態レジスタＳＴＲ，ペ
ージアドレスレジスタＰＡＲ，及びページカウントレジ
スタＰＣＲを有する。次に。

本発明によるコントローラ（磁気バブルメモリ制御装置
）とホストとの接続関係を示したのが第４図である。同
図において、リードパルス及びライトパルスが各コント
ローラ＃０〜＃３に与えられることは第８図の従来例と
同様であるが、ホストカ各コントローラを選択するチッ
プセレクト１７１号は、各コントローラに対して常に同
様に与えられている。即ち、常に各コントローラ＃Ｏ〜
＃３が選択される。

以上のような接続関係を有するため、ホストから＃Ｏ〜
＃３のコントローラを見た場合、これら４つのコントロ
ーラは１つのまとまったコントローラとみなされる。そ
のため、ホストからこれら４つのコントローラに書込み
又は読出し命令を与える場合、ホストから各コントロー
ラ内の各命令レジスタＣＭＲｏ　＝ＣＭＲｓ　、各ペー
ジアドレスレジスタＰＡＲＯ”ＰＡＲ３，及び各ページ
カウントレジスタＰＣＲｏ〜ＰＣＲ３に対して同時に各
々同一の命令情報、ページアドレス情報、及びページカ
ウント情報が書込まれる。この場合、各レジスタへの書
込み動作は第５図の期間Ｔ＋に示すようにホストからチ
ップセレクト信号σ瓦ゴ及びライト信号ＷＲを与えるこ
とによって、各コントローラ＃０〜＃３のチップセレク
ト信号Ｃ３゜〜Ｃ８３，及びライトパルスＷＲｏ　−Ｗ
Ｒ３が立上がり、各々の書込み動作が各コントローラに
対して同時に行われる。この場合、前記のように４つの
コントローラに対しては同一の、命令、ページアドレス
及びページカウントが書込まれる。

その後、ホストと各コントローラ内のデータ転送レジス
タＤ　Ｔ　Ｒｏ〜ＤＴＲ３との間のデータ転送は各コン
トローラ内の選択回路が自動的に４つのコントローラの
うちいずれか１つのデータ転送レジスタを順次選択する
ことによって行われる。

すなわち０例えば、ホストからデータを書込む場合、第
５図に示すように例えば期間Ｔ２おいてホストからチッ
プセレクト信号でＩおよびライトパルスＷＲを与えた場
合、＃０のコントローラ内の選択回路によって＃０のコ
ントローラのみのチップセレクト信号Ｃ３ｏ及びライト
パルスＷＲｏが立上がり、それによって該コントローラ
内のデータ転送レジスタＤＴＲｏが自動的に選択され８
例えば１ペ一ジ分のデータが書込まれる。この場合。

ホストからのリードパルスＲＤに従い、前記選択回路に
よって＃Ｏのコントローラのみのリードパルス■下］が
立上がる。これによって、＃Ｏのコントローラ内の状態
レジスタＳ　Ｔ　Ｒｏの内容がホストに読出され、所定
の処理（エラー検出など）を行う。データ転送レジスタ
ＤＴＲｏに対して１ペ一ジ分のデータの書込みが終了し
１期間Ｔ３（第５図）において、再びホストからチップ
セレクト信号で１．リードパルス１下及びライトパルス
ＷＴが与えられると１次に＃１のコントローラ内の選択
回路によって＃１のコントローラのみのチップセレクト
信号で下ゴ、リードパルス下１］及びライトパルスＷＲ
＋が立上がり、それによって該コントローラ内のデータ
転送レジスタＤＴＲ＋及び状態レジスタＳＴＲ＋が自動
的に選択され。

１ペ一ジ分のデータが書込まれると共に状態レジスタＳ
ＴＲ＋の内容がホストに読出される。この動作を＃３の
コントローラまで順次行う（第５図の期間Ｔ３〜Ｔ　ａ
　）。

以上の動作が行われると、各コントローラは各命令レジ
スタＣＭＲｏ＝ＣＭＲ３に格納されている書込み命令を
解読し、各磁気バブルメモリ素子の所定ページアドレス
（各ページアドレスレジスタＰＡＲｏ＝ＰＡＲ３によっ
て同一ページアドレスが指定される）に各データ転送レ
ジスタＤＴＲ。

〜ＤＴＲ３に格納さている１ペ一ジ分をデータを書込む
。

書込みが終了した後、各ページカウントレジスタＰＣＲ
ｏ＝ＰＣＲ３（同一値が格納されている）の内容が０で
なければ、再び＃０のコントローラから順に選択され（
第５図の期間Ｔ６）、同様の動作が繰り返される。

以上の動作において、ホストから全てのデータ転送レジ
スタＤＴＲｏ〜ＤＴＲ３へのデータ転送速度は、各デー
タ転送レジスタＤＴＲｏ　＝ＤＴＲ３から各磁気バブル
メモリ素子へのデータ転送速度に比較して十分に速いた
め、前記各データ転送レジスタＤＴＲ１１ＮＤＴＲ３か
ら各磁気バブルメモリ素子へのデータの書込みはほぼ同
時に並列して行われる。

これらの動作は、各磁気バブルメモリ素子から各データ
転送レジスタＤＴＲｏ＝ＤＴＲ３を介して、ホストにデ
ータを読出す場合にも全く同様に行われる。

以上の動作において、ホストシステムは磁気バブルメモ
リ素子のコントローラが１つしかないとみなして、各情
報転送を行っており、このため第６図に示すようにホス
ト側から見た各制御レジスタのアドレス割当は各コント
ローラ間で同一アドレスとみなされる。そして、ホスト
側から各コントローラを見た場合、１ページ当りのデー
タ数が４倍の磁気バブルメモリ素子を制御する１つのコ
ントローラに等価に見える。そして、この時の各データ
転送レジスタＤＴＲＯ”ＤＴＲ３，及び各状態レジスタ
Ｓ　Ｔ　Ｒｏ　ＮＳ　Ｔ　Ｒ３の選択は各コントローラ
内の選択回路によって自動的に行われるため、ホストは
該選択動作を意識することなくメモリ容量が４倍の１つ
のコントローラを動作させるのと同じ動作を行えばよい
。

〔実　施　例〕

次に本発明の具体的な実施例につき説明を行う。

第１図は本発明による磁気バブルメモリ制御装置の全体
的な構成図である。コントローラ＃０（制御手段）のマ
スクスレーブ入力端子Ｍ　／　Ｓ　。

にはハイレベル電圧■ｃｃが抵抗Ｒを介して印加される
。コントローラ＃１〜＃３　（共に制御手段）の各マス
クスレーブ入力端子Ｍ／　Ｓ　Ｉ＝Ｍ／　Ｓ　３にはア
ースレベル電圧が印加される。コントローラ＃Ｏのパラ
レル駆動制御出力信号ＰＣＯＵＴ。

はコントローラ＃１のパラレル駆動制御入力信号ＰＣＩ
Ｎ＋に入力し、コントローラ＃１のパラレル駆動制御出
力信号ＰＣＯＵＴ＋はコントローラ＃２のパラレル駆動
制御入力信号ＰＣＩＮ２に入力し、コントローラ＃２の
パラレル駆動制御出力信号ＰＣＯＵＴ２はコントローラ
＃３のパラレル駆動制御入力信号ＰＣＩＮ３に入力し、
コントローラ＃３のパラレル駆動制御出力信号ＰＣＯＵ
Ｔ３はコントローラ＃０のパラレル駆動制御入力信号Ｐ
ＣＩＮｏに入力する。

次に第２図は第１図の各コントローラ内の選択回路（選
択手段）の具体的な回路構成図である。

ホストからのライトパルスＷＲは入力端子３からオア回
路ＯＲ＋の第１の入力端子に入力すると共に出力端子８
からデータ転送レジスタＤＴＲ以外のレジスタのライト
回路に出力される。ホストからのリードパルス■は入力
端子４からオア回路ＯＲ２の第１の入力端子に入力する
。各コントローラ内部からの命令レジスタＣＭＨのライ
トパルスＣＭＲＷＲは入力端子１１から入力し、オア回
路ＯＲ３，ノア回路ＮＯＲ＋、及びアンド回路ＡＮＤ２
の第１の入力端子に入力する。また、マスクスレーブ入
力端子５はインバータＩＮＶを介してオア回路ＯＲ３の
第２の入力端子に接続されると共に、ノア回路ＮＯＲ＋
の第２の入力端子に接続される。オア回路ＯＲａの出力
端子はＤフリップフロップ１のプリセント端子７丁に接
続される。

Ｄフリップフロップ１のＤ入力端子には＋５ボルトの電
圧が抵抗Ｒ′を介して印加され、Ｄフリップフロップ１
のクロック入力端子には入力端子６からパラレル駆動制
御入力信号ＰＣＩＮが入力する。Ｄフリップフロップ１
の正論理出力端子Ｑはアンド回路ＡＮＤ２の第２の入力
端子に接続され。

負論理出力端子ｉは、出力端子７に接続されパラレル駆
動制御出力信号ＰＣＯＵＴとして出力されると共に、オ
ア回路ＯＲ＋及びオア回路ＯＲ２の入力端子に接続され
る。オア回路ＯＲ＋の出力は出力端子９からデータ転送
レジスタのライト回路に出力され、オア回路ＯＲ２の出
力は出力端子１０から各レジスタのリード回路へ出力さ
れる。

各コントローラ内部からのデータ転送レジスタのライト
パルス及びリードパルスは入力端子１２及び１３から各
々アンド回路Ａ　Ｎ　Ｄ　Ｉの各入力に入力し、アンド
回路ＡＮＤ　＋の出力端子は１ページカウンタ２のクロ
ック入力端子ＣＬＫ　’に接続される。また、アンド回
路ＡＮＤ２の出力端子は１ページカウンタ２のクリア端
子ＣＬＲ’に接続される。

１ページカウンタ２のカウントアウトプットＯｃは、ノ
ア回路ＮＯＲ２の第１の入力端子に入力する。また、ノ
ア回路Ｎ０Ｒ２の第１の入力端子にはノア回路ＮＯＲＩ
の出力端子が接続される。ノア回路ＮＯＲ２の出力端子
はＤフリップフロップ１のクリア端子ＣＬＲに接続され
る。

以上のような構成の磁気バブルメモリ制御装置において
、各コントローラ内の命令レジスタＣＭＲ，ページアド
レスレジスタＰＡＲ，及びページカウントレジスタＰＣ
Ｒへのホストからのデータの書込みは、前記概略で説明
したように同時に行われる。それに対して、データ転送
レジスタＤＴＲの書込み又は読出し、及び状態レジスタ
ＳＴＲの読出しは前記したように各コントローラ＃Ｏ〜
＃３が順次選択されて行われる。そのための選択回路が
第２図であり、この選択回路は各コントローラ内に具備
され、第１図に示すように各パラレル駆動制御入力信号
ＰＣＩＮ及びパラレル駆動制御出力信号ＰＣＯＵＴが接
続されている。第１図において、マスクスレーブ入力端
子Ｍ／Ｓはどのコントローラ″からアクセスを行うかを
設定する端子であり、第１図の場合、＃０のＭ／Ｓｏの
みが。

ハイレベルが印加されているので、＃０のコントローラ
から順に＃１．＃２．＃３とアクセスを行うことを示し
ている。まず、パラレル駆動制御出力信号ＰＣＯＵＴｏ
〜３は共に始めはハイレベルを出力している。そして、
第３図に示すように各コントローラに対して期間Ｔ＋’
においてホストから各命令レジスタＣＭＲにチップセレ
クト信号Ｃ３などにより命令が書込まれると、まず、＃
０のコントローラ内の選択回路からのパラレル駆動制御
出力信号ＰＣＯＵＴｏがローレベルに立下がる（第３図
７２’）、これによりホストから＃０のコントローラに
対するライトパルスＷＲ及びリードパルス■がオンとな
り、状態レジスタ５ＴＲｅ及びデータ転送レジスタＤＴ
Ｒｏに対するアクセスが行われる。これにより１ペ一ジ
分のデータが転送されると、＃０のコントローラ内の選
択回路からのパラレル駆動制御出力信号ＰＣＯＵＴ。

が再びハイレベルに立上がる。この信号は９次に＃ｌの
コントローラ内の選択回路のパラレル駆動制御入力信号
ＰＣＩＮ＋として入力し、・これにより同じくパラレル
駆動制御出力信号ＰＣＯＵＴ’＋がローレベルに立下が
り（第３図７２’）、ホス□　　トから＃１のコントロ
ーラに対するライトパルスＷＲ及びリードパルスＲＤが
オンとなり、状態レジスタＳＴＲ＋及びデータ転送レジ
スタＤＴＲ＋に対するアクセスが行われる。以上の動作
が。

＃２．＃３のコントローラに対して順次繰り返され（第
３図Ｔ４　’、Ｔｓ　’）、＃３のコントローラに対し
てアクセスが終った時点でアクセスすべきデータが残っ
ていれば、パラレル駆動制御出力信号ＰＣＯＵＴ３の立
上がりの信号が、パラレル駆動制御入力信号ＰＣＩＮｏ
として入力し、＃。

のコントローラから同様に繰り返される（第３図７２’
）。

以上の動作をまとめると、各コントローラ内の選択は、
まず、マスクスレーブ入力端子Ｍ／Ｓにハイレベルが印
加されていれば、命令レジスタＣＭＲへの書込み動作に
より、パラレル駆動制御出力信号ＰＣＯＵＴがローレベ
ルに立下がり、これによりホストからのライトパルスＷ
Ｒ及びリードパルスＲＤをコントローラ内に入力する。

そして、１ページ弁のデータがホストとデータ転送レジ
スタＤＴＲとの間でやりとりされると２パラレル駆動制
御出力信号ＰＣＯＵＴは再びハイレベルに立上がる。一
方、マスクスレーブ入力端子Ｍ／Ｓにローレベルが印加
されていれば、パラレル駆動制御入力信号ＰＣＩＮが前
段のコントローラのパラレル駆動制御出力信号ＰＣＯＵ
Ｔが立上がるに従って立上がり、これによりパラレル駆
動制御出力信号ＰＣＯＵＴがローレベルに立下がる。

以下同様の動作を繰り返す。

次に、上記動作を第２図の回路を用いて具体的に説明す
る。第２図の選択回路において、Ｄフリップフロップ１
の各出力Ｑ、　ＱがＱ＝１　（ハイレベル）、　Ｑ−０
（ローレベル）の場合に、出力端子７からのパラレル駆
動制御出力信号ＰＣＯＵＴをローレベルにし、オア回路
ＯＲ＋及びオア回路ＯＲ２をオンにすることよって、ホ
ストからのライトパルスＷＲ及びリードパルスＲＤを出
力端子９及び１０からコントローラ内に入力する。また
。

１ページカウンタ２はデータ転送レジスタに対する読出
し又は書込み動作において、そのバイト数を入力端子１
２及び１３から入力する負論理のリードパルス又はライ
トパルスによって１ペ一ジ分計数するカウンタである。

まず、該コントローラがマスクであり（第１図の場合、
＃０のコントローラ）、マスタスレーブ入力端子５にハ
イレベル信号が入力している場合。

命令レジスタＣＭＲの負論理ローレベルライトパルスＣ
ＭＲＷＲが入力端子１１から入力することによって、オ
ア回路ＯＲ３の出力がローレベルとなり（インバータＩ
ＮＶの出力はローレベルである）、その信号がＤフリッ
プフロップ１の負論理プリセット端子ＰＳに入力し、Ｄ
フリップフロップ１の出力はＱ−１，Ｑ−０となる。

これにより、パラレル駆動制御出力信号ｐｃ。

ＵＴはローレベルに立下がり（第３図Ｔ＋’→Ｔ２’）
、オア回路ＯＲ＋及びオア回路ＯＲ２がオンとなる。こ
れにより、ホストからのライトパルスＷＲ及びリ−ドパ
ルスＲＤを出力端子９及び１０からコントローラ内に入
力する。これにより、ホストとコントローラ内のデータ
転送レジスタＤＴＲ及び状態レジスタＳＴＲとが接続さ
れ。

データ転送レジスタＤＴＲに対してデータの転送が開始
される。これに先立ち、負論理ＣＭＲＷＲ信号によりア
ンド回路ＡＮＤ２の出力が一時的にローレベルになるた
め、１ページカウンタ２があらかじめクリアされる。こ
れは、エラーが発生し。

１ページカウンタ２が針数の途中で止ってしまった場合
で再びホストから命令を与えて動作を再開した場合にク
リアを行うためのものである。その後、ＣＭＲＷＲ信号
がハイレベルにもどれば、Ｄフリップフロップ１の出力
Ｑ−１なので１ページカウンタ２のクリアは解除される
。そして、データの転送に従って入力端子１２又は１３
から１バイト毎の負論理パルスが１ページカウンタ２の
入力端子ＣＬＫ’に入力し、１ページカウンタ２が計数
を開始する。一方、ノア回路ＮＯＲｒの出力はマスクス
レーブ入力端子５にハイレベル信号が入力しているので
常にローレベルであり、従ってノア回路ＮＯＲ２は、常
に１ページカウンタ２のカウントアウトプットＯＣから
の信号をＤフリップフロップ■のクリア端子ＣＬＲに供
給する。そして、データ転送レジスタＤＴＨに対してホ
ストとの間で１ペ一ジ分のデータ転送が行われると。

１ページカウンタ２のカウントアウトプットＯｃがハイ
レベルとなり、これによりＤフリップフロップ１がクリ
アされ、その出力はＱ−０，Ｑ−１となる。従って、パ
ラレル駆動制御出力信号ｐｃＯＵＴはハイレベル立上が
り（第３図Ｔ２’→Ｔ３’）、オア回路ＯＲ＋及びオア
回路ＯＲ２がオフとなり、同時にＱ−０がアンド回路Ａ
ＮＤ　２を介して１ページカウンタ２のクリア端子ＣＬ
Ｈに印加され１ページカウンタ２をクリアする。

次に、この状態からパラレル駆動制御入力信号ＰＣＩＮ
が立上がり信号として入力した状態（第３図Ｔａ’→Ｔ
６′）においては、Ｄフリップフロップ亀のクロック入
力端子ＣＬＫに立上がり信号が入力する。このとき、Ｄ
フリップフロップ■のＤ入力端子にはハイレベルが印加
されているため、該クロック信号によりＤ入力端子のレ
ベルが出力Ｑに現れる。従って、Ｑ−１，Ｑ−０となり
再びオア回路ＯＲ＋及びオア回路ＯＲ２をオンにし、コ
ントローラをアクティブにする。以下は前記と同様の動
作を行う。

続いて、コントローラがスレーブであり（第１図の場合
、＃０〜＃３のコントローラ）、マスクスレーブ入力端
子５にローレベル信号が入力している場合、負論理ＣＭ
ＲＷＲ信号が入力端子１１から入力することによって、
ノア回路ＮＯＲ＋の出力がハイレベルとなる。この時、
１ページカウンタ２からノア回路ＮＯＲ２へはローレベ
ルが入力しているので、ノア回路ＮＯＲ２の出力はロー
レベルとなりＤフリップフロップ１をクリアする。

この場合、オア回路ＯＲ３の出力は常にハイレベルなの
で（インバータＩＮＶの出力がハイレベルであるから）
Ｄフリップフロップ１のプリセットは行われない。これ
により、Ｄフリップフロップ１の出力はＱ−ｏ、ｖ＝１
となり、パラレル駆動制御出力信号ＰＣＯＵＴがハイレ
ベルとなると共に。

オア回路ＯＲ＋およびオア回路ＯＲ２をオフにする（第
３図Ｔ＋’のパラレル駆動制御出力信号ＰＣＯＵＴ＋〜
パラレル駆動制御出力信号ＰＣＯＵＴ　３　）。そのｆ
＆、ＣＭＲＷＲ信号がハイレベルにもどると、ノア回路
ＮＯＲ＋の出力はローレベルとなるためノア回路Ｎ０Ｒ
２の出力はハイレベルとなり、Ｄフリップフロップ１の
クリアは解除される。この時、Ｑ＝０なのでアンド回路
ＡＮＤ　２の出力はローレベルであり、１ページカウン
タ２を常にクリアしておく。以上の状態において、パラ
レル駆動制御入力信号ＰＣＩＮが立上がり信号として入
力する（第３図Ｔ２’→Ｔ３’、Ｔ３’→Ｔ、／　、　
Ｔ、Ｉ→Ｔ　ｓ　’　）と、Ｄフリップフロップ１のク
ロック入力端子ＣＬＫに立上がり信号が入力し、Ｄ入力
端子のレベルが出力Ｑに現れる。

従って、Ｑ−１，Ｑ−０となり、パラレル駆動制御出力
信号ＰＣＯＵＴが口、−レベルに立下がると共に、オア
回路ＯＲ＋及びオア回路ＯＲ２をオンにし、ホストから
のライトパルスＷＲ及びリードパルスＲＤを出力端子９
及び１０からコントローラ内に入力する。これにより、
ホストとコントローラ内のデータ転送レジスタＤＴＲ及
び状態レジスタＳＴＲとが接続され、データ転送レジス
タＤＴＲに対してデータの転送が開始される。また。

Ｑ−１となることによりアンド回路ＡＮＤ　２の出力が
ハイレベルとなり（ＣＭＲＷＲ信号はハイレベルとなっ
ている）、１ページカウンタ２のクリアが解除され入力
端子１２及び１３からのパルスにより計数が開始される
。以下は、マスクの場合の動作と同様に１ペ一ジ分のデ
ータ転送が行われることにより、１ページカウンタ２の
アウトプットＯｃがハイレベルとなり、ノア回路Ｎ０Ｒ
２の出力がローレベルとなるため、Ｄフリップフロップ
１がクリアされその出力はＱ−０，Ｑ−１となる。これ
により、パラレル駆動制御出力信号ＰＣＯＵＴは再びハ
イレベルに立上がり、オア回路ＯＲ＋及びオア回路ＯＲ
２がオフとなる。

以上のようにして、第１図〜第３図、及び第４図〜第６
図で説明した本発明の動作が実現される。

なお９本実施例においては、コントローラは第１図のよ
うに４台としたが、他の場合でも当然よく、その場合、
第１図と同様にしてパラレル駆動制御出力信号ＰＣＯＵ
Ｔを次段のコントローラのパラレル駆動制御入力信号Ｐ
ＣＩＮとて入力するだけで、同様の動作を行わせること
が可能となる。

また９本実施例においては１ペ一ジ分のデータ転送を行
う毎に他のコントローラを順次選択していたが、２ペ一
ジ分、３ページ分毎に行ってもよい。その場合、第２図
の１ページカウンタ２の計数出力値をそれに応じて変え
ればよい。

〔効　果〕

本発明によれば、ホスト側から複数の制御手段を見た場
合、１ページ当りのデータ数（バイト数）がＬ倍（Ｌは
並列処理を行う制御手段の数）の磁気バブルメモリ素子
を制御する１つの制御手段のみがあるとみなすことがで
き、その場合のホストとの間の全体のデータ転送速度は
各制御手段がほぼ並列に動作を行うため、１つの制御手
段によって制御を行う場合とほぼ同じにすることが可能
となる。

また９本発明によれば各制御手段が各々選択手段を有し
ているため、新たに制御手段を追加した場合でも、各々
の制御手段を追加して接続するだけでよく、ホスト側の
制御プログラムを大幅に変更しないですむ。

さらに新たに制御手段を追加した場合でも、ホスト側は
常に１台の制御手段のみが動いているとみなしているの
で、新たな制御手段を追加したことによる各制御レジス
タのアクセス割当を考慮する必要がない。

【図面の簡単な説明】

第１図は本発明による磁気バブルメモリ制御装置の全体
的な構成図。 第２図は第１図の各コントローラ内の選択回路の具体的
な回路構成図。 第３図は第１図及び第２図の動作を説明するための動作
タイミングチャート。 第４図は本発明による磁気バブルメモリ制御装置とホス
トとの接続図。 第５図は第４図の動作を説明するための動作りイミング
チヤード。 第６図は本発明による制御レジスタのアドレス割当ての
説明図。 第７図は従来の磁気バブルメモリ制御装置の全体的な構
成図。 第８図は従来の磁気バブルメモリ制御装置とホストとの
接続図。 第９図は従来の磁気バブルメモリ制御装置における制御
レジスタのアドレス割当ての説明図である。 １・・・Ｄフリップフロップ。 ２・・・１ページカウンタ。 ＯＲ＋〜ＯＲ３・・・オア回路。 ＡＮＤ　Ｉ〜ＡＮＤ２・・・アンド回路。 ＮＯＲ＋〜ＮＯＲ２・・・ノア回路。 ＩＮＶ・・・インバータ。 ＰＣＩＮ・・・パラレル駆動制御入力信号。 ＰＣＯＵＴ・・・パラレル駆動制御出力信号。 １８４ｍ 第６ｍ 第９図 ｊ−％

Claims (1)

1. 【特許請求の範囲】 少なくとも１つの磁気バブルメモリ素子に対するデータ
   の書込み及び読出しの制御を行い少なくとも前記データ
   の転送時に前記データを一時的に保持するデータ転送レ
   ジスタと前記データの書込み又は読出しのための命令情
   報を保持する命令レジスタと内部状態の情報を保持する
   状態レジスタとを有する複数の制御手段を有し、 前記データ転送レジスタ以外の前記各レジスタへの情報
   の書込み時には前記複数の制御手段の対応する各レジス
   タを同時に選択し前記データ転送レジスタ以外の前記各
   レジスタからの情報の読出し時及び前記データ転送レジ
   スタに対するデータの書込み及び読出し時には前記複数
   の制御手段のうちいずれか１つの制御手段の対応するレ
   ジスタを選択しその場合前記データ転送レジスタに対す
   るデータの書込み又は読出し動作を所定単位数行う毎に
   前記複数の制御手段のうちいずれか１つの対応するレジ
   スタを順次選択する選択手段を前記各制御手段内に有す
   る ことを特徴とする磁気バブルメモリ制御装置。