JPS62287324A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は機器制御用のマイクロコンピュータに関する。

従来の技術 マイクロコンピュータで機器を制御する際、条件設定の
ためのスイッチ入力や状態表示のための表示出力が必要
となる。この場合、スイッチと表示素子の数やマイクロ
コンピュータのボート使用数を考慮して、スイッチおよ
び表示素子をそれぞれマトリックス構成にしてデータの
入出力を行うのが普通である。

従来このマトリックスに対する入出力はプログラムによ
って管理されていた。即ちマトリックスのどのコモンラ
インをアクティブにして、その時のデータラインのデー
タがどのスイッチに対応するか、セグメントラインに出
力するデータがどの表示素子に対応するか等はすべてプ
ログラムによって進行するシーケンスの一部として認識
、実行が行われていた。

発明が解決しようとする問題点 上記従来では、とくにスイッチマトリックスをプログラ
ムによって駆動、データ入力する場合、マトリックスの
コモンラインを頴次時分割的にアクティブにし、この状
態遷移後適宜な時間後にデータ入力を行うという時間管
理は全てプログラムによって行わなければならない。こ
のためにはいくつかのリフトタイマやタイマ割込み処理
等を駆使して対処する必要がある。更に入力したデータ
がどのスイッチに対応するかを認識して区別する等、場
合分けの処理が必要となり、これらに必要なプログラム
ステップ数は非常に犬きくなってしまう。

またグログラムンーケンスとしてはスイッチ入力のみな
らず、例えば負荷の駆動や他のセンサ入力の処理等を並
行して行わねばならないので、これらの処理やスイッチ
入力処理のタイミングがそれぞれ適宜となる様配慮する
と、プログラムは非常に複雑になって作成効率が悪くな
ってしまうという問題もある。

問題点を解決するための手段 本発明は上記問題点を解決するために発明されたもので
、スイッチマトリックスのドライブおよびデータライン
からの入力のタイミング管理を、マイクロコンピュータ
内部のクロック信号からハードウェアによって生成され
るタイミング信号を基準にして行うものであり、このタ
イミング信号によって出力状態が時分割的に遷移してス
イッチマトリックスおよび表示素子マトリックスのコモ
ンラインをアクティブにする時分割ドライブ回路と、ス
イッチマトリックスの個々のスイッチに対応して割付け
られてそれらの状態を記憶する第１の記憶手段と、表示
素子マトリックスの個々の表示素子に対応して割付けら
れてそれらの状態が設定される第２の記憶手段と、時分
割ドライブ回路の出力状態遷移に同期してそれぞれ適宜
なタイミングにおいてスイッチマトリックスのデータラ
インの情報を第１の記憶手段の所定のアドレスに書き込
むデータ入力制御回路と、表示素子マトリックスのセグ
メントラインに第２の記憶手段の所定のアドレスから設
定データを読み出して出力するデータ出力制御回路とか
ら構成され、この第１の記憶手段および第２の記憶手段
はマイクロコンピュータの論理演算部から任意にアクセ
スして読み書きすることができるものである。

作用 データ入力制御回路は時分割ドライブ回路の出力状態遷
移全検知して、その後適宜な待ち時間の後にスイッチマ
トリックスのデータラインの情報を読み込む。更にこの
情報を時分割ドライブ回路の出力状態を参照してどのス
イッチに対応したものかを認識し、割付けられているア
ドレス設定を行って第１の記憶手段に書き込む。

またデータ出力制御回路は同様に対応する表示素子がど
れか全認識し、それに対応するアドレスの出力データを
第２の記憶手段から読み出して表示素子マトリックスの
セグメントラインに適宜なタイミングで出力する。

第１の記憶手段および第２の記憶手段は論理演算部から
アクセスされて、個々のスイッチの状態を随時読み出し
たり個々の表示素子の状態設定を随時行うことができる
。

実施例 第１図に本発明の一実施例を示す。１が本実施例に示さ
れるマイクロコンピュータである。２はマイクロコンピ
ュータ１の内部のクロック信号から適宜な周期のタイミ
ング信号を生成するタイミング信号発生回路、３はタイ
ミング信号発生回路２の出力信号を受けて時分割ドライ
ブ出力を出す時分割ドライブ回路、４は時分割ドライブ
回路３の出力状態遷移に同期して適宜なタイミングでデ
ータの転送を行うデータ入力制御回路、５はスイッチの
状態を記憶する第１の記憶手段、６は時分割ドライブ回
路３の出力状態遷移に同期して適宜なタイミングでデー
タの出力を行うデータ出力制御回路、７は表示素子の状
態が設定される第２の記憶手段、８はマイクロコンピュ
ータ１の中枢部で比較、演算、入出力ポート制御、デー
タ転送等を行う論理演算部である。

９はスイッチマトリックス、１１〜２２はそれぞれスイ
ッチで、スイッチ１１〜２２はマトリックス配置されて
スイッチマトリックス９を構成している。３５〜３８は
プルダウン用の抵抗、４３〜４６はスイッチマトリック
ス９のコモンライン、４６〜４９はスイッチマトリック
ス９のデータラインである。

１０は表示素子マドｌ）ノクス、２３〜３４はそれぞれ
表示素子（本実施例ではＬＥＤ）、３９〜４２は表示素
子２３〜３４の電流制限用の抵抗、５０〜６３は表示素
子マトリックス１ｏのセグメントラインで、コモンライ
ンはスイッチマトリックス９と共用で４３〜４５のコモ
ンラインとしている。

時分割ドライブ回路３の時分割出力はスイッチマトリッ
クス９および表示素子マトリックス１０のコモンライン
４３〜４５に接続され、これによってスイッチマトリッ
クス９および表示素子マトリックス１ｏがドライブされ
ている。

抵抗４６〜４９はスイッチ１１〜２２が押されていない
時にデータライン４８〜４９の論理レベルをロウレベル
に確定するためのものである。データ入力制御回路４は
スイッチマトリックス９のデータライン４６〜４９が接
続され、このデータ情報を適宜な条件、タイミングでス
イッチ１１〜２２のそれぞれに対応するアドレスを設定
して記憶手段５に書き込む。

またデータ出力制御回路６は表示素子マトリックス１ｏ
のセグメントライン５０〜５３が接続され、第２の記憶
手段７の所定のアドレスのブータラ適宜なタイミングで
出力する。

なお本実施例では表示素子２３〜３４はＬＥＤで構成さ
れているが、ＬＣＤやＦＬＴによって構成する場合でも
データ出力制御回路らの出力バッフ７の形態が異るだけ
で、本質的な全体構成は変らない。

次にこれらの動作全タイミングを明らかにして詳細に述
べる。第２図は本実施例のタイミングチャート、第３図
は第１および第２の記憶手段５゜７のビットマツプを示
す。第３図においてＸアドレスが○に属する領域が第１
の記憶手段６．１に属する領域が第２の記憶手段７に相
当する。本実施例ではこれら第１および第２の記憶手段
５，７’ｒ−フィクロコンピユータ１内部のＲＡＭの一
部として用いているが、これらはそれぞれ専用のレジス
タを用いても機能は同じである。

第２図に示すＶ。、ｙ、、ｖ２は時分割ドライブ回路３
の３相出力で、それぞれコモンライン４３゜４４．４５
の電圧の時間変化？示す。時分割ドライブ回路３はプロ
グラムの介在なしにタイミング信号発生回路２の出力を
受けて第２図のように出力状態を遷移させる。データ入
力制御回路４は、この時分割ドライブ回路３の出力状態
変化およびコモンライン４３〜４５のいずれをアクティ
ブにしているかを検知し、適宜なタイミングでデータラ
イン４６〜４９の情報を読み込み、記憶手段５の所定の
アドレスに書き込む。例えば第２図でＶ。

（コモンライン４３の電圧）がハイレベルになると、こ
の状態遷移後ｔｄだけ遅れたタイミングｔｉｏでデータ
ライン４６〜４つの情報の読み込みを行う。この時点で
はスイッチ１１〜１４だけが選択されてデータライン４
６〜４９の情報となる。

データ入力制御回路４は、時分割ドライブ回路３がコモ
ンライン４３をハイレベルにしていること全検知してこ
の入力された４ビツト情報がスイッチ１１〜１４に対応
するものであると認識し、第３図に示すＸアドレスがＯ
，Ｙアドレスが０（以下（０，０）等と示す）の記憶手
段６の４ビット分にその情報全書き込む。即ちアドレス
（０，０）のビット０（第３図に示すＢ。）にはスイッ
チ１１の状態が書き込まれ、スイッチ１１が押されてい
るときは１が入り、押されていないときは０が入る。ス
イッチ１２〜１４の状態はそれぞれアドレス（０，０）
のピット１〜３（Ｂ、〜Ｂ３）　に書き込まれる。

同様にｖｌがハイレベルに状態が遷移したときは第２図
に示すｔ工、のタイミングでスイッチ１５〜１８の情報
が記憶手段５のアドレス（０，１）に書き込まれ、ｖ２
がハイレベルに状態が遷移したときｕｔｉ２のタイミン
グでスイッチ１９〜２２の情報がアドレス（０，２）に
書き込まれる。

時分割ドライブ回路３の出力状態遷移後からデータ入力
までの待ち時間ｔｄ　ｌｄタデ−ライン４６〜４９０入
力電圧が完全に立ち上ったりまたは立ち下ったりするの
に若干の時間が要するために設けられている。

データ出力制御回路６は時分割ドライブ回路３の出力状
態遷移に同期して第２の記憶手段７から適宜なアドレス
のデータを読み込んでセグメントライン５０〜５３にこ
れを出力する。第２図においてＶ。（コモンライン４３
の電圧）がハイレベルの期間中は第３図に示す第２の記
憶手段７のアドレス（１，０）の４ピツトデータを出力
し、これが表示素子２３〜２６の４つの表示素子のみの
点灯データとなる。同様に表示素子２７〜３０および表
示素子３１〜３４の点灯データは、それぞれＶ、、Ｖ２
がハイレベルである期間中に第２の記憶手段７のアドレ
ス（１，１）および（１，２）のデータが出力される。

すなわち第２図において、表示素子２３〜２６に対応す
る第２の記憶素子７のアドレス（１，ｏ）のデータＵｔ
Ｏ（、の時点でセグメントライン５０〜５３に出力され
、ｔｏ、の時点ではアドレス（１，１，）、ｔｏ２の時
点ではアドレス（１，２）のデータがそれぞれ出力され
る。

コｆｌらｔｏｏ、ｔｏ、　、ｔｏ□＋７）　タイミンｆ
ハＶ。、Ｖ、　、Ｖ２の出力状態が遷移する時点で、Ｖ
ｏＮＶ２のいずれもがローレベルとなる期間ｔｒの中間
点となっている。

このｔｒの期間は、セグメントライン５０〜５３のデー
タ出力の切れ目において誤点灯することを防ぐために必
要なデッドタイムである。

このｔｒおよび前述のｔｄや３相の時分割ドライブの周
期は、マイクロコンピュータ１内部の設定用レジスタに
プログラムによって設定データを書き込むことにより随
時設定することができる。

以上のように本発明の実施例では表示素子マトリックス
１ｏのコモンライン４３〜４５をスイッチマトリックス
９のそれと共用化し、マトリックス入力も自動的に行え
るものを実現している。

本実施例で示したように、スイッチマトリックス９に属
するスイッチ１１〜２２の情報はプログラムを介在する
ことなく第１の記憶手段５の所定のアドレスにストアさ
れ、これらの情報はプログラムが実行されている論理演
算部８からのアクセスで容易に参照することができる。

また表示素子マトリックス１ｏへの表示も第２の記憶手
段７に論理演算部８から個々の表示素子に対応するデー
タを書き込んでおくだけでよい。

また第１および第２の記憶手段６，７は、他の演算やデ
ータ格納のために用いられる内部のＲＡＭの一部として
構成されており、アクセスの方法は通常のＲＡＭに対す
るものと同様の単純な方法で行うことができる。

発明の効果 以上述べてきた様に、本発明によればプログラムの介在
なしにスイッチマトリックスからのデータ入力処理を行
うことができるとともに、状態表示ができる。

このため、プログラムサイズが大幅に削減でき、マイク
ロコンピュータが行える作業余裕度が増加して高付加価
値のある制御を更に追加できる等のメリットが生じた。

更にプログラム自体も簡単になるので作成効率が上シ、
開発期間の大幅な短縮が可能となった。

このように本発明は経済性や高機能化の面で非常に犬き
く貢献し、その工業的意義は犬なるものがある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
実施例のタイミングチャート、第３図は記憶手段のビッ
トマツプを示す図である。 １・・・・・・マイクロコンピュータ、２・山・・タイ
ミング信号発生回路、３・・・・・・時分割ドライブ回
路、４・・・・・・データ入力制御回路、５・・・・・
・第１の記憶手段、６・・・・・・データ出力制御回路
、７・・・・・・第２の記憶手段、９・・・・・・スイ
ッチマトリックス、１０・・・・・・表示素子マトリッ
クス、４３〜４５・・・・・・コモンライン、４６〜４
９・・・・・・データライン、５０〜５３・・・・・セ
グメントライン。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ＩＩ
〜２２−−−スイ・ソテ ２３〜３４−ｍ−表示素子 ３５〜４２−−一抵梶 ４３〜４５−・：Ｔも・ノライン ４６〜４ｑ−データライン ５０〜Ｓ３−−−せグメントライン 第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）内部のクロック信号から生成されるタイミング信
   号によって順次出力状態が遷移してスイッチマトリック
   スおよび表示素子マトリックスをドライブする時分割ド
   ライブ回路と、前記スイッチマトリックスの個々のスイ
   ッチの状態を記憶する第１の記憶手段と、前記表示素子
   マトリックスの個々の表示素子の状態を設定する第２の
   記憶手段と、前記時分割ドライブ回路の出力状態遷移に
   同期してそれぞれ適宜なタイミングで前記スイッチマト
   リックスのデータラインの情報を前記第１の記憶手段の
   所定のアドレスに書き込むデータ入力制御回路と前記第
   ２の記憶手段の所定のアドレスのデータを前記表示素子
   マトリックスのセグメントラインに出力するデータ出力
   制御回路を有し、前記第１の記憶手段および前記第２の
   記憶手段は論理演算部からアクセスが可能なマイクロコ
   ンピュータ。
2. （２）第１の記憶手段および第２の記憶手段は内部のＲ
   ＡＭの一部として構成される特許請求の範囲第１項記載
   のマイクロコンピュータ。