JPH04294428A - データモニタ回路 - Google Patents
データモニタ回路Info
- Publication number
- JPH04294428A JPH04294428A JP3083228A JP8322891A JPH04294428A JP H04294428 A JPH04294428 A JP H04294428A JP 3083228 A JP3083228 A JP 3083228A JP 8322891 A JP8322891 A JP 8322891A JP H04294428 A JPH04294428 A JP H04294428A
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- JP
- Japan
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- data
- address
- circuit
- signal
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 title abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はデータモニタ回路に関し、特に１
つのアドレス番地に複数のデータを書込み／読出しする
多重アドレス番地を持つ制御装置のＣＰＵデータモニタ
回路に関する。
つのアドレス番地に複数のデータを書込み／読出しする
多重アドレス番地を持つ制御装置のＣＰＵデータモニタ
回路に関する。
【０００２】
【従来技術】従来、この種のデータモニタ回路は、ＣＰ
Ｕが示すアドレス値とモニタアドレス設定スイッチの設
定値とが一致し、かつバスコントロール信号とメモリ／
ＩＯ選択スイッチ及びリード／ライト選択スイッチの設
定値とが一致した時のＣＰＵデータバス信号をラッチし
、ＬＥＤを点灯してモニタする構成となっていた。
Ｕが示すアドレス値とモニタアドレス設定スイッチの設
定値とが一致し、かつバスコントロール信号とメモリ／
ＩＯ選択スイッチ及びリード／ライト選択スイッチの設
定値とが一致した時のＣＰＵデータバス信号をラッチし
、ＬＥＤを点灯してモニタする構成となっていた。
【０００３】その従来のデータモニタ回路について図２
を参照して説明する。図において、従来のモニタ回路は
、図示せぬＣＰＵに接続されたデータバス上のデータを
ＬＥＤ表示器１に表示するように構成された回路であり
、オペレータがモニタしたいアドレスをアドレス設定ス
イッチ３に設定できるように構成されている。
を参照して説明する。図において、従来のモニタ回路は
、図示せぬＣＰＵに接続されたデータバス上のデータを
ＬＥＤ表示器１に表示するように構成された回路であり
、オペレータがモニタしたいアドレスをアドレス設定ス
イッチ３に設定できるように構成されている。
【０００４】アドレス設定スイッチ３は、ＣＰＵが出力
するアドレスバスと同じビット数を持ち、オペレータが
このスイッチでモニタしたいアドレス値を設定する。設
定値はアドレスコンパレート回路９に入力され、ＣＰＵ
が出力したアドレスバス信号１１と比較しＣＰＵが出力
したアドレス値１１がアドレス設定スイッチ３で設定し
たアドレス値と同じアドレス値を出力した時、アドレス
一致信号２０が出力される。
するアドレスバスと同じビット数を持ち、オペレータが
このスイッチでモニタしたいアドレス値を設定する。設
定値はアドレスコンパレート回路９に入力され、ＣＰＵ
が出力したアドレスバス信号１１と比較しＣＰＵが出力
したアドレス値１１がアドレス設定スイッチ３で設定し
たアドレス値と同じアドレス値を出力した時、アドレス
一致信号２０が出力される。
【０００５】メモリ／ＩＯ選択スイッチ４は、アドレス
設定スイッチ３で設定したモニタしたいアドレス値がメ
モリアドレスか、Ｉ／Ｏアドレスなのかを選択するため
のスイッチである。同じくリード／ライト選択スイッチ
５は、ＣＰＵが読出すデータをモニタするのか、書込む
データをモニタするのかを選択するためのスイッチであ
る。これらスイッチによる設定値は、バスコントロール
信号コンパレート回路１０に入力される。ここでは、ス
イッチ４及び５による設定値とＣＰＵが出力したバスコ
ントロール信号１６（メモリリード信号１２、メモリラ
イト信号１３、Ｉ／Ｏリード信号１４、Ｉ／０ライト信
号１５）とが比較され、ＣＰＵが出力したバスコントロ
ール信号１６とスイッチ４及び５で選択した値によるス
テータス信号とが同じ組合わせになったときにのみバス
コントロール一致信号２１が出力される。
設定スイッチ３で設定したモニタしたいアドレス値がメ
モリアドレスか、Ｉ／Ｏアドレスなのかを選択するため
のスイッチである。同じくリード／ライト選択スイッチ
５は、ＣＰＵが読出すデータをモニタするのか、書込む
データをモニタするのかを選択するためのスイッチであ
る。これらスイッチによる設定値は、バスコントロール
信号コンパレート回路１０に入力される。ここでは、ス
イッチ４及び５による設定値とＣＰＵが出力したバスコ
ントロール信号１６（メモリリード信号１２、メモリラ
イト信号１３、Ｉ／Ｏリード信号１４、Ｉ／０ライト信
号１５）とが比較され、ＣＰＵが出力したバスコントロ
ール信号１６とスイッチ４及び５で選択した値によるス
テータス信号とが同じ組合わせになったときにのみバス
コントロール一致信号２１が出力される。
【０００６】バスコントロール信号コンパレート回路１
０は、４つの３入力ナンド回路１０１〜１０４ を含ん
で構成されている。これら４つのナンド回路１０１ 〜
１０４ は、選択スイッチ４及び５の設定の４通りの組
合わせに夫々対応しており、さらにバスコントロール信
号１６の４種類の信号が対応するナンド回路に入力され
ている。
０は、４つの３入力ナンド回路１０１〜１０４ を含ん
で構成されている。これら４つのナンド回路１０１ 〜
１０４ は、選択スイッチ４及び５の設定の４通りの組
合わせに夫々対応しており、さらにバスコントロール信
号１６の４種類の信号が対応するナンド回路に入力され
ている。
【０００７】図に示されている状態においては、選択ス
イッチ４がメモリ側、選択スイッチ５がリード側に設定
されている。したがって、その設定によりアンド回路１
０１ の３入力のうちの２つが論理“１”となる。そし
て、この状態において、残り１つの入力であるメモリリ
ード信号１２が論理“１”となったときにのみアンド回
路１０１ の出力が論理“０”となり、バスコントロー
ル信号コンパレート回路１０のバスコントロール一致信
号２１が論理“０”となる。他のアンド回路１０２ 〜
１０４への入力についても同様の条件で同様の動作とな
る。
イッチ４がメモリ側、選択スイッチ５がリード側に設定
されている。したがって、その設定によりアンド回路１
０１ の３入力のうちの２つが論理“１”となる。そし
て、この状態において、残り１つの入力であるメモリリ
ード信号１２が論理“１”となったときにのみアンド回
路１０１ の出力が論理“０”となり、バスコントロー
ル信号コンパレート回路１０のバスコントロール一致信
号２１が論理“０”となる。他のアンド回路１０２ 〜
１０４への入力についても同様の条件で同様の動作とな
る。
【０００８】アドレスコンパレート回路９は、アドレス
バス信号１１の値と先述のアドレス設定スイッチ３に設
定値とを比較する回路であり、両者の全ビットが一致し
たときにのみアドレスバス一致信号２０が論理“０”と
なる。つまり、ＣＰＵが、モニタしたいアドレスをアク
セスした場合に限り、アドレスバス一致信号２０が送出
されるのである。
バス信号１１の値と先述のアドレス設定スイッチ３に設
定値とを比較する回路であり、両者の全ビットが一致し
たときにのみアドレスバス一致信号２０が論理“０”と
なる。つまり、ＣＰＵが、モニタしたいアドレスをアク
セスした場合に限り、アドレスバス一致信号２０が送出
されるのである。
【０００９】上述の２種類の信号、すなわちアドレスコ
ンパレート回路９が出力するアドレスバス一致信号２０
及びバスコントロール信号コンパレート回路１０が出力
したバスコントロール一致信号２１は、オア回路１７に
入力され、両信号がともに論理“０”になったときにの
み出力であるデータラッチ信号１８が論理“０”となる
。そして、このデータラッチ信号１８が論理“０”とな
ることによりＣＰＵのデータバス信号２３がラッチ回路
８でラッチされ、ドライバ６によりＬＥＤ表示器１が点
灯されるのである。
ンパレート回路９が出力するアドレスバス一致信号２０
及びバスコントロール信号コンパレート回路１０が出力
したバスコントロール一致信号２１は、オア回路１７に
入力され、両信号がともに論理“０”になったときにの
み出力であるデータラッチ信号１８が論理“０”となる
。そして、このデータラッチ信号１８が論理“０”とな
ることによりＣＰＵのデータバス信号２３がラッチ回路
８でラッチされ、ドライバ６によりＬＥＤ表示器１が点
灯されるのである。
【００１０】しかし、上述した従来のデータモニタ回路
では、ＣＰＵが示すアドレス番地とモニタアドレス設定
スイッチの設定値とが一致し、かつバスコントロール信
号とメモリ／Ｉ０選択スイッチ及びリード／ライト選択
スイッチの設定値とが一致した時のＣＰＵのデータバス
信号２３をラッチしてＬＥＤ表示器１を点灯させている
ため、１つのアドレスに連続して複数のデータの書込み
／読出しを行うＦＩＦＯデバイスアドレス番地等の多重
アドレスのデータをモニタすると、ＣＰＵが最後にアク
セスしたデータだけしかモニタできないという欠点があ
る。
では、ＣＰＵが示すアドレス番地とモニタアドレス設定
スイッチの設定値とが一致し、かつバスコントロール信
号とメモリ／Ｉ０選択スイッチ及びリード／ライト選択
スイッチの設定値とが一致した時のＣＰＵのデータバス
信号２３をラッチしてＬＥＤ表示器１を点灯させている
ため、１つのアドレスに連続して複数のデータの書込み
／読出しを行うＦＩＦＯデバイスアドレス番地等の多重
アドレスのデータをモニタすると、ＣＰＵが最後にアク
セスしたデータだけしかモニタできないという欠点があ
る。
【００１１】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はＣＰＵが１つの
アドレスを連続してアクセスした場合でも、所望のデー
タをモニタすることができるデータモニタ回路を提供す
ることである。
ためになされたものであり、その目的はＣＰＵが１つの
アドレスを連続してアクセスした場合でも、所望のデー
タをモニタすることができるデータモニタ回路を提供す
ることである。
【００１２】
【発明の構成】本発明によるデータモニタ回路は、ＣＰ
Ｕに接続されたデータバス上のデータをモニタするデー
タモニタ回路であって、所望のアクセス回路を設定する
アクセス回数設定部と、所望のアドレスを設定するアド
レス設定部と、ＣＰＵがこの設定されたアドレスをアク
セスした回数をカウントするカウント部と、このカウン
ト値が前記アクセス回数設定部に設定された値と一致し
たとき前記データバス上のデータをラッチするラッチ部
と、このラッチされたデータを表示する表示部とを有す
ることを特徴とする。
Ｕに接続されたデータバス上のデータをモニタするデー
タモニタ回路であって、所望のアクセス回路を設定する
アクセス回数設定部と、所望のアドレスを設定するアド
レス設定部と、ＣＰＵがこの設定されたアドレスをアク
セスした回数をカウントするカウント部と、このカウン
ト値が前記アクセス回数設定部に設定された値と一致し
たとき前記データバス上のデータをラッチするラッチ部
と、このラッチされたデータを表示する表示部とを有す
ることを特徴とする。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明によるデータモニタ回路の一
実施例の構成を示すブロック図であり、図２と同等部分
は同一符号により示されている。図において、本実施例
の回路が図２の従来回路と異なる点は、多重アドレス設
定スイッチ２と、データラッチ信号カウント回路１９と
、リセットスイッチ２２が追加された点である。
実施例の構成を示すブロック図であり、図２と同等部分
は同一符号により示されている。図において、本実施例
の回路が図２の従来回路と異なる点は、多重アドレス設
定スイッチ２と、データラッチ信号カウント回路１９と
、リセットスイッチ２２が追加された点である。
【００１５】まず初めに、本実施例でいうアドレスと多
重アドレスとの関係について説明する。図３に示されて
いるようにＣＰＵが出力するアドレスバスが示す番地を
アドレスと定義し、このアドレスをアクセス（書込み／
読出し）した回数を多重アドレスと定義する。
重アドレスとの関係について説明する。図３に示されて
いるようにＣＰＵが出力するアドレスバスが示す番地を
アドレスと定義し、このアドレスをアクセス（書込み／
読出し）した回数を多重アドレスと定義する。
【００１６】多重アドレス設定スイッチ２は、オペレー
タがモニタしたい多重アドレスを設定するものであり、
その設定値は、データラッチカウント回路１９に入力さ
れる。
タがモニタしたい多重アドレスを設定するものであり、
その設定値は、データラッチカウント回路１９に入力さ
れる。
【００１７】データラッチ信号カウント回路１９では、
オア回路１７が出力したデータラッチ信号１８の論理“
０”の回数を多重アドレス設定スイッチ２で設定した値
までカウントするものであり、両者が同じ値になった時
、データラッチ信号７を出力する。つまり、設定された
アドレスをアクセスした回数をカウントし、その回数が
所望の値になったときにデータがラッチされるのである
。
オア回路１７が出力したデータラッチ信号１８の論理“
０”の回数を多重アドレス設定スイッチ２で設定した値
までカウントするものであり、両者が同じ値になった時
、データラッチ信号７を出力する。つまり、設定された
アドレスをアクセスした回数をカウントし、その回数が
所望の値になったときにデータがラッチされるのである
。
【００１８】また、リセットスイッチ２２は、データラ
ッチ信号カウンタ回路１９のカウント値をクリアする場
合に使用するものである。
ッチ信号カウンタ回路１９のカウント値をクリアする場
合に使用するものである。
【００１９】データラッチ回路８は、ＣＰＵが入出力す
るデータバス信号２３と同じビット数のラッチ回路を持
ち、ＣＰＵが入出力するデータバス信号２３とデータラ
ッチ信号カウント回路１９が出力するデータラッチ信号
７とが入力される。そして、ＣＰＵが入出力するデータ
バス信号２３をデータラッチ信号７でラッチする。その
ラッチされたデータ信号は、ドライバ回路６でＬＥＤ表
示器１を点灯する信号に変換され、ＣＰＵが入出力する
データとしてＬＥＤ表示器１に表示され、モニタするこ
とができるのである。
るデータバス信号２３と同じビット数のラッチ回路を持
ち、ＣＰＵが入出力するデータバス信号２３とデータラ
ッチ信号カウント回路１９が出力するデータラッチ信号
７とが入力される。そして、ＣＰＵが入出力するデータ
バス信号２３をデータラッチ信号７でラッチする。その
ラッチされたデータ信号は、ドライバ回路６でＬＥＤ表
示器１を点灯する信号に変換され、ＣＰＵが入出力する
データとしてＬＥＤ表示器１に表示され、モニタするこ
とができるのである。
【００２０】次に、かかる構成とされた本実施例のデー
タモニタ回路の動作について、図４のタイムチャートを
参照して説明する。
タモニタ回路の動作について、図４のタイムチャートを
参照して説明する。
【００２１】図４はアドレス設定スイッチ３＝００（Ｈ
）、多重アドレス設定スイッチ２＝０３（Ｈ）に設定し
た場合において、ＣＰＵが１つのアドレスに連続して複
数のデータを書込んだときのタイムチャートが示されて
いる。
）、多重アドレス設定スイッチ２＝０３（Ｈ）に設定し
た場合において、ＣＰＵが１つのアドレスに連続して複
数のデータを書込んだときのタイムチャートが示されて
いる。
【００２２】ＣＰＵがアドレス００（Ｈ）をアクセスす
るため、アドレスバス信号１１は００（Ｈ）のままであ
り、データバス信号２３のみが０１（Ｈ）〜０４（Ｈ）
等と変化する。このとき、パルス１〜４のように、デー
タラッチ信号１８は毎回論理“０”となる。
るため、アドレスバス信号１１は００（Ｈ）のままであ
り、データバス信号２３のみが０１（Ｈ）〜０４（Ｈ）
等と変化する。このとき、パルス１〜４のように、デー
タラッチ信号１８は毎回論理“０”となる。
【００２３】この論理“０”の回数が先述のデータラッ
チ信号カウント回路１９でカウントされる。そして、こ
のカウント値が多重アドレス設定スイッチ２の設定値で
ある０３（Ｈ）と一致したときにのみデータラッチ信号
７が出力されることになる。すなわち、データラッチ信
号１８をデータラッチカウント回路１９でカウントする
ことで、パルス１、２、４のデータラッチ信号ではデー
タラッチは行わず、パルス３のみでラッチするため、正
しいデータをモニタすることができるのである。
チ信号カウント回路１９でカウントされる。そして、こ
のカウント値が多重アドレス設定スイッチ２の設定値で
ある０３（Ｈ）と一致したときにのみデータラッチ信号
７が出力されることになる。すなわち、データラッチ信
号１８をデータラッチカウント回路１９でカウントする
ことで、パルス１、２、４のデータラッチ信号ではデー
タラッチは行わず、パルス３のみでラッチするため、正
しいデータをモニタすることができるのである。
【００２４】
【発明の効果】以上説明したように本発明は、スイッチ
により設定されたアドレスを、ＣＰＵがアクセスした回
数をカウントし、このカウント値が所望の値と一致した
ときにのみデータバスのデータをラッチすることにより
、ＣＰＵが１つのアドレスに対して異なる複数のデータ
の読出し／書込みを行う場合であっても、所望のデータ
をモニタできるという効果がある。
により設定されたアドレスを、ＣＰＵがアクセスした回
数をカウントし、このカウント値が所望の値と一致した
ときにのみデータバスのデータをラッチすることにより
、ＣＰＵが１つのアドレスに対して異なる複数のデータ
の読出し／書込みを行う場合であっても、所望のデータ
をモニタできるという効果がある。
【図１】本発明の実施例によるデータモニタ回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】従来のデータモニタ回路の構成を示すブロック
図である。
図である。
【図３】多重アドレスの定義を示す概念図である。
【図４】図１の動作例を示すタイムチャートである。
１ ＬＥＤ表示器
２ 多重アドレス設定スイッチ
３ アドレス設定スイッチ
４ メモリ／ＩＯ選択スイッチ
５ リード／ライト選択スイッチ
８ ラッチ回路
９ アドレスコンパレート回路
Claims (1)
- 【請求項１】 ＣＰＵに接続されたデータバス上のデ
ータをモニタするデータモニタ回路であって、所望のア
クセス回路を設定するアクセス回数設定部と、所望のア
ドレスを設定するアドレス設定部と、ＣＰＵがこの設定
されたアドレスをアクセスした回数をカウントするカウ
ント部と、このカウント値が前記アクセス回数設定部に
設定された値と一致したとき前記データバス上のデータ
をラッチするラッチ部と、このラッチされたデータを表
示する表示部とを有することを特徴とするデータモニタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083228A JPH04294428A (ja) | 1991-03-22 | 1991-03-22 | データモニタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083228A JPH04294428A (ja) | 1991-03-22 | 1991-03-22 | データモニタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294428A true JPH04294428A (ja) | 1992-10-19 |
Family
ID=13796464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083228A Pending JPH04294428A (ja) | 1991-03-22 | 1991-03-22 | データモニタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175017A (ja) * | 2012-02-24 | 2013-09-05 | Nec Computertechno Ltd | トランザクション処理装置及び不正トランザクション検出方法 |
-
1991
- 1991-03-22 JP JP3083228A patent/JPH04294428A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175017A (ja) * | 2012-02-24 | 2013-09-05 | Nec Computertechno Ltd | トランザクション処理装置及び不正トランザクション検出方法 |
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