JPH04252966A - ロジックアナライザ - Google Patents
ロジックアナライザInfo
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- JPH04252966A JPH04252966A JP3009283A JP928391A JPH04252966A JP H04252966 A JPH04252966 A JP H04252966A JP 3009283 A JP3009283 A JP 3009283A JP 928391 A JP928391 A JP 928391A JP H04252966 A JPH04252966 A JP H04252966A
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- 238000001514 detection method Methods 0.000 claims abstract description 23
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】[発明の目的]
【0002】
【産業上の利用分野】本発明はディジタル信号の表示又
は観測用に用いられるロジックアナライザに関する。
は観測用に用いられるロジックアナライザに関する。
【0003】
【従来の技術】従来、ロジックアナライザは、観測しよ
うとする入力電圧をある基準電圧レベル、例えば1.8
Vと比較して、この基準電圧レベルより高いか低いかの
2値を表示する装置である。
うとする入力電圧をある基準電圧レベル、例えば1.8
Vと比較して、この基準電圧レベルより高いか低いかの
2値を表示する装置である。
【0004】このため、例えばISDN通信で使用され
る3値信号とか、データバスで信号の衝突が起こり中間
レベルになった場合などではこれらの信号を表示できな
いという不具合があった。
る3値信号とか、データバスで信号の衝突が起こり中間
レベルになった場合などではこれらの信号を表示できな
いという不具合があった。
【0005】このような信号を観測するために他の装置
を使うと、アナログ方式のシンクロスコープでは短時間
の突発的に変化する信号はゆっくり観測できない。また
、一般に信号レベルでのトリガ方式であって、ロジック
の組合せでのトリガはできないという不具合があった。 また、ディジタルオシロスコープでは、表示を固定
できるためゆっくり観測はできるが、一般に2つの信号
の同時表示をするようになっているので多数の信号波形
の同時観測はできず、またロジックの組合せによるトリ
ガもできず、更に高価であるという不具合があった。
を使うと、アナログ方式のシンクロスコープでは短時間
の突発的に変化する信号はゆっくり観測できない。また
、一般に信号レベルでのトリガ方式であって、ロジック
の組合せでのトリガはできないという不具合があった。 また、ディジタルオシロスコープでは、表示を固定
できるためゆっくり観測はできるが、一般に2つの信号
の同時表示をするようになっているので多数の信号波形
の同時観測はできず、またロジックの組合せによるトリ
ガもできず、更に高価であるという不具合があった。
【0006】
【発明が解決しようとする課題】上述のように、従来の
ロジックアナライザでは1つの入力信号について、2値
化した表示しかできないという問題点があった。
ロジックアナライザでは1つの入力信号について、2値
化した表示しかできないという問題点があった。
【0007】また、ディジタルオシロスコープでは、表
示を固定できるためゆっくり観測できるが、一般に2つ
の信号の同時表示であるので、多数の波形の同時観測と
、ロジックの組合せによるトリガはできない上に高価で
あるという不具合があった。
示を固定できるためゆっくり観測できるが、一般に2つ
の信号の同時表示であるので、多数の波形の同時観測と
、ロジックの組合せによるトリガはできない上に高価で
あるという不具合があった。
【0008】そこで、本発明はこのような問題点に鑑み
てなされたもので、3値乃至4値で多数の波形を同時表
示でき、更にロジックの組合せにによるトリガばかりで
なく、デ−タバスでの信号の衝突によって起こる中間レ
ベルが一定時間以上続くような信号が発生した場合にも
、トリガを発生し、その前後の信号を詳しく観測できる
ロジックアナライザを提供することを目的とする。
てなされたもので、3値乃至4値で多数の波形を同時表
示でき、更にロジックの組合せにによるトリガばかりで
なく、デ−タバスでの信号の衝突によって起こる中間レ
ベルが一定時間以上続くような信号が発生した場合にも
、トリガを発生し、その前後の信号を詳しく観測できる
ロジックアナライザを提供することを目的とする。
【0009】[発明の構成]
【0010】
【課題を解決するための手段】複数の入力チャネルを有
し、各チャネルごとに、入力される信号のレベルを検出
し、表示するロジックアナライザにおいて、各チャネル
に対応して設けられ、それぞれ基準電圧を発生する複数
の基準電圧発生手段と、各チャネルにおいて入力される
信号の入力電圧と前記各チャネルに対応する基準電圧発
生手段から出力される複数の基準電圧とを比較して前記
入力電圧のレベルを検出する複数のレベル検出回路と、
前記レベル検出回路のそれぞれの出力データを記憶する
記憶手段と、前記レベル検出回路の出力データに基づき
トリガ信号を発生するトリガ信号発生手段と、前記トリ
ガ信号発生手段から出力されるトリガ信号のタイミング
で、前記記憶手段に記憶された出力データに基づき前記
入力電圧を各段階に区分して表示する表示手段とを備え
たことを特徴とするロジックアナライザを構成したもの
である。
し、各チャネルごとに、入力される信号のレベルを検出
し、表示するロジックアナライザにおいて、各チャネル
に対応して設けられ、それぞれ基準電圧を発生する複数
の基準電圧発生手段と、各チャネルにおいて入力される
信号の入力電圧と前記各チャネルに対応する基準電圧発
生手段から出力される複数の基準電圧とを比較して前記
入力電圧のレベルを検出する複数のレベル検出回路と、
前記レベル検出回路のそれぞれの出力データを記憶する
記憶手段と、前記レベル検出回路の出力データに基づき
トリガ信号を発生するトリガ信号発生手段と、前記トリ
ガ信号発生手段から出力されるトリガ信号のタイミング
で、前記記憶手段に記憶された出力データに基づき前記
入力電圧を各段階に区分して表示する表示手段とを備え
たことを特徴とするロジックアナライザを構成したもの
である。
【0011】
【作用】本発明のロジックアナライザでは、複数の入力
チャネルを有し、各チャネルごとに、入力される信号の
レベルを検出し、表示するロジックアナライザにおいて
、前記各レベル検出回路はそれぞれ各チャネルにおいて
入力される信号の入力電圧と前記各チャネルに対応する
基準電圧発生手段から出力される複数の基準電圧とを比
較して前記入力電圧のレベルを検出し、前記記憶手段は
前記レベル検出回路のそれぞれの出力データを記憶し、
前記トリガ信号発生手段は前記レベル検出回路の出力デ
ータに基づきトリガ信号を発生し、前記表示手段はこの
トリガ信号のタイミングで、前記記憶手段に記憶された
出力データに基づき前記入力電圧を各段階に区分して表
示するようにしている。
チャネルを有し、各チャネルごとに、入力される信号の
レベルを検出し、表示するロジックアナライザにおいて
、前記各レベル検出回路はそれぞれ各チャネルにおいて
入力される信号の入力電圧と前記各チャネルに対応する
基準電圧発生手段から出力される複数の基準電圧とを比
較して前記入力電圧のレベルを検出し、前記記憶手段は
前記レベル検出回路のそれぞれの出力データを記憶し、
前記トリガ信号発生手段は前記レベル検出回路の出力デ
ータに基づきトリガ信号を発生し、前記表示手段はこの
トリガ信号のタイミングで、前記記憶手段に記憶された
出力データに基づき前記入力電圧を各段階に区分して表
示するようにしている。
【0012】
【実施例】以下、添付図面を参照して、本発明の実施例
を詳細に説明する。
を詳細に説明する。
【0013】図1は本発明のロジックアナライザの一実
施例のブロック図である。
施例のブロック図である。
【0014】図1において、1、10は同一の構成であ
るレベル検出回路、2は記録用メモリ、3はトリガ回路
、4は表示部、5は制御回路である。また、S101、
S201はそれぞれ1CH、2CHに入力される入力信
号、S102はレベル検出回路1の出力信号、S103
はトリガ回路3の出力信号である。
るレベル検出回路、2は記録用メモリ、3はトリガ回路
、4は表示部、5は制御回路である。また、S101、
S201はそれぞれ1CH、2CHに入力される入力信
号、S102はレベル検出回路1の出力信号、S103
はトリガ回路3の出力信号である。
【0015】図2(a)、(c)はそれぞれ前記レベル
検出回路1、10の具体例であって、11は基準電圧発
生器、12は電圧比較器、13はセレクタである。
検出回路1、10の具体例であって、11は基準電圧発
生器、12は電圧比較器、13はセレクタである。
【0016】図2(a)は3値区分回路であり、図2(
b)は図2(a)に係る入力信号とその出力データ表で
ある。また、図2(c)は4値区分回路であり、図2(
d)は図2(c)に係る入力信号とその出力データ表で
ある。
b)は図2(a)に係る入力信号とその出力データ表で
ある。また、図2(c)は4値区分回路であり、図2(
d)は図2(c)に係る入力信号とその出力データ表で
ある。
【0017】なお、図2(c)において、セレクタ13
はD1が“0”(ローレベル)のときにはD11をD0
に出力し、D1が“1”(ハイレベル)のときにはD1
3をD0に出力するように動作する。この結果D0とD
1の2つのデータは2ビットのバイナリデータとなる。 また、前記図2(a)、(c)における電圧比較器
12には専用コンパレータICや通信用のレシーバIC
が使用されている。このレシーバICは感度は低いが、
例えば5Vを4区分するような使い方では問題なく使用
できる。
はD1が“0”(ローレベル)のときにはD11をD0
に出力し、D1が“1”(ハイレベル)のときにはD1
3をD0に出力するように動作する。この結果D0とD
1の2つのデータは2ビットのバイナリデータとなる。 また、前記図2(a)、(c)における電圧比較器
12には専用コンパレータICや通信用のレシーバIC
が使用されている。このレシーバICは感度は低いが、
例えば5Vを4区分するような使い方では問題なく使用
できる。
【0018】図3(a)は、前記トリガ回路3の一般的
な例であって31はデータ比較器、32は基準データ発
生器、33は有効データ発生器、34はデータの有効ま
たは無効の選択を行うゲートであって、複数のANDゲ
ート35から構成されている。
な例であって31はデータ比較器、32は基準データ発
生器、33は有効データ発生器、34はデータの有効ま
たは無効の選択を行うゲートであって、複数のANDゲ
ート35から構成されている。
【0019】また、有効データ発生器33からの出力は
“1”(ハイレベル)が有効であり、“0”(ローレベ
ル)は無視される。
“1”(ハイレベル)が有効であり、“0”(ローレベ
ル)は無視される。
【0020】図3(b)に示すトリガ条件は図3(a)
に係るものであり、このトリガ条件は予め基準データ発
生器32に設定するようになっている。図3(b)では
、“0”がローレベル 、“1”がハイレベル、“×
”は無視であり、図3(a)の基準データ発生器32の
出力と入力データをデータ比較器31で比較し一致すれ
ば出力信号103をハイレベルにする。この信号はトリ
ガ信号として制御回路5に送られ、これにより制御回路
5は記録用メモリ2の制御を行う。また、図7(h)、
(i)はロジックアナライザにより観測しようとする信
号波形の例であって、(h)に、通信に使われるバイポ
ーラパルス信号を示し、(i)に、データバスの信号衝
突によって中間レベルを生じている信号を示す。
に係るものであり、このトリガ条件は予め基準データ発
生器32に設定するようになっている。図3(b)では
、“0”がローレベル 、“1”がハイレベル、“×
”は無視であり、図3(a)の基準データ発生器32の
出力と入力データをデータ比較器31で比較し一致すれ
ば出力信号103をハイレベルにする。この信号はトリ
ガ信号として制御回路5に送られ、これにより制御回路
5は記録用メモリ2の制御を行う。また、図7(h)、
(i)はロジックアナライザにより観測しようとする信
号波形の例であって、(h)に、通信に使われるバイポ
ーラパルス信号を示し、(i)に、データバスの信号衝
突によって中間レベルを生じている信号を示す。
【0021】図8は、図7(i)の信号をロジックアナ
ライザで観測する場合であって、図8(j)は従来のよ
うにVr2のレベルでハイ(H)とロー(L)に2値化
して表示した例であり、図8(k)は、Vr1以下、V
r1からVr2の間、Vr2からVr3の間、Vr3以
上の4値に区分し、4値化して表示した例である。
ライザで観測する場合であって、図8(j)は従来のよ
うにVr2のレベルでハイ(H)とロー(L)に2値化
して表示した例であり、図8(k)は、Vr1以下、V
r1からVr2の間、Vr2からVr3の間、Vr3以
上の4値に区分し、4値化して表示した例である。
【0022】また、図7(i)において、i1はプルア
ップ抵抗によってゆっくり立ち上がっている部分であり
、i2は信号衝突によって一定の中間レベルがある程度
の時間続いている部分である。
ップ抵抗によってゆっくり立ち上がっている部分であり
、i2は信号衝突によって一定の中間レベルがある程度
の時間続いている部分である。
【0023】以下、前記図1、図2、図3、図7、図8
を参照して、改めて本実施例のロジックアナライザにつ
いて説明する。
を参照して、改めて本実施例のロジックアナライザにつ
いて説明する。
【0024】図1において、入力信号S101(この場
合、図7(i)に示す信号とする)は1チャネル(CH
)用レベル検出回路1に入力され、これによって図2(
c)に示すように基準電圧レベルVr1〜Vr3間ある
いは、以上と以下に分けられたディジタル信号102と
して、記録用メモリ2とトリガ回路3に送られる。また
この時、同時に入力信号201が2CH用レベル検出回
路10に入力される。これにより、レベル検出回路1の
出力データD0、D1とレベル検出回路10の出力デー
タD2、D3とが記録用メモリ2とトリガ回路3に入力
される。
合、図7(i)に示す信号とする)は1チャネル(CH
)用レベル検出回路1に入力され、これによって図2(
c)に示すように基準電圧レベルVr1〜Vr3間ある
いは、以上と以下に分けられたディジタル信号102と
して、記録用メモリ2とトリガ回路3に送られる。また
この時、同時に入力信号201が2CH用レベル検出回
路10に入力される。これにより、レベル検出回路1の
出力データD0、D1とレベル検出回路10の出力デー
タD2、D3とが記録用メモリ2とトリガ回路3に入力
される。
【0025】トリガ回路3では、図3(a)のデータの
有効または無効の選択を行うゲート34で、前記データ
D0、D1、D2、D3と有効データ発生器33から出
力されるデータのアンドがそれぞれ取られる。そして、
この結果、ゲート34から出力されるデータ(4ビット
のディジタル信号)と基準データ発生器32の出力デー
タをデータ比較器31で比較し、一致すれば出力信号1
03(この場合、トリガ信号となる。)をハイレベルに
する。このトリガ信号103は制御回路5に送られ、こ
れにより制御回路5は記録用メモリ2の制御を行う。
有効または無効の選択を行うゲート34で、前記データ
D0、D1、D2、D3と有効データ発生器33から出
力されるデータのアンドがそれぞれ取られる。そして、
この結果、ゲート34から出力されるデータ(4ビット
のディジタル信号)と基準データ発生器32の出力デー
タをデータ比較器31で比較し、一致すれば出力信号1
03(この場合、トリガ信号となる。)をハイレベルに
する。このトリガ信号103は制御回路5に送られ、こ
れにより制御回路5は記録用メモリ2の制御を行う。
【0026】制御回路5では、連続記録状態において、
記録用メモリ2の記録場所を示すアドレスを順に+1し
て発生させ、最大値になったらゼロに戻すようにしてい
る。また、アドレスを更新するたびに書き込みパルスを
記録用メモリ2に送出するようにしている。
記録用メモリ2の記録場所を示すアドレスを順に+1し
て発生させ、最大値になったらゼロに戻すようにしてい
る。また、アドレスを更新するたびに書き込みパルスを
記録用メモリ2に送出するようにしている。
【0027】また、前述のように制御回路5がトリガ回
路3からのトリガ信号103を受けると、その後の一定
回数のデータ書込み後、あるいは一定時間後に記録用メ
モリ2に送っていた書込みパルスを停止する。
路3からのトリガ信号103を受けると、その後の一定
回数のデータ書込み後、あるいは一定時間後に記録用メ
モリ2に送っていた書込みパルスを停止する。
【0028】例えば、記録用メモリ2の容量が1024
ワードであり、トリガ発生後、512ワード書込み後に
書込みパルスを停止したとすると、記録用メモリ2には
、トリガ発生前の512ワードとトリガ発生後の512
ワードのデータが記録されていることになる。
ワードであり、トリガ発生後、512ワード書込み後に
書込みパルスを停止したとすると、記録用メモリ2には
、トリガ発生前の512ワードとトリガ発生後の512
ワードのデータが記録されていることになる。
【0029】ここで、制御回路5がこのデータを表示部
4に送って表示させると、トリガ点の前後各512個の
データ表示ができる。この場合、表示部4の表示画面の
y方向ドットラインにおいて、図8(j)の2値表示で
はハイレベルを56、ローレベルを68の所に表示し、
図8(k)の4値表示ではVr3より高いレベル3を8
0の所に表示し、Vr2からVr3の間のレベル2を8
4の所に表示し、Vr1からVr2間のレベル1を88
の所に表示し、Vr1より低いレベル0を92の所に表
示する。
4に送って表示させると、トリガ点の前後各512個の
データ表示ができる。この場合、表示部4の表示画面の
y方向ドットラインにおいて、図8(j)の2値表示で
はハイレベルを56、ローレベルを68の所に表示し、
図8(k)の4値表示ではVr3より高いレベル3を8
0の所に表示し、Vr2からVr3の間のレベル2を8
4の所に表示し、Vr1からVr2間のレベル1を88
の所に表示し、Vr1より低いレベル0を92の所に表
示する。
【0030】次に図4から図6を参照して、前記図7(
i)に示すようなデータバスでの信号衝突によって生じ
る特定電圧レベル範囲(i2部)に一定時間以上持続す
る信号を検出しようとする場合のトリガ方法について以
下、説明する。
i)に示すようなデータバスでの信号衝突によって生じ
る特定電圧レベル範囲(i2部)に一定時間以上持続す
る信号を検出しようとする場合のトリガ方法について以
下、説明する。
【0031】図4は前記図1のトリガ回路3に接続して
用いることにより新たたなトリガ信号を作る回路であり
、遅延回路36とANDゲート37とを備えている。
用いることにより新たたなトリガ信号を作る回路であり
、遅延回路36とANDゲート37とを備えている。
【0032】図4で、入力信号S103(すなわちトリ
ガ回路3の出力信号)は前記図3のデータ比較器31か
ら出力され、例えば図2(d)に示すような電圧範囲V
r2〜Vr3の間で“1”となる信号(データ)である
とする。この入力信号S103は、ANDゲート37の
一方に入力されるとともに、遅延回路36を通ってAN
Dゲート37の他方に入力される。これによりANDゲ
ート37から新たなトリガ信号S105が出力され制御
回路5に入力される。
ガ回路3の出力信号)は前記図3のデータ比較器31か
ら出力され、例えば図2(d)に示すような電圧範囲V
r2〜Vr3の間で“1”となる信号(データ)である
とする。この入力信号S103は、ANDゲート37の
一方に入力されるとともに、遅延回路36を通ってAN
Dゲート37の他方に入力される。これによりANDゲ
ート37から新たなトリガ信号S105が出力され制御
回路5に入力される。
【0033】このトリガ信号S105によれば、図9に
示すように遅延回路36の動作遅れ時間t1の後、遅延
回路36の出力信号S104が変化するので、ANDゲ
ート37の出力信号S105はトリガ回路3の出力信号
の信号長さがt1より長い時、i41のようにハイレベ
ルになる。しかし、図4に示す回路の場合、入力信号S
103が変化していると、もとの入力信号S103と遅
延回路36の出力が共にハイレベルになった時にはi4
2のようにANDゲート37の出力がハイレベルになる
という不具合がある。
示すように遅延回路36の動作遅れ時間t1の後、遅延
回路36の出力信号S104が変化するので、ANDゲ
ート37の出力信号S105はトリガ回路3の出力信号
の信号長さがt1より長い時、i41のようにハイレベ
ルになる。しかし、図4に示す回路の場合、入力信号S
103が変化していると、もとの入力信号S103と遅
延回路36の出力が共にハイレベルになった時にはi4
2のようにANDゲート37の出力がハイレベルになる
という不具合がある。
【0034】図5は前記図1のトリガ回路3に接続して
用いることにより新たなトリガ信号を作る他の回路の例
である。クロック発信器38とシフトレジスタ(この場
合、カウンタでもよい)39で構成され、クロック発信
器3からのクロック信号S106はシフトレジスタ39
のクロック入力端子CKに入力されている。入力信号S
103はシフトレジスタ39のクリア端子CLRにも接
続されているので、入力信号S103がローレベルにな
るとシフトレジスタ39はクリアされる。そこで、図1
0に示すように入力信号S103が一定時間以上ハイレ
ベルであると、このシフトレジスタ39の出力信号S1
07は図10に示すようにハイレベルになる。本例では
シフトレジスタ39は3段であるので、遅れ時間t2は
シフトレジスタ39に加わるクロック信号S106の周
期tcの2倍から3倍の間になり一定ではない。しかし
、入力信号S103に短時間の変化があっても図9のi
42に相当するような不適当な出力は出ない。
用いることにより新たなトリガ信号を作る他の回路の例
である。クロック発信器38とシフトレジスタ(この場
合、カウンタでもよい)39で構成され、クロック発信
器3からのクロック信号S106はシフトレジスタ39
のクロック入力端子CKに入力されている。入力信号S
103はシフトレジスタ39のクリア端子CLRにも接
続されているので、入力信号S103がローレベルにな
るとシフトレジスタ39はクリアされる。そこで、図1
0に示すように入力信号S103が一定時間以上ハイレ
ベルであると、このシフトレジスタ39の出力信号S1
07は図10に示すようにハイレベルになる。本例では
シフトレジスタ39は3段であるので、遅れ時間t2は
シフトレジスタ39に加わるクロック信号S106の周
期tcの2倍から3倍の間になり一定ではない。しかし
、入力信号S103に短時間の変化があっても図9のi
42に相当するような不適当な出力は出ない。
【0035】図6は更に別のトリガ回路の例であって、
遅延時間の異なる出力タップを有する遅延回路60と、
3段のラッチ61、62、63で構成される。
遅延時間の異なる出力タップを有する遅延回路60と、
3段のラッチ61、62、63で構成される。
【0036】図6において、遅延回路60の各出力タッ
プはラッチ61、62、63の各クロック端子に接続さ
れており、ラッチ61、62、63は各クロック入力の
立ち上がりで各データ入力端子Dのレベルを各出力端子
Qに固定して出力する。また入力信号S103は全ての
ラッチ61、62、63のクリア端子CLRに接続され
ているので、入力信号S103がローレベルの時にはラ
ッチ61、62、63は全てクリア状態となり、全ての
出力Qはローレベルになる。
プはラッチ61、62、63の各クロック端子に接続さ
れており、ラッチ61、62、63は各クロック入力の
立ち上がりで各データ入力端子Dのレベルを各出力端子
Qに固定して出力する。また入力信号S103は全ての
ラッチ61、62、63のクリア端子CLRに接続され
ているので、入力信号S103がローレベルの時にはラ
ッチ61、62、63は全てクリア状態となり、全ての
出力Qはローレベルになる。
【0037】この場合、図11に示すように遅延回路6
0の遅延時間t3より長いハイレベルの入力信号S10
3があると、図11に示すようにハイレベルの信号S1
10が出力される。この図6の回路では、遅延時間t3
はバラツキがなく、不適当な出力もないが、回路構成は
他の方法に比べ複雑となる。
0の遅延時間t3より長いハイレベルの入力信号S10
3があると、図11に示すようにハイレベルの信号S1
10が出力される。この図6の回路では、遅延時間t3
はバラツキがなく、不適当な出力もないが、回路構成は
他の方法に比べ複雑となる。
【0038】上述のようにして、出力されるトリガ信号
S105あるいはS107あるいはS110を用いるこ
とにより特定電圧レベル範囲(i2部)に一定時間以上
持続する信号を検出できる。
S105あるいはS107あるいはS110を用いるこ
とにより特定電圧レベル範囲(i2部)に一定時間以上
持続する信号を検出できる。
【0039】なお、制御回路5を制御して記録用メモリ
2にデータ記録を行う場合、記録用メモリ2が8ビット
であれば、2値データでは8入力分のデータを記録でき
、4値データでは4入力分のデータを記録することがで
きる。
2にデータ記録を行う場合、記録用メモリ2が8ビット
であれば、2値データでは8入力分のデータを記録でき
、4値データでは4入力分のデータを記録することがで
きる。
【0040】
【発明の効果】上述のように、本発明のロジックアナラ
イザでは、ハイレベルとローレベルの2値レベルではな
く、多値のレベル区分で信号電圧の観測ができる。
イザでは、ハイレベルとローレベルの2値レベルではな
く、多値のレベル区分で信号電圧の観測ができる。
【0041】このため、通信用の3値信号やバスの信号
衝突などを観測することが可能である。
衝突などを観測することが可能である。
【図1】本発明のロジックアナライザの一実施例のブロ
ック図。
ック図。
【図2】本発明のロジックアナライザの一実施例に係る
レベル検出回路の回路図及び出力データ図。
レベル検出回路の回路図及び出力データ図。
【図3】本発明のロジックアナライザの一実施例に係る
トリガ回路の具体例を示す回路図及びトリガ条件設定を
示す図。
トリガ回路の具体例を示す回路図及びトリガ条件設定を
示す図。
【図4】トリガ回路に係る回路図。
【図5】トリガ回路に係る回路図。
【図6】トリガ回路に係る回路図。
【図7】入力信号の波形図。
【図8】表示部に表示された波形図。
【図9】図4に係る波形図。
【図10】図5に係る波形図。
【図11】図6に係る波形図。
1…レベル検出回路
2…記録用メモリ
3…トリガ回路
4…表示部
5…制御回路
11…基準電圧発生器
12…電圧比較器
13…セレクタ
31…データ比較器
32…基準データ発生器
33…有効データ発生器
34…データの有効または無効の選択を行うゲート回路
35…アンドゲート 36…遅延回路 37…アンドゲート 38…クロック発振器 39…シフトレジスタ 60…遅延回路 61、62、63…ラッチ S101、S102、S103、S104、S105、
S106、S107、S108、S109、S110…
信号
35…アンドゲート 36…遅延回路 37…アンドゲート 38…クロック発振器 39…シフトレジスタ 60…遅延回路 61、62、63…ラッチ S101、S102、S103、S104、S105、
S106、S107、S108、S109、S110…
信号
Claims (2)
- 【請求項1】複数の入力チャネルを有し、各チャネルご
とに、入力される信号のレベルを検出し、表示するロジ
ックアナライザにおいて、各チャネルに対応して設けら
れ、それぞれ基準電圧を発生する複数の基準電圧発生手
段と、各チャネルにおいて入力される信号の入力電圧と
前記各チャネルに対応する基準電圧発生手段から出力さ
れる複数の基準電圧とを比較して前記入力電圧のレベル
を検出する複数のレベル検出回路と、前記レベル検出回
路のそれぞれの出力データを記憶する記憶手段と、前記
レベル検出回路の出力データに基づきトリガ信号を発生
するトリガ信号発生手段と、前記トリガ信号発生手段か
ら出力されるトリガ信号のタイミングで、前記記憶手段
に記憶された出力データに基づき前記入力電圧を各段階
に区分して表示する表示手段とを備えたことを特徴とす
るロジックアナライザ。 - 【請求項2】トリガ信号発生手段は、少なくとも遅延回
路を有する時間検出回路を備え、前記入力信号が該時間
検出回路で検出される時間以上特定のレベル範囲内にあ
る時、トリガ信号を発生することを特徴とする請求項1
記載のロジックアナライザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3009283A JPH04252966A (ja) | 1991-01-29 | 1991-01-29 | ロジックアナライザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3009283A JPH04252966A (ja) | 1991-01-29 | 1991-01-29 | ロジックアナライザ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04252966A true JPH04252966A (ja) | 1992-09-08 |
Family
ID=11716150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3009283A Pending JPH04252966A (ja) | 1991-01-29 | 1991-01-29 | ロジックアナライザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04252966A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003279598A (ja) * | 2002-02-11 | 2003-10-02 | Tektronix Japan Ltd | 測定機器及び測定方法 |
-
1991
- 1991-01-29 JP JP3009283A patent/JPH04252966A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003279598A (ja) * | 2002-02-11 | 2003-10-02 | Tektronix Japan Ltd | 測定機器及び測定方法 |
JP4582999B2 (ja) * | 2002-02-11 | 2010-11-17 | テクトロニクス・インコーポレイテッド | 測定機器及び測定方法 |
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