JPH04252966A - ロジックアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明はディジタル信号の表示又
は観測用に用いられるロジックアナライザに関する。

【０００３】

【従来の技術】従来、ロジックアナライザは、観測しよ
うとする入力電圧をある基準電圧レベル、例えば１．８
Ｖと比較して、この基準電圧レベルより高いか低いかの
２値を表示する装置である。

【０００４】このため、例えばＩＳＤＮ通信で使用され
る３値信号とか、データバスで信号の衝突が起こり中間
レベルになった場合などではこれらの信号を表示できな
いという不具合があった。

【０００５】このような信号を観測するために他の装置
を使うと、アナログ方式のシンクロスコープでは短時間
の突発的に変化する信号はゆっくり観測できない。また
、一般に信号レベルでのトリガ方式であって、ロジック
の組合せでのトリガはできないという不具合があった。 　　また、ディジタルオシロスコープでは、表示を固定
できるためゆっくり観測はできるが、一般に２つの信号
の同時表示をするようになっているので多数の信号波形
の同時観測はできず、またロジックの組合せによるトリ
ガもできず、更に高価であるという不具合があった。

【０００６】

【発明が解決しようとする課題】上述のように、従来の
ロジックアナライザでは１つの入力信号について、２値
化した表示しかできないという問題点があった。

【０００７】また、ディジタルオシロスコープでは、表
示を固定できるためゆっくり観測できるが、一般に２つ
の信号の同時表示であるので、多数の波形の同時観測と
、ロジックの組合せによるトリガはできない上に高価で
あるという不具合があった。

【０００８】そこで、本発明はこのような問題点に鑑み
てなされたもので、３値乃至４値で多数の波形を同時表
示でき、更にロジックの組合せにによるトリガばかりで
なく、デ−タバスでの信号の衝突によって起こる中間レ
ベルが一定時間以上続くような信号が発生した場合にも
、トリガを発生し、その前後の信号を詳しく観測できる
ロジックアナライザを提供することを目的とする。

【０００９】［発明の構成］

【００１０】

【課題を解決するための手段】複数の入力チャネルを有
し、各チャネルごとに、入力される信号のレベルを検出
し、表示するロジックアナライザにおいて、各チャネル
に対応して設けられ、それぞれ基準電圧を発生する複数
の基準電圧発生手段と、各チャネルにおいて入力される
信号の入力電圧と前記各チャネルに対応する基準電圧発
生手段から出力される複数の基準電圧とを比較して前記
入力電圧のレベルを検出する複数のレベル検出回路と、
前記レベル検出回路のそれぞれの出力データを記憶する
記憶手段と、前記レベル検出回路の出力データに基づき
トリガ信号を発生するトリガ信号発生手段と、前記トリ
ガ信号発生手段から出力されるトリガ信号のタイミング
で、前記記憶手段に記憶された出力データに基づき前記
入力電圧を各段階に区分して表示する表示手段とを備え
たことを特徴とするロジックアナライザを構成したもの
である。

【００１１】

【作用】本発明のロジックアナライザでは、複数の入力
チャネルを有し、各チャネルごとに、入力される信号の
レベルを検出し、表示するロジックアナライザにおいて
、前記各レベル検出回路はそれぞれ各チャネルにおいて
入力される信号の入力電圧と前記各チャネルに対応する
基準電圧発生手段から出力される複数の基準電圧とを比
較して前記入力電圧のレベルを検出し、前記記憶手段は
前記レベル検出回路のそれぞれの出力データを記憶し、
前記トリガ信号発生手段は前記レベル検出回路の出力デ
ータに基づきトリガ信号を発生し、前記表示手段はこの
トリガ信号のタイミングで、前記記憶手段に記憶された
出力データに基づき前記入力電圧を各段階に区分して表
示するようにしている。

【００１２】

【実施例】以下、添付図面を参照して、本発明の実施例
を詳細に説明する。

【００１３】図１は本発明のロジックアナライザの一実
施例のブロック図である。

【００１４】図１において、１、１０は同一の構成であ
るレベル検出回路、２は記録用メモリ、３はトリガ回路
、４は表示部、５は制御回路である。また、Ｓ１０１、
Ｓ２０１はそれぞれ１ＣＨ、２ＣＨに入力される入力信
号、Ｓ１０２はレベル検出回路１の出力信号、Ｓ１０３
はトリガ回路３の出力信号である。

【００１５】図２（ａ）、（ｃ）はそれぞれ前記レベル
検出回路１、１０の具体例であって、１１は基準電圧発
生器、１２は電圧比較器、１３はセレクタである。

【００１６】図２（ａ）は３値区分回路であり、図２（
ｂ）は図２（ａ）に係る入力信号とその出力データ表で
ある。また、図２（ｃ）は４値区分回路であり、図２（
ｄ）は図２（ｃ）に係る入力信号とその出力データ表で
ある。

【００１７】なお、図２（ｃ）において、セレクタ１３
はＤ１が“０”（ローレベル）のときにはＤ１１をＤ０
に出力し、Ｄ１が“１”（ハイレベル）のときにはＤ１
３をＤ０に出力するように動作する。この結果Ｄ０とＤ
１の２つのデータは２ビットのバイナリデータとなる。 　　また、前記図２（ａ）、（ｃ）における電圧比較器
１２には専用コンパレータＩＣや通信用のレシーバＩＣ
が使用されている。このレシーバＩＣは感度は低いが、
例えば５Ｖを４区分するような使い方では問題なく使用
できる。

【００１８】図３（ａ）は、前記トリガ回路３の一般的
な例であって３１はデータ比較器、３２は基準データ発
生器、３３は有効データ発生器、３４はデータの有効ま
たは無効の選択を行うゲートであって、複数のＡＮＤゲ
ート３５から構成されている。

【００１９】また、有効データ発生器３３からの出力は
“１”（ハイレベル）が有効であり、“０”（ローレベ
ル）は無視される。

【００２０】図３（ｂ）に示すトリガ条件は図３（ａ）
に係るものであり、このトリガ条件は予め基準データ発
生器３２に設定するようになっている。図３（ｂ）では
、“０”がローレベル　　、“１”がハイレベル、“×
”は無視であり、図３（ａ）の基準データ発生器３２の
出力と入力データをデータ比較器３１で比較し一致すれ
ば出力信号１０３をハイレベルにする。この信号はトリ
ガ信号として制御回路５に送られ、これにより制御回路
５は記録用メモリ２の制御を行う。また、図７（ｈ）、
（ｉ）はロジックアナライザにより観測しようとする信
号波形の例であって、（ｈ）に、通信に使われるバイポ
ーラパルス信号を示し、（ｉ）に、データバスの信号衝
突によって中間レベルを生じている信号を示す。

【００２１】図８は、図７（ｉ）の信号をロジックアナ
ライザで観測する場合であって、図８（ｊ）は従来のよ
うにＶｒ２のレベルでハイ（Ｈ）とロー（Ｌ）に２値化
して表示した例であり、図８（ｋ）は、Ｖｒ１以下、Ｖ
ｒ１からＶｒ２の間、Ｖｒ２からＶｒ３の間、Ｖｒ３以
上の４値に区分し、４値化して表示した例である。

【００２２】また、図７（ｉ）において、ｉ１はプルア
ップ抵抗によってゆっくり立ち上がっている部分であり
、ｉ２は信号衝突によって一定の中間レベルがある程度
の時間続いている部分である。

【００２３】以下、前記図１、図２、図３、図７、図８
を参照して、改めて本実施例のロジックアナライザにつ
いて説明する。

【００２４】図１において、入力信号Ｓ１０１（この場
合、図７（ｉ）に示す信号とする）は１チャネル（ＣＨ
）用レベル検出回路１に入力され、これによって図２（
ｃ）に示すように基準電圧レベルＶｒ１〜Ｖｒ３間ある
いは、以上と以下に分けられたディジタル信号１０２と
して、記録用メモリ２とトリガ回路３に送られる。また
この時、同時に入力信号２０１が２ＣＨ用レベル検出回
路１０に入力される。これにより、レベル検出回路１の
出力データＤ０、Ｄ１とレベル検出回路１０の出力デー
タＤ２、Ｄ３とが記録用メモリ２とトリガ回路３に入力
される。

【００２５】トリガ回路３では、図３（ａ）のデータの
有効または無効の選択を行うゲート３４で、前記データ
Ｄ０、Ｄ１、Ｄ２、Ｄ３と有効データ発生器３３から出
力されるデータのアンドがそれぞれ取られる。そして、
この結果、ゲート３４から出力されるデータ（４ビット
のディジタル信号）と基準データ発生器３２の出力デー
タをデータ比較器３１で比較し、一致すれば出力信号１
０３（この場合、トリガ信号となる。）をハイレベルに
する。このトリガ信号１０３は制御回路５に送られ、こ
れにより制御回路５は記録用メモリ２の制御を行う。

【００２６】制御回路５では、連続記録状態において、
記録用メモリ２の記録場所を示すアドレスを順に＋１し
て発生させ、最大値になったらゼロに戻すようにしてい
る。また、アドレスを更新するたびに書き込みパルスを
記録用メモリ２に送出するようにしている。

【００２７】また、前述のように制御回路５がトリガ回
路３からのトリガ信号１０３を受けると、その後の一定
回数のデータ書込み後、あるいは一定時間後に記録用メ
モリ２に送っていた書込みパルスを停止する。

【００２８】例えば、記録用メモリ２の容量が１０２４
ワードであり、トリガ発生後、５１２ワード書込み後に
書込みパルスを停止したとすると、記録用メモリ２には
、トリガ発生前の５１２ワードとトリガ発生後の５１２
ワードのデータが記録されていることになる。

【００２９】ここで、制御回路５がこのデータを表示部
４に送って表示させると、トリガ点の前後各５１２個の
データ表示ができる。この場合、表示部４の表示画面の
ｙ方向ドットラインにおいて、図８（ｊ）の２値表示で
はハイレベルを５６、ローレベルを６８の所に表示し、
図８（ｋ）の４値表示ではＶｒ３より高いレベル３を８
０の所に表示し、Ｖｒ２からＶｒ３の間のレベル２を８
４の所に表示し、Ｖｒ１からＶｒ２間のレベル１を８８
の所に表示し、Ｖｒ１より低いレベル０を９２の所に表
示する。

【００３０】次に図４から図６を参照して、前記図７（
ｉ）に示すようなデータバスでの信号衝突によって生じ
る特定電圧レベル範囲（ｉ２部）に一定時間以上持続す
る信号を検出しようとする場合のトリガ方法について以
下、説明する。

【００３１】図４は前記図１のトリガ回路３に接続して
用いることにより新たたなトリガ信号を作る回路であり
、遅延回路３６とＡＮＤゲート３７とを備えている。

【００３２】図４で、入力信号Ｓ１０３（すなわちトリ
ガ回路３の出力信号）は前記図３のデータ比較器３１か
ら出力され、例えば図２（ｄ）に示すような電圧範囲Ｖ
ｒ２〜Ｖｒ３の間で“１”となる信号（データ）である
とする。この入力信号Ｓ１０３は、ＡＮＤゲート３７の
一方に入力されるとともに、遅延回路３６を通ってＡＮ
Ｄゲート３７の他方に入力される。これによりＡＮＤゲ
ート３７から新たなトリガ信号Ｓ１０５が出力され制御
回路５に入力される。

【００３３】このトリガ信号Ｓ１０５によれば、図９に
示すように遅延回路３６の動作遅れ時間ｔ１の後、遅延
回路３６の出力信号Ｓ１０４が変化するので、ＡＮＤゲ
ート３７の出力信号Ｓ１０５はトリガ回路３の出力信号
の信号長さがｔ１より長い時、ｉ４１のようにハイレベ
ルになる。しかし、図４に示す回路の場合、入力信号Ｓ
１０３が変化していると、もとの入力信号Ｓ１０３と遅
延回路３６の出力が共にハイレベルになった時にはｉ４
２のようにＡＮＤゲート３７の出力がハイレベルになる
という不具合がある。

【００３４】図５は前記図１のトリガ回路３に接続して
用いることにより新たなトリガ信号を作る他の回路の例
である。クロック発信器３８とシフトレジスタ（この場
合、カウンタでもよい）３９で構成され、クロック発信
器３からのクロック信号Ｓ１０６はシフトレジスタ３９
のクロック入力端子ＣＫに入力されている。入力信号Ｓ
１０３はシフトレジスタ３９のクリア端子ＣＬＲにも接
続されているので、入力信号Ｓ１０３がローレベルにな
るとシフトレジスタ３９はクリアされる。そこで、図１
０に示すように入力信号Ｓ１０３が一定時間以上ハイレ
ベルであると、このシフトレジスタ３９の出力信号Ｓ１
０７は図１０に示すようにハイレベルになる。本例では
シフトレジスタ３９は３段であるので、遅れ時間ｔ２は
シフトレジスタ３９に加わるクロック信号Ｓ１０６の周
期ｔｃの２倍から３倍の間になり一定ではない。しかし
、入力信号Ｓ１０３に短時間の変化があっても図９のｉ
４２に相当するような不適当な出力は出ない。

【００３５】図６は更に別のトリガ回路の例であって、
遅延時間の異なる出力タップを有する遅延回路６０と、
３段のラッチ６１、６２、６３で構成される。

【００３６】図６において、遅延回路６０の各出力タッ
プはラッチ６１、６２、６３の各クロック端子に接続さ
れており、ラッチ６１、６２、６３は各クロック入力の
立ち上がりで各データ入力端子Ｄのレベルを各出力端子
Ｑに固定して出力する。また入力信号Ｓ１０３は全ての
ラッチ６１、６２、６３のクリア端子ＣＬＲに接続され
ているので、入力信号Ｓ１０３がローレベルの時にはラ
ッチ６１、６２、６３は全てクリア状態となり、全ての
出力Ｑはローレベルになる。

【００３７】この場合、図１１に示すように遅延回路６
０の遅延時間ｔ３より長いハイレベルの入力信号Ｓ１０
３があると、図１１に示すようにハイレベルの信号Ｓ１
１０が出力される。この図６の回路では、遅延時間ｔ３
はバラツキがなく、不適当な出力もないが、回路構成は
他の方法に比べ複雑となる。

【００３８】上述のようにして、出力されるトリガ信号
Ｓ１０５あるいはＳ１０７あるいはＳ１１０を用いるこ
とにより特定電圧レベル範囲（ｉ２部）に一定時間以上
持続する信号を検出できる。

【００３９】なお、制御回路５を制御して記録用メモリ
２にデータ記録を行う場合、記録用メモリ２が８ビット
であれば、２値データでは８入力分のデータを記録でき
、４値データでは４入力分のデータを記録することがで
きる。

【００４０】

【発明の効果】上述のように、本発明のロジックアナラ
イザでは、ハイレベルとローレベルの２値レベルではな
く、多値のレベル区分で信号電圧の観測ができる。

【００４１】このため、通信用の３値信号やバスの信号
衝突などを観測することが可能である。

【図面の簡単な説明】

【図１】本発明のロジックアナライザの一実施例のブロ
ック図。

【図２】本発明のロジックアナライザの一実施例に係る
レベル検出回路の回路図及び出力データ図。

【図３】本発明のロジックアナライザの一実施例に係る
トリガ回路の具体例を示す回路図及びトリガ条件設定を
示す図。

【図４】トリガ回路に係る回路図。

【図５】トリガ回路に係る回路図。

【図６】トリガ回路に係る回路図。

【図７】入力信号の波形図。

【図８】表示部に表示された波形図。

【図９】図４に係る波形図。

【図１０】図５に係る波形図。

【図１１】図６に係る波形図。

【符号の説明】

１…レベル検出回路 ２…記録用メモリ ３…トリガ回路 ４…表示部 ５…制御回路 １１…基準電圧発生器 １２…電圧比較器 １３…セレクタ ３１…データ比較器 ３２…基準データ発生器 ３３…有効データ発生器 ３４…データの有効または無効の選択を行うゲート回路
３５…アンドゲート ３６…遅延回路 ３７…アンドゲート ３８…クロック発振器 ３９…シフトレジスタ ６０…遅延回路 ６１、６２、６３…ラッチ Ｓ１０１、Ｓ１０２、Ｓ１０３、Ｓ１０４、Ｓ１０５、
Ｓ１０６、Ｓ１０７、Ｓ１０８、Ｓ１０９、Ｓ１１０…
信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数の入力チャネルを有し、各チャネルご
   とに、入力される信号のレベルを検出し、表示するロジ
   ックアナライザにおいて、各チャネルに対応して設けら
   れ、それぞれ基準電圧を発生する複数の基準電圧発生手
   段と、各チャネルにおいて入力される信号の入力電圧と
   前記各チャネルに対応する基準電圧発生手段から出力さ
   れる複数の基準電圧とを比較して前記入力電圧のレベル
   を検出する複数のレベル検出回路と、前記レベル検出回
   路のそれぞれの出力データを記憶する記憶手段と、前記
   レベル検出回路の出力データに基づきトリガ信号を発生
   するトリガ信号発生手段と、前記トリガ信号発生手段か
   ら出力されるトリガ信号のタイミングで、前記記憶手段
   に記憶された出力データに基づき前記入力電圧を各段階
   に区分して表示する表示手段とを備えたことを特徴とす
   るロジックアナライザ。
2. 【請求項２】トリガ信号発生手段は、少なくとも遅延回
   路を有する時間検出回路を備え、前記入力信号が該時間
   検出回路で検出される時間以上特定のレベル範囲内にあ
   る時、トリガ信号を発生することを特徴とする請求項１
   記載のロジックアナライザ。