JP4582999B2

JP4582999B2 - 測定機器及び測定方法

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Publication number: JP4582999B2
Application number: JP2003029330A
Authority: JP
Inventors: ドナルド・シー・カークパトリック
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 2002-02-11
Filing date: 2003-02-06
Publication date: 2010-11-17
Anticipated expiration: 2023-02-06
Also published as: DE60335683D1; US7227349B2; EP1335208B1; EP1335208A3; JP2003279598A; US20030154452A1; EP1335208A2

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、信号解析に関し、特に、信号分析でのデジタル・トリガ及びアナログ・トリガを用いた測定機器（試験及び測定機器）並びに方法に関する。
【０００２】
【従来の技術】
ロジック・アナライザ、デジタル蓄積オシロスコープ（ＤＳＯ）等の如き信号分析装置（測定機器）を用いて、種々のシステムにおける信号動作をモニタしている。例えば、ロジック・アナライザには、デジタル・システムの論理的動作をモニタする能力がある。ロジック・アナライザは、典型的には、数十の入力チャネルと、比較的大容量のメモリと、バスの状態及び位相を逆アセンブリ／デコードする機能とを有する測定器である。また、典型的には、ロジック・アナライザは、ハードウェア・インタフェースを介して被試験装置又はシステムに電気的に結合されて、かかる被試験装置又はシステムが処理を進める際のデータを捕捉する。ロジック・アナライザは、予め定めた条件（プリセット条件）を試験して、即ち、トリガ条件との一致を検出して、被試験装置又はシステムが発生した信号の記録や処理を制御する。ロジック・アナライザに用いる条件、即ち、トリガ条件は、典型的には、ある事象のデジタル表現（デジタルである信号）である。
【０００３】
【非特許文献１】
米国オレゴン州テクトロニクス社が発行した２００１年版総合カタログ「Test, Measurement and Monitoring Products Catalog 2001」の第１５３ページ〜第１５６ページ
【０００４】
【発明が解決しようとする課題】
ロジック・アナライザの如き既存のデジタル信号分析装置（測定機器）における１つの問題点は、非常に低いレベルで詳細なデータを捕捉することである。詳細なデータが低レベルであると、アナログ信号の異常を分析器のデータと相関させることが困難となる。よって、収集した分析器のデータにおいてアナログ異常の根本的な原因を突き止めることが難しくなる。
【０００５】
上述の欠点を改善する試みにおいて、幾種類かのロジック・アナライザは、回路基板にオシロスコープ機能（オシロスコープ・ユニット）を設けて、ロジック・アナライザの本体に取り付けている。これらオシロスコープ・ユニットは、ロジック・アナライザと同じ筐体に設けられているが、別個の測定器である。かかる組合せ測定器において、アナログ事象（例えば、ラント信号：第１レベルを超えた後に第２レベルを超える信号）でトリガをするために、ユーザは、同じ測定点に２個のプローブを取り付けなければならない。ここで、第１プローブは、ロジック・アナライザ用のデジタル・ロジック・プローブであり、第２プローブは、オシロスコープ用のアナログ・プローブである。かかる接続が必要なのは、ロジック・アナライザのためのアナログ・デジタル変換をプローブ・チップで行うためである。オシロスコープ・ユニットからのトリガ出力信号をロジック・アナライザの外部トリガ入力端に供給しなければならない。
【０００６】
このように組み合わせた測定器を用いると、コストが高くなり、形状が大きくなり、タイミングに差が生じて測定が不正確になる。
【０００７】
よって、本発明は、従来技術の上述及びその他の欠点を改善して、デジタル及びアナログでトリガされる測定機器並びに方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明の測定機器（２００）は、デジタル信号経路（２１０）及びアナログ信号経路（２１５）に並列に伝送される入力試験信号を被測定装置から受ける入力導体（２０２）を具え；デジタル信号経路（２１０）が、入力試験信号を処理して、入力試験信号のデジタル表現を作成し；アナログ信号経路（２１５）が、入力試験信号を処理して、入力試験信号のアナログ表現を作成し；デジタル信号経路に結合され、プリセットされたデジタル条件に対して処理済みのデジタル信号を評価し、このプリセット・デジタル条件を検出してデジタル用トリガ信号を発生するデジタル・トリガ回路（２３０）と；アナログ信号経路に結合され、プリセットされたアナログ条件に対して、処理済みのアナログ信号を評価して、このプリセット・アナログ条件を検出してアナログ用トリガ信号を発生するアナログ・トリガ回路（２４６）とを更に具え；アナログ用トリガ信号をデジタル・トリガ回路に供給して、プリセット・デジタル条件及びプリセット・アナログ条件の両方に応じて、デジタル表現のデータ・メモリ（２２８）への記憶を制御することを特徴としている。
また、本発明の測定方法は、入力試験信号を処理して、この入力試験信号のデジタル表現を作成し；入力試験信号を処理して、入力試験信号のアナログ表現を作成し；少なくとも１つのデジタル条件との比較により、デジタル表現に応答してデジタル用トリガ信号を発生し；少なくとも１つのアナログ条件との比較により、アナログ表現に応答してアナログ用トリガ信号を発生し；デジタル用トリガ信号及びアナログ用トリガ信号を組合せて、デジタル表現のデータ・メモリへの記憶を制御することを特徴とする。
【０００９】
本発明において、独立したアナログ信号経路及びデジタル信号経路は、入力試験信号を処理し、この入力試験信号をプリセット（予め設定した）アナログ条件及びデジタル条件の両方について評価して、測定機器（信号分析装置）におけるアナログ用トリガ信号及びデジタル用トリガ信号を夫々発生する。
【００１０】
本発明の一実施例においては、測定機器は、被試験回路からのアナログ信号及びデジタル信号のいずれかを測定機器に供給するプローブと、入力試験信号を受けてデジタル信号経路及びアナログ信号経路に並列に供給する共通ノードとを具えている。このノードにデジタル信号経路を結合して、入力試験信号を受けると共に処理する。デジタル・トリガ回路をデジタル信号経路に結合して、処理済みデジタル信号をプリセット・デジタル条件に対して評価して、このプリセット・デジタル条件を満たすことを検出すると、デジタル用トリガ信号を発生する。アナログ信号経路を共通ノードに結合して、入力試験信号を受け、処理する。アナログ・トリガ回路をアナログ信号経路に結合して、処理済みアナログ信号をプリセット・アナログ条件に対して評価して、このプリセット・アナログ条件を満たすことを検出すると、アナログ・トリガ信号を発生する。
【００１１】
添付図を参照した以下の詳細説明から本発明を容易に理解できよう。なお、理解を容易にするために、総ての図に対して同じ参照符号は、同じ要素を示す。
【００１２】
【発明の実施の形態】
以下、ロジック・アナライザの如き単一チャネルのデジタル信号分析装置に本発明を用いた場合を説明する。しかし、本発明は、デジタル用トリガ及びアナログ用トリガの両方が望ましい任意の単一チャネル又は多チャネルの信号測定機器又は分析装置にも用いることができることが、当業者には明らかであろう。
【００１３】
図１は、本発明の好適実施例によるロジック・アナライザ２００のブロック図である。このロジック・アナライザ２００は、被試験信号をアナログ形式で入力端に受ける新規な形式である。
【００１４】
このロジック・アナライザ２００は、単一のデータ取込みプローブ（入力導体）２０２と、共通ノード２０１と、データ・メモリ２２８と、デジタル・トリガ回路２３０と、アナログ・トリガ回路２４６と、２個の信号経路、即ち、デジタル信号経路２１０及びアナログ信号経路２１５とを具えている。
【００１５】
比較器２２４、デジタル出力ドライバ２２６及びしきい値バッファ２２２を用いて、デジタル信号経路２１０を形成する。アナログ・バッファ２４０及びアナログ出力ドライバ２４４を用いてアナログ信号経路２１５を形成する。
【００１６】
被試験装置からの試験信号は、典型的にはアナログ信号である。このアナログ信号は、正論理の場合、低ロジック・レベル又は高ロジック・レベルを夫々表す２つの電圧レベル（例えば、０Ｖ及び３Ｖか、又は０Ｖ及び５Ｖ）の一方である。この試験信号は、プローブ２０２により受信され、共通ノード２０１を介してデジタル信号経路２１０及びアナログ信号経路２１５に供給される。なお、詳細に後述するように、比較器２２４が、試験信号をデジタル表現（デジタルである信号）にする。
【００１７】
簡単に説明すれば、デジタル信号経路２１０は、試験信号のデジタル表現をデジタル・トリガ回路２３０に供給する。デジタル・トリガ回路２３０は、プリセットされたデジタル条件（プリセット・デジタル条件）を識別すると、ロジック・アナライザ２００をトリガする（データ・メモリ２２８内へのデータ信号の記録を制御する）。このプリセット・デジタル条件は、例えば、デジタル・トリガ・ワードである。アナログ信号経路２１５は、試験信号のアナログ表現（アナログである信号）をアナログ・トリガ回路２４６に供給する。アナログ・トリガ回路２４６は、プリセットされたアナログ条件（プリセット・アナログ条件）を識別すると、ロジック・アナライザ２００をトリガする（データ・メモリ２２８へのデータ信号の記録を制御する）。プリセット・アナログ条件は、例えば、アナログ・トリガ・レベルである。ロジック・アナライザ２００の出力信号は、処理及び表示回路２６０又はその他の処理手段に供給される。
【００１８】
さらに詳細には、プローブ２０２からの試験信号は、デジタル信号経路２１０に供給されるが、具体的には、比較器２２４の第１入力端に供給される。この比較器２２４は、２入力で、高利得で、差動出力の増幅器である。実施例では、比較器２２４の第１入力としてプローブ２０２の出力信号を受ける。また、実施例では、この比較器２２４の第２入力端は、外部パルス発生器２２０からのしきい値信号を受ける。なお、このしきい値信号は、しきい値バッファ２２２により調整される。すなわち、外部パルス発生器２２０からのしきい値レベル電圧は、しきい値バッファ２２２により、プローブ２０２のチップの電圧と略合うように調整される。実施例では、制御バッファ（図示せず）の７ビットにより、しきい値バッファ２２２の利得及びオフセットを調整する。制御レジスタ内の値の範囲は、０及び１２７の間で変化する。
【００１９】
制御レジスタ内の値を選択して、特定の所望結果を得るようにする。例えば、値６３は、しきい値バッファ２２２の利得を−１／１０に設定する。この値を増加すると、利得が１５％の範囲で上昇し、この値を下げると、利得が１５％の範囲で下降する。値６３は、しきい値バッファ１２２の出力信号をゼロにオフセットする。値０は、バッファ２２２の出力を通常よりも１３ｍＶだけ負に設定する。値１２６は、バッファ２２２の出力を通常よりも１３ｍＶだけ正に設定する。
しきい値バッファ２２２の出力信号が比較器２２４を駆動する。
【００２０】
比較器２２４は、試験信号電圧（プローブ電圧）としきい値電圧とを比較する。プローブ電圧が、調整済みしきい値電圧よりも高いと、比較器２２４の出力信号は、デジタル高のロジック状態になる。比較器２２３の出力信号をデジタル出力ドライバ２２６に供給する。
【００２１】
実施例において、デジタル出力ドライバ２２６は、出力が高い駆動能力を有する非反転差動デジタル・ドライバである。デジタル出力ドライバ２２６は、オプションとして、選択可能な伝搬遅延時間を有する。別の実施例においては、この伝搬遅延時間は、遅延選択要素にて提供されるが、この遅延選択要素は、ロジック・アナライザの別の要素である。レジスタの１ビットは、デジタル出力ドライバ２２６の伝搬遅延時間を選択する。例えば、値０は、最小遅延（例えば、０ピコ秒）を表し、値１は、デジタル信号経路２１０の総合遅延時間に対して最大遅延（例えば、６２ピコ秒）を表す。デジタル出力ドライバ２２６の出力信号は、データ・メモリ２２８及びデジタル・トリガ回路２３０にほぼ同時に供給される。
【００２２】
デジタル・トリガ回路２３０は、デジタル出力ドライバ２２６からのデジタル・データをプリセット条件（トリガ条件）に対して評価して、データ・メモリ２２８へのデータ信号の記録を制御する。デジタル・トリガ回路及びデジタル・トリガ条件は、従来のロジック・アナライザの機能として当業者に周知であるので、詳細な説明を省略する。
【００２３】
アナログ信号経路２１５を説明する。このアナログ信号経路２１５は、プローブ２０２からの試験信号を受ける。この試験信号は、利得制御可能なアナログ・バッファ２４０に供給される。実施例において、アナログ・バッファ２４０は、利得が制御可能な差動増幅器である。アナログ・バッファ２４０の利得は、制御レジスタの２ビットにより、０（オフ、又はパワー・ダウン）、１、２又は３（最大利得）に設定できる。一実施例において、アナログ・バッファ２４０の出力信号は、変化する電流であり、電圧ではない。
【００２４】
アナログ・バッファ２４０の利得は、その入力段にて、並列接続された２個の差動増幅器対により設定する。一方の差動増幅器対は、利得が１になるように設計され、他方の差動増幅器対は、利得が２になるように設計される（例えば、エミッタ抵抗により設定する）。一方の増幅器又は他方の増幅器が一時にオンになり、利得が１又は２となる。両方の増幅器が同時にオンになると、利得が３になる。このように利得が３になるのは、２個の差動増幅器対の出力電流が互いに加算されるからである。
【００２５】
アナログ・バッファ２４０の利得制御は、アナログ信号経路制御レジスタの２ビット（B_GAIN）により行う。これら２ビットにより、制御ロジックが３つの制御ラインをデコードする。各差動増幅器対は、これら２ビットの各１つの値により、オン又はオフにされる。第３ビットを用いて、アナログ・バッファ２４０のパワー（電源）をオン又はオフにする。B_GAINレジスタに数値０をロードすると、パワーがオフになる。B_GAINの任意の他の値では、パワーがオンになる。B_GAIN＝１ならば、利得１の差動増幅器対がオンとなり、利得２の差動増幅器対がオフになる。B_GAIN＝２ならば、B_GAIN＝１の場合と逆になる。B_GAIN＝３ならば、両方の差動対増幅器がオンになる。
【００２６】
アナログ・バッファ２４０内のスイッチ回路により、このアナログ・バッファ２４０の出力信号電流がアナログ・バスに供給される。この信号は、可能な複数のバスの任意の１個を一時に駆動する。レジスタの２ビット及びデコード・ロジック回路によって、アナログ・バッファ２４０の制限機能を達成する。これら２ビットによりどのバスを制御するかを制御する。多数の入力チャネルのロジック・アナライザの場合、複数のバスの可能性を実現させる。アナログ・バッファ２４０は、複数の出力バスを制御できるアナログ・バッファの如き多くの例で実現でき、これら他の例も本発明の要旨に含まれることが当業者に明らかであろう。アナログ・バッファ２４０の出力信号は、アナログ出力ドライバ２４４を駆動する。
【００２７】
アナログ出力ドライバ２４４は、例えば、駆動能力の高い非反転増幅器である。これは、差動電流入力であり、シングル・エンド電圧出力である。アナログ出力ドライバ２４４の利得及びオフセットは、制御レジスタの７ビットにより調整できる。これらレジスタの値の範囲は、０から１２７である。値６３は、利得を公称値にする。（公称値とは、全体のアナログ信号経路利得が約１で、バッファ２４０の利得が１に設定され、アナログ出力ドライバ２４４が５０〜７５オームで終端された状態である。）利得範囲は、この公称利得に対して＋／−１８％である。レジスタ値を増加させると、利得も上昇する。値６３は、（中心の）信号に対してオフセットをゼロに設定する。出力が５０オームで終端されていれば、レジスタ内の値０は、増幅器の出力信号を−１６ｍＶの変化させ、値１２６は、増幅器の出力信号を＋１６ｍＶに変化させる。（７５オームで終端された場合、オフセットの範囲は、＋／−１９ｍＶである。信号経路全体のエラーを補正するためには、利得及びオフセットの調整が必要である。これらエラーのいくつかは、プローブ利得及びオフセット、プローブ出力インピーダンス、プローブ同軸ケーブル・インピーダンス、受信器入力終端の不一致、アナログ信号経路の利得及びオフセットのエラーである。アナログ出力ドライバ２４４を使用しない場合、このドライバ２４４をオフにできる（パワーをダウンできる）。例えば、アナログ出力ドライバ２４４におけるOUT_Onビットが０に設定されていれば、増幅器はオフになる。このビットが１に設定されていれば、増幅器はオンである。
【００２８】
アナログ出力ドライバ２４４の出力信号をアナログ・トリガ回路２４６に供給する。ロジック・アナライザ２００のアナログ・トリガ回路２４６は、プリセット条件（トリガ条件）に対して、アナログ出力ドライバ２４４からのアナログ・データを評価する。この条件の検出により、アナログ・トリガ回路２４６からのトリガ信号がデジタル・トリガ回路２３０に供給されて、デジタル・トリガ回路２３０が、データ・メモリ２２８内へのデータ信号の記録を開始するようにしたり、この記録を持続させたりする。同様に、アナログ・トリガ回路２４６からの他のトリガ信号をデジタル・トリガ回路２３０に伝送して、データ・メモリ２２８へのデータの記録を終了させることもできる。従来のオシロスコープで用いるトリガ回路やトリガ条件の如きアナログ・トリガ回路やアナログ・トリガ条件は当業者に周知であるので、詳細説明を省略する。例えば、いくつかの典型的なアナログ・トリガ条件には、ラント、グリッチ、しきい値違反、オーバーシュート、リンギング、広すぎるパルス幅、狭すぎるパルス幅などの条件がある。
【００２９】
ロジック・アナライザによるデータの記録を制御するために、アナログ及びデジタルのトリガを組合わせる種々の本発明の実施例は、上述の説明に基づけば、当業者に容易であろう。例えば、本発明によって、アナログ用トリガ信号を用いてロジック・アナライザがデータの記録を開始する一方、その後のデジタル用トリガ信号を用いて記録動作を停止させることができる。また、この逆も同様である。
【００３０】
図２は、本発明による方法を説明する流れ図である。この方法３００は、ステップ３０５で開始し、図１のプローブ２０２の如きデータ取込みプローブに被試験装置からの試験信号を供給する。
【００３１】
ステップ３０５においてデータ取込みプローブが取り込んだ試験信号（被試験信号）を、ステップ３１０にて、共通ノードからデジタル信号経路及びアナログ信号経路に供給する。例えば、図１のプローブ２０２からの試験信号を共通ノード２０１を介してデジタル信号経路２１０及びアナログ信号経路２１５に供給する。方法３００では、ステップ３１５（デジタル信号経路用の処理）とステップ３２０（アナログ信号経路用の処理）とを同時に行う。デジタル信号経路用のステップ３１５〜３１８及びアナログ信号経路用のステップ３２０〜３２３を参照して、この方法３００を更に説明する。被試験信号がデジタル信号経路及びアナログ信号経路に略同時に供給されていることが当業者には理解できよう。
【００３２】
ステップ３１５において、外部パルス発生器からのしきい値レベル電圧をしきい値バッファにより調整する。すなわち、ステップ３１５にて、しきい値バッファにより、しきい値レベル電圧をデータ取込みプローブのチップの電圧に略合うように調整する。
【００３３】
ステップ３１６にて、しきい値バッファからの調整済みレベル電圧と、データ取込みプローブからの試験信号とを比較器に入力して、評価を行う。すなわち、ステップ３１６において、比較器が試験信号電圧（プローブ電圧）と調整済みしきい値レベル電圧との比較を行う。プローブ電圧が調整済みしきい値電圧よりも高いと、比較器の出力信号は、第１ロジック状態（即ち、ロジック高）になる。これとは逆に、プローブ電圧が調整済みしきい値電圧よりも低いと、比較器の出力信号は、第２ロジック状態（即ち、ロジック低）になる。このようにして、試験信号がデジタル化される。
【００３４】
ステップ３１７にて、デジタル出力ドライバが比較器の出力信号を処理する。すなわち、ステップ３１７において、デジタル出力ドライバは、デジタル信号経路の総合伝搬遅延に対してデジタル信号の遅延を追加して、遅延を保証する。
【００３５】
ステップ３１８において、デジタル出力ドライバの出力信号をデータ・メモリ及びデジタル・トリガ回路に同時に供給する。デジタル・トリガ回路は、プリセット条件（トリガ条件）に対してデジタル出力ドライバからのデジタル・データを評価して、データ・メモリへのデータ信号の記録を制御する。これで、方法３００におけるデジタル信号経路に関する処理が終わる。
【００３６】
次に、アナログ信号経路について説明する。ステップ３２０にて、データ取込みプローブからの試験信号を、アナログ信号経路の利得選択可能なアナログ・バッファに供給する。すなわち、ステップ３２０において、アナログ・バッファは、プローブからの試験信号を処理して、アナログ出力ドライバに供給する試験信号のアナログ表現（アナログである信号）を作成する。（複数の入力チャネルを具えたロジック・アナライザの実施例において、アナログ・バッファは、複数のアナログ入力信号の１つを出力端に選択的に供給して、アナログ出力ドライバに渡す。）
【００３７】
ステップ３２１において、アナログ・バッファの出力信号をアナログ出力ドライバに供給する。このアナログ出力ドライバの利得及びオフセットを調整して、信号経路全体のエラーを補償する。
【００３８】
ステップ３２２において、アナログ・トリガ回路が、アナログ出力ドライバの出力を処理する。このアナログ・トリガ回路は、プリセット条件（トリガ条件）に対して、アナログ出力ドライバからの信号を評価する。方法３００は、ステップ３２３に進む。
【００３９】
ステップ３２３において、アナログ・トリガ回路は、アナログ・トリガ条件の検出によりトリガ信号を、ステップ３１８で用いるデジタル・トリガ回路に伝送し、データ・メモリへのデータ信号の記録を制御する。これで、方法３００におけるアナログ信号経路に関する処理が終了する。
【００４０】
別の実施例のおいては、アナログ・トリガ回路からのトリガ信号をデータ・メモリに直接的に供給して、データ・メモリへのデータ信号の記録を制御することもできる。
【００４１】
本発明の技術を含んだ種々の実施例を図示し説明したが、当業者は、本発明の他の種々の実施例も容易に実現できよう。
【００４２】
【発明の効果】
上述の如く、本発明によれば、入力導体からの入力試験信号を共通ノードを介してデジタル信号経路及びアナログ信号経路に並列に伝送し、デジタル信号経路にてデジタル用トリガ信号を発生し、アナログ信号経路にてアナログ用トリガ信号を発生している。よって、デジタル・及びアナログのトリガをタイミングの差がなく同時に発生でき、測定機器全体の形状を小さくできる。
【図面の簡単な説明】
【図１】本発明の好適実施例によるロジック・アナライザのブロック図を示す。
【図２】本発明の好適実施例による方法を説明するための流れ図である。
【符号の説明】
２００測定機器
２０１共通ノード
２０２プローブ（入力導体）
２１０デジタル信号経路
２１５アナログ信号経路
２２０パルス発生器
２２２しきい値バッファ
２２４比較器
２２６デジタル出力ドライバ
２２８データ・メモリ
２３０デジタル・トリガ回路
２４０アナログ・バッファ
２４４アナログ出力ドライバ
２４６アナログ・トリガ回路
２６０処理及び表示回路

Claims

デジタル信号経路及びアナログ信号経路に並列に伝送される入力試験信号を被測定装置から受ける入力導体を具え、
上記デジタル信号経路が、上記入力試験信号を処理して、上記入力試験信号のデジタル表現を作成し、
上記アナログ信号経路が、上記入力試験信号を処理して、上記入力試験信号のアナログ表現を作成し、
上記デジタル信号経路に結合され、プリセット・デジタル条件に対して上記処理済みのデジタル信号を評価し、上記プリセット・デジタル条件を検出してデジタル用トリガ信号を発生するデジタル・トリガ回路と、
上記アナログ信号経路に結合され、プリセット・アナログ条件に対して、上記処理済みのアナログ信号を評価して、上記プリセット・アナログ条件を検出してアナログ用トリガ信号を発生するアナログ・トリガ回路とを更に具え、
上記アナログ用トリガ信号を上記デジタル・トリガ回路に供給して、上記プリセット・デジタル条件及び上記プリセット・アナログ条件の両方に応じて、上記デジタル表現のデータ・メモリへの記憶を制御することを特徴とする測定機器。
入力試験信号を処理して、該入力試験信号のデジタル表現を作成し、
上記入力試験信号を処理して、上記入力試験信号のアナログ表現を作成し、
少なくとも１つのデジタル条件との比較により、上記デジタル表現に応答してデジタル用トリガ信号を発生し、
少なくとも１つのアナログ条件との比較により、上記アナログ表現に応答してアナログ用トリガ信号を発生し、
上記デジタル用トリガ信号及び上記アナログ用トリガ信号を組合せて、上記デジタル表現のデータ・メモリへの記憶を制御することを特徴とする測定方法。