JPH02263166A - イベント列検出方法 - Google Patents
イベント列検出方法Info
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- JPH02263166A JPH02263166A JP1308849A JP30884989A JPH02263166A JP H02263166 A JPH02263166 A JP H02263166A JP 1308849 A JP1308849 A JP 1308849A JP 30884989 A JP30884989 A JP 30884989A JP H02263166 A JPH02263166 A JP H02263166A
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- signals
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、イベント列検出方法、特に、操作者が定義し
た、１つ又は複数のライン上の直列デジタル・データ内
のイベント列を認識するイベント列検出方法に関する。
た、１つ又は複数のライン上の直列デジタル・データ内
のイベント列を認識するイベント列検出方法に関する。
「従来の技術」
多数のデジタル信号ラインにわたり特定の組合わせの複
数の論理状態を認識することは、従来より行われている
。ロジック・アナライザは、その最初の装置が１９７０
年に販売されて以来、この認識機能を実行するためにワ
ード・リコグナイザを使用している。
数の論理状態を認識することは、従来より行われている
。ロジック・アナライザは、その最初の装置が１９７０
年に販売されて以来、この認識機能を実行するためにワ
ード・リコグナイザを使用している。
ここ数年、ロジック・アナライザは高度且つ複雑化され
るにつれ、所望のトリガ条件を定義できる方法は増加し
、詳細なトリガ機能を備えるようになった。最近のロジ
ック・アナライザが有するトリガ装置の多くは、複雑な
ひと続きの他のトリガ条件が特定の順序で発生した後、
被試験信号が特定の条件に達するときを確認するある種
のシーケンシャル・ステート・マシンを含んでいる。
るにつれ、所望のトリガ条件を定義できる方法は増加し
、詳細なトリガ機能を備えるようになった。最近のロジ
ック・アナライザが有するトリガ装置の多くは、複雑な
ひと続きの他のトリガ条件が特定の順序で発生した後、
被試験信号が特定の条件に達するときを確認するある種
のシーケンシャル・ステート・マシンを含んでいる。
［発明が解決しようとする課題］
複雑化されてきたがロジック・アナライザのトリガは、
サンプル・クロックの時点でのみに行われる、被試験シ
ステムへの信号の不連続な観測に基づいている。グリッ
チ検出機能を採用することで、観察機能を増加できるロ
ジック・アナライザもある。しかし、グリッチ検出機能
は、通常１、基準スレッショルドを横切る試験対象の信
号の複数回の遷移がサンプル・クロックの間に起きたか
どうかを確言忍することのみを行い、グリッチとして検
出された信号変化について詳しいタイミングを解析する
ことはできない。
サンプル・クロックの時点でのみに行われる、被試験シ
ステムへの信号の不連続な観測に基づいている。グリッ
チ検出機能を採用することで、観察機能を増加できるロ
ジック・アナライザもある。しかし、グリッチ検出機能
は、通常１、基準スレッショルドを横切る試験対象の信
号の複数回の遷移がサンプル・クロックの間に起きたか
どうかを確言忍することのみを行い、グリッチとして検
出された信号変化について詳しいタイミングを解析する
ことはできない。
これまで、オシロスコープのトリガ信号は、被試験信号
が予め設定された振幅スレッショルドを特定の方向に横
切ることにより発生されていた。
が予め設定された振幅スレッショルドを特定の方向に横
切ることにより発生されていた。
最近、オシロスコープのトリガ機能には、ロジック・ア
ナライザの分野のワード認識の概念が採用されるように
なった。この技術の導入において、ワード・リコグナイ
ザを含むデジタル・トリガ部は、デジタル形式の複数入
力チャンネルを監視し、トリガが発生される前に特定の
組合わせが起こるのを待つ。この方法でトリガ可能なオ
シロスコープは、最近のデジタル技術環境では極めて有
用である。その理由は、このトリガ方法が、多数の異な
る信号のデジタル条件により最も簡単に特定された期間
の信号の動きをアナログ的に観察するのにしばしば必要
とされるからである。米国特許第４、５８５．９７５号
明細書に記載されたウィマによる発明「エツジ感度及び
ネスティド・トリガ機能を有する高速プール論理トリガ
・オシロスコープの垂直増幅器」に、デジタル信号路及
びアナログ信号路の組合わせを開示されている。
ナライザの分野のワード認識の概念が採用されるように
なった。この技術の導入において、ワード・リコグナイ
ザを含むデジタル・トリガ部は、デジタル形式の複数入
力チャンネルを監視し、トリガが発生される前に特定の
組合わせが起こるのを待つ。この方法でトリガ可能なオ
シロスコープは、最近のデジタル技術環境では極めて有
用である。その理由は、このトリガ方法が、多数の異な
る信号のデジタル条件により最も簡単に特定された期間
の信号の動きをアナログ的に観察するのにしばしば必要
とされるからである。米国特許第４、５８５．９７５号
明細書に記載されたウィマによる発明「エツジ感度及び
ネスティド・トリガ機能を有する高速プール論理トリガ
・オシロスコープの垂直増幅器」に、デジタル信号路及
びアナログ信号路の組合わせを開示されている。
更に、オシロスコープのトリガは、米国特許第４、７４
８．３４８号明細書に記載されたソングによる発明「単
一信号用マルチ・レベル・パターン・検出器オシロスコ
ープ」に開示されている。ソングの発明は、監視される
単一の信号内の複数の選択されたイベント列の発生を検
出する方法及び装置を示している。しかし、ソングの方
法には、解決するべき制限がある。ソングにより開示さ
れた装置では、操作者は、複数の連続イベントを定義し
、それらをステート・マシン、論理装置及び可変遅延器
を使用して、互いに論理的に結合する。
８．３４８号明細書に記載されたソングによる発明「単
一信号用マルチ・レベル・パターン・検出器オシロスコ
ープ」に開示されている。ソングの発明は、監視される
単一の信号内の複数の選択されたイベント列の発生を検
出する方法及び装置を示している。しかし、ソングの方
法には、解決するべき制限がある。ソングにより開示さ
れた装置では、操作者は、複数の連続イベントを定義し
、それらをステート・マシン、論理装置及び可変遅延器
を使用して、互いに論理的に結合する。
イベントは、これらの遅延器により時間的に互いに関係
付けられるので、遅延時間期間に発生したイベントは、
結果的にトリガ発生に影響しない。
付けられるので、遅延時間期間に発生したイベントは、
結果的にトリガ発生に影響しない。
この結果、選択された連続イベントが一時的に隣接して
いないとき、イベント間の時間間隔は、操作者の意思に
かかわらず、事実上、自動的にドント・ケアになる。
いないとき、イベント間の時間間隔は、操作者の意思に
かかわらず、事実上、自動的にドント・ケアになる。
信号レベルの遷移間の期間を明確に認識することができ
、試験対象となる信号の正確且つ連続的な監視ができる
、直列デジタル・データのイベント列を検出する方法が
必要とされる。これにより、δ忍識すべきパターンを定
義する際に、操作者が、試験対象の信号の全ての動きを
指定できる。
、試験対象となる信号の正確且つ連続的な監視ができる
、直列デジタル・データのイベント列を検出する方法が
必要とされる。これにより、δ忍識すべきパターンを定
義する際に、操作者が、試験対象の信号の全ての動きを
指定できる。
したがって、本発明の目的は、１つ又は複数のデジタル
信号を正確且つ連続的に監視できるイベント列検出方法
の提供にある。
信号を正確且つ連続的に監視できるイベント列検出方法
の提供にある。
［課題を解決するための手段及び作用］本発明のイベン
ト列検出方法は、１つ又は複数のデジタル信号を連続的
に監視し、検出したり、トリガを発生させるトリガ列と
して信号の動きを正確に定義できる。
ト列検出方法は、１つ又は複数のデジタル信号を連続的
に監視し、検出したり、トリガを発生させるトリガ列と
して信号の動きを正確に定義できる。
試験対象の１つ又は複数の信号が並列的に入力される複
数の評価ウィンドウは、信号の動きを予め定義した判定
基準と比較して、連続的に試験する。各評価ウィンドウ
は、前段の評価ウィンドウの判定基準が満足されたこと
を示す一致信号を前段のウィンドウから受は取ると、作
動され、評価全体の一部分を開始する。各ウィンドウは
独立し、その判定基準が満足されるとすぐに、次の評価
工程を開始させるので、信号は連続的に評価され、ドン
ト・ケアとなる期間が無く、正確な評価が可能である。
数の評価ウィンドウは、信号の動きを予め定義した判定
基準と比較して、連続的に試験する。各評価ウィンドウ
は、前段の評価ウィンドウの判定基準が満足されたこと
を示す一致信号を前段のウィンドウから受は取ると、作
動され、評価全体の一部分を開始する。各ウィンドウは
独立し、その判定基準が満足されるとすぐに、次の評価
工程を開始させるので、信号は連続的に評価され、ドン
ト・ケアとなる期間が無く、正確な評価が可能である。
複数の異なる評価ウィンドウにより、１つ又は複数の信
号の複数の評価を同時に行うことができ、それにより、
接近して到達する類似のイベント列も効果的に評価でき
る。
号の複数の評価を同時に行うことができ、それにより、
接近して到達する類似のイベント列も効果的に評価でき
る。
ある実施例では、順番処理開始回路は、外部信号又は予
め定義した条件の最初の発生に応答して、最初の評価ウ
ィンドウを作動させる。マルチプレクサ・トリガ源は、
最後の評価ウィンドウの一致出力信号を、全体のトリガ
出力信号として選択する。
め定義した条件の最初の発生に応答して、最初の評価ウ
ィンドウを作動させる。マルチプレクサ・トリガ源は、
最後の評価ウィンドウの一致出力信号を、全体のトリガ
出力信号として選択する。
本発明のイベント検出方法は、直列デジタル・データの
信号の動きであるイベント列を検出するイベント列検出
方法であり、直列デジタル・データの複数のイベントの
発生を夫々調べる判定基準がプログラムされ、縦続接続
された複数の評価手段に、直列デジタル・データを並列
に供給し、上記複数の評価手段のうち１番目の評価手段
を作動させ、直列デジタル・データの１番目のイベント
が１番目の評価手段の判定基準を満足していれば、１番
目の評価手段は２番目の評価手段を作動させ、直列デジ
タル・データが各評価手段の判定基準を順次満足する毎
に、次の評価手段を作動させ、最後の評価手段から出力
信号を得ることを特徴とする。
信号の動きであるイベント列を検出するイベント列検出
方法であり、直列デジタル・データの複数のイベントの
発生を夫々調べる判定基準がプログラムされ、縦続接続
された複数の評価手段に、直列デジタル・データを並列
に供給し、上記複数の評価手段のうち１番目の評価手段
を作動させ、直列デジタル・データの１番目のイベント
が１番目の評価手段の判定基準を満足していれば、１番
目の評価手段は２番目の評価手段を作動させ、直列デジ
タル・データが各評価手段の判定基準を順次満足する毎
に、次の評価手段を作動させ、最後の評価手段から出力
信号を得ることを特徴とする。
［実施例］
第１図は、複数の評価ウィンドウを使用して、単一信号
内で認識されるイベント列を指定する方法を示す。第１
図の例は、目的の信号が２３±３μｓの間、高レベルで
あり、次に３５±２μｓの間、低レベルでなり、最後に
１７±３μｓの間、高レベルであった直後に、トリガを
発生させようとする手順である。この手順は、本発明に
従い、次のように６つの評価ウィンドウを定義すること
により実行される。
内で認識されるイベント列を指定する方法を示す。第１
図の例は、目的の信号が２３±３μｓの間、高レベルで
あり、次に３５±２μｓの間、低レベルでなり、最後に
１７±３μｓの間、高レベルであった直後に、トリガを
発生させようとする手順である。この手順は、本発明に
従い、次のように６つの評価ウィンドウを定義すること
により実行される。
先ず始めに、操作者は、この信号が正方向エツジで始ま
ることを指定する。この情報により、全ての正方向エツ
ジ後に、第１評価ウィンドウを作動させるように順番処
理開始回路をプログラムする。所望信号は、最初の正方
向エツジに続いて、最小２０μｓ （２３μｓ−３μｓ
）の間、高レベルとなる。したがって、第１評価ウィン
ドウＷ１は、「２０μｓの間、高レベルを維持」と定義
される。次に、第１評価ウィンドウの終了後、６μＳ以
内のある時点に信号は降下するはずである。これは、信
号のこの部分の期間について、十又は−３μＳの不確定
さがあるからである。よって、第２評価ウィンドウＷ２
は、第１図に示すように、「６μＳ以内の負方向エツジ
」と定義される。目的の信号が発生したとき、この信号
は、最小３３μＳ （３５−２μＳ）の間、低レベル状
態を保つ。
ることを指定する。この情報により、全ての正方向エツ
ジ後に、第１評価ウィンドウを作動させるように順番処
理開始回路をプログラムする。所望信号は、最初の正方
向エツジに続いて、最小２０μｓ （２３μｓ−３μｓ
）の間、高レベルとなる。したがって、第１評価ウィン
ドウＷ１は、「２０μｓの間、高レベルを維持」と定義
される。次に、第１評価ウィンドウの終了後、６μＳ以
内のある時点に信号は降下するはずである。これは、信
号のこの部分の期間について、十又は−３μＳの不確定
さがあるからである。よって、第２評価ウィンドウＷ２
は、第１図に示すように、「６μＳ以内の負方向エツジ
」と定義される。目的の信号が発生したとき、この信号
は、最小３３μＳ （３５−２μＳ）の間、低レベル状
態を保つ。
よって、第３評価ウィンドウＷ３は、「３３μｓ間、低
レベルを維持」と定義される。
レベルを維持」と定義される。
信号が依然として所望どうりに変化していれば、次に、
信号は４μＳ以内に高レベルとなる。よって、第４評価
ウィンドウＷ４は、「４μＳ以内の正方向エツジ」と定
義される。信号が探索中の信号であるなら、信号は続い
て最小１４μＳの間、高レベル状態を保ち、その後６μ
ｓ以内に低レベルになる。よって、第５評価ウィンドウ
は「１４μｓ間、高レベルを維持」、第６評価ウィンド
ウは［６μＳ以内に負方向エツジ」と定義される。
信号は４μＳ以内に高レベルとなる。よって、第４評価
ウィンドウＷ４は、「４μＳ以内の正方向エツジ」と定
義される。信号が探索中の信号であるなら、信号は続い
て最小１４μＳの間、高レベル状態を保ち、その後６μ
ｓ以内に低レベルになる。よって、第５評価ウィンドウ
は「１４μｓ間、高レベルを維持」、第６評価ウィンド
ウは［６μＳ以内に負方向エツジ」と定義される。
第２図は、２つの信号に適用されている以上の６つの評
価ウィンドウの判定基準を示し、その−方は、指定され
た動きをし、他方とはその動きをしない。第２図で上に
示す一方の信号は、連続して６つ全部のウィンドウを満
足するので、トリガが発生される。他方の信号は、最初
の２つの評価ウィンドウに関しては判定基準を満足する
が、第３ウインドウの判定基準を満足する程長く低レベ
ル状態を維持しない。
価ウィンドウの判定基準を示し、その−方は、指定され
た動きをし、他方とはその動きをしない。第２図で上に
示す一方の信号は、連続して６つ全部のウィンドウを満
足するので、トリガが発生される。他方の信号は、最初
の２つの評価ウィンドウに関しては判定基準を満足する
が、第３ウインドウの判定基準を満足する程長く低レベ
ル状態を維持しない。
第１図及び第２図は、単一人力信号に対するイベント列
検出装置の動作を示している。１つの入力信号に関して
定義可能なイベントには、「高レベル状態持」、「低レ
ベル状態持」、「高レベルから低レベルに遷移」、「低
レベルから高レベルに遷移」及び「ドント・ケア」があ
る。また、各評価ウィンドウに関してプログラムされる
ものとしては、「期間」、「指定された遷移が起こる時
間範囲」、又は「信号の安定状態が継続する期間」、若
しくはドント・ケアの場合であれば、「次のウィンドウ
を作動させる前に、ウィンドウが継続する期間」がある
。
検出装置の動作を示している。１つの入力信号に関して
定義可能なイベントには、「高レベル状態持」、「低レ
ベル状態持」、「高レベルから低レベルに遷移」、「低
レベルから高レベルに遷移」及び「ドント・ケア」があ
る。また、各評価ウィンドウに関してプログラムされる
ものとしては、「期間」、「指定された遷移が起こる時
間範囲」、又は「信号の安定状態が継続する期間」、若
しくはドント・ケアの場合であれば、「次のウィンドウ
を作動させる前に、ウィンドウが継続する期間」がある
。
第１信号及び第２信号の２つの信号を評価する場合、各
評価ウィンドウをプログラムする方法は、以下の３３通
りである。１．「第１及び第２信号とも、高レベルを維
持」、２．「第１及び第２信号とも、低レベルを維持Ｊ
、３．ｒ第１信号は高レベルを維持、第２信号は低レベ
ルを維持」、４゜「第１信号は低レベルを維持、第２信
号は高レベルを維持Ｊ、５．ｒ第１又は第２信号は高レ
ベルを維持Ｊ、６．ｒ第１又は第２信号は低レベルを維
持Ｊ、７．ｒ第１信号は高レベルを維持、又は第２信号
は低レベルを維持Ｊ、８．７第１信号は低レベルを維持
、又は第２信号は高レベルを維持」、９、「第１信号は
高レベルを維持、第２信号は低レベルから高レベルに遷
移」、１０．「第１信号は高レベルを維持、第２信号は
高レベルから低レベルに遷移Ｊ、１１．ｒ第１信号が低
レベルを維持、第２信号が低レベルから高レベルに遷移
」、１２、「第１信号は低レベルを維持、第２信号は高
レベルから低レベルに遷移」、１３ 「第２信号は高レ
ベルを維持、第１信号は低レベルから高レベルに遷移」
、１４．７第２信号は高レベルを維持、第１信号は高レ
ベルから低レベルに遷移」、１５、「第２信号は低レベ
ルを維持し、第１信号は低レベルから高レベルに遷移」
、１Ｇ、「第２信号は低レベルを維持し、第１信号は高
レベルから低レベルに遷移する。Ｊ、１７．ｒ第１又は
第２信号は、高レベルから低レベルに遷移」、１８゜「
第１又は第２信号は、低レベルから高レベルに遷移」、
１９．「第１信号は高レベルから低レベルに遷移、又は
第２信号が低レベルから高レベルに遷移Ｊ、２０．ｒ第
１信号は低レベルから高レベルに遷移し、又は第２信号
は高レベルから低レベルに遷移」、２１．７第１及び第
２信号は、共に高レベルから低レベルに遷移」、２２．
ｒ第１及び第２信号は、共に低レベルから高レベルに遷
移」、２３．「第１信号は高レベルから低レベルに遷移
、第２信号は低レベルから高レベルに遷移」、２４、「
第１信号は低レベルから高レベルに遷移、第２信号は高
レベルから低レベルに遷移」、２５「第１信号はドント
・ケア、第２信号は高レベルを維持。」、２Ｂ、ｒ第１
信号はドント・ケア、第２信号は低レベルを維持ｒ、２
７．ｒ第１信号はドント・ケア、第２信号は高レベルか
ら低レベルに遷移。Ｊ、２８．ｒ第１信号はドント・ケ
ア、第２信号は低レベルから高レベルに遷移Ｊ、２９゜
［第２信号はドント・ケア、第１信号は高Ｌ／ベルを維
持Ｊ、３０．ｒ第２信号はドント・ケア、第１信号は低
レベルを維持Ｊ、３１．ｒ第２信号はドント・ケア、第
１信号は高レベルから低レベルに遷移Ｊ、３２．「第２
信号はドント・ケア、第１信号は低レベルから高レベル
に遷移Ｊ、３３゜「第１及び第２信号は共にドント・ケ
ア」通常、操作者は、２つの信号のある論理式である状
態を決める。次に、イベントが、その状態を離れるか、
又はその状態に到達するのかを決定する。
評価ウィンドウをプログラムする方法は、以下の３３通
りである。１．「第１及び第２信号とも、高レベルを維
持」、２．「第１及び第２信号とも、低レベルを維持Ｊ
、３．ｒ第１信号は高レベルを維持、第２信号は低レベ
ルを維持」、４゜「第１信号は低レベルを維持、第２信
号は高レベルを維持Ｊ、５．ｒ第１又は第２信号は高レ
ベルを維持Ｊ、６．ｒ第１又は第２信号は低レベルを維
持Ｊ、７．ｒ第１信号は高レベルを維持、又は第２信号
は低レベルを維持Ｊ、８．７第１信号は低レベルを維持
、又は第２信号は高レベルを維持」、９、「第１信号は
高レベルを維持、第２信号は低レベルから高レベルに遷
移」、１０．「第１信号は高レベルを維持、第２信号は
高レベルから低レベルに遷移Ｊ、１１．ｒ第１信号が低
レベルを維持、第２信号が低レベルから高レベルに遷移
」、１２、「第１信号は低レベルを維持、第２信号は高
レベルから低レベルに遷移」、１３ 「第２信号は高レ
ベルを維持、第１信号は低レベルから高レベルに遷移」
、１４．７第２信号は高レベルを維持、第１信号は高レ
ベルから低レベルに遷移」、１５、「第２信号は低レベ
ルを維持し、第１信号は低レベルから高レベルに遷移」
、１Ｇ、「第２信号は低レベルを維持し、第１信号は高
レベルから低レベルに遷移する。Ｊ、１７．ｒ第１又は
第２信号は、高レベルから低レベルに遷移」、１８゜「
第１又は第２信号は、低レベルから高レベルに遷移」、
１９．「第１信号は高レベルから低レベルに遷移、又は
第２信号が低レベルから高レベルに遷移Ｊ、２０．ｒ第
１信号は低レベルから高レベルに遷移し、又は第２信号
は高レベルから低レベルに遷移」、２１．７第１及び第
２信号は、共に高レベルから低レベルに遷移」、２２．
ｒ第１及び第２信号は、共に低レベルから高レベルに遷
移」、２３．「第１信号は高レベルから低レベルに遷移
、第２信号は低レベルから高レベルに遷移」、２４、「
第１信号は低レベルから高レベルに遷移、第２信号は高
レベルから低レベルに遷移」、２５「第１信号はドント
・ケア、第２信号は高レベルを維持。」、２Ｂ、ｒ第１
信号はドント・ケア、第２信号は低レベルを維持ｒ、２
７．ｒ第１信号はドント・ケア、第２信号は高レベルか
ら低レベルに遷移。Ｊ、２８．ｒ第１信号はドント・ケ
ア、第２信号は低レベルから高レベルに遷移Ｊ、２９゜
［第２信号はドント・ケア、第１信号は高Ｌ／ベルを維
持Ｊ、３０．ｒ第２信号はドント・ケア、第１信号は低
レベルを維持Ｊ、３１．ｒ第２信号はドント・ケア、第
１信号は高レベルから低レベルに遷移Ｊ、３２．「第２
信号はドント・ケア、第１信号は低レベルから高レベル
に遷移Ｊ、３３゜「第１及び第２信号は共にドント・ケ
ア」通常、操作者は、２つの信号のある論理式である状
態を決める。次に、イベントが、その状態を離れるか、
又はその状態に到達するのかを決定する。
第３図では、１６個の評価ウィンドウの配列構造である
７Ｌ／イ （１００）は、／ Ｍ ａ ｔ ｃ ｈ出力
端が隣接するウィンドウの／ Ｓ ｔ ａ ｒ を入力
端に直列に順次接続されて、構成されている。各評価ウ
ィンドウは、評価対象の２つの入力信号５１ｇ１及び５
１ｇ２を監視する。最初の評価ウィンドウ、即ち評価ウ
ィンドウ１は、順番処理開始回路（２Ｇ Ｏ）からの／
ｌｙｉ ａ ｔ ｃ ｈ信号により作動する。順番処
理開始回路（２００）は、外部開始信号／ＥｘｔＳｔａ
ｒｔの他に、入力信号５１ｇ１及び５１ｇ２を受は取り
、これらの信号を監視する。アレイ （１００）内の全
ての評価ウィンドウの／Ｍａｔｃｈ出力端は、マルチプ
レクサ（以下ＭＵＸという）・トリガ源回路（３００）
の入力端に接続される。
７Ｌ／イ （１００）は、／ Ｍ ａ ｔ ｃ ｈ出力
端が隣接するウィンドウの／ Ｓ ｔ ａ ｒ を入力
端に直列に順次接続されて、構成されている。各評価ウ
ィンドウは、評価対象の２つの入力信号５１ｇ１及び５
１ｇ２を監視する。最初の評価ウィンドウ、即ち評価ウ
ィンドウ１は、順番処理開始回路（２Ｇ Ｏ）からの／
ｌｙｉ ａ ｔ ｃ ｈ信号により作動する。順番処
理開始回路（２００）は、外部開始信号／ＥｘｔＳｔａ
ｒｔの他に、入力信号５１ｇ１及び５１ｇ２を受は取り
、これらの信号を監視する。アレイ （１００）内の全
ての評価ウィンドウの／Ｍａｔｃｈ出力端は、マルチプ
レクサ（以下ＭＵＸという）・トリガ源回路（３００）
の入力端に接続される。
操作者は、イベント列を決めるのに必要な各評価ウィン
ドウに対する判定基準を指定し、アレイ（１０（））内
の１６個の評価ウィンドウは、その情報に従って、予め
プログラムされる。操作者は、更に開始イベントを指定
し、この情報は順番処理開始回路（２００）内に予めプ
ログラムされる。
ドウに対する判定基準を指定し、アレイ（１０（））内
の１６個の評価ウィンドウは、その情報に従って、予め
プログラムされる。操作者は、更に開始イベントを指定
し、この情報は順番処理開始回路（２００）内に予めプ
ログラムされる。
開始イベントは、／ＥｘｔＳｔａｒｔ信号でもよいし、
被試験信号５１ｇ１及び５１ｇ２の一方の信号の立ち上
がり又は立ち下がりエツジでもよい。上述の例で、開始
判定基準は、「正方向エツジ」であった。この例は、１
つしか信号を含まないので、被試験信号として５１ｇ１
を使用し、５１ｇ２は関知しない。
被試験信号５１ｇ１及び５１ｇ２の一方の信号の立ち上
がり又は立ち下がりエツジでもよい。上述の例で、開始
判定基準は、「正方向エツジ」であった。この例は、１
つしか信号を含まないので、被試験信号として５１ｇ１
を使用し、５１ｇ２は関知しない。
５１ｇ１信号が正方向に変化すると、順番処理開始回路
（２００）は、その／Ｍａｔｃｈ出力信号を発生し、評
価ウィンドウ１を作動させる。以下に説明する方法で、
作動状態となった評価ウィンドウ１は５１ｇ１及び５１
ｇ２人力信号を監視し、その予めプログラムされた判定
基準に従って判定を行う。
（２００）は、その／Ｍａｔｃｈ出力信号を発生し、評
価ウィンドウ１を作動させる。以下に説明する方法で、
作動状態となった評価ウィンドウ１は５１ｇ１及び５１
ｇ２人力信号を監視し、その予めプログラムされた判定
基準に従って判定を行う。
この例では、第１評価ウィンドウＷ１の判定基準は、「
２０μｓ間、高レベルを維持」である。
２０μｓ間、高レベルを維持」である。
５１ｇ１信号が次の２０μｓの間、高レベルを維持すれ
ば、評価ウィンドウ１は、／Ｍａｔｃｈ出力信号を発生
し、次の評価ウィンドウである評価ウィンドウ２を作動
即ちイネーブルする。ただし、５１ｇ１信号の次の立ち
下がりエツジが、２０μｓ経過前に起きると、評価ウィ
ンドウ１はアクティブ（有効）な／Ｍａｔｃｈ信号を発
生せず、この評価では判定基準を満足しなかったことに
なる。
ば、評価ウィンドウ１は、／Ｍａｔｃｈ出力信号を発生
し、次の評価ウィンドウである評価ウィンドウ２を作動
即ちイネーブルする。ただし、５１ｇ１信号の次の立ち
下がりエツジが、２０μｓ経過前に起きると、評価ウィ
ンドウ１はアクティブ（有効）な／Ｍａｔｃｈ信号を発
生せず、この評価では判定基準を満足しなかったことに
なる。
５１ｇ１信号に現れる各正方向エツジで、順番処理開始
回路（２００）は、評価ウィンドウ１に／Ｍａｔｃｈ信
号を送る。評価ウィンドウ１の一致判定基準が満足され
れば、評価ウィンドウ１は、次の評価ウィンドウ２を作
動させる。評価対象の信号の動きが、評価ウィンドウの
連続する判定基準に一致し続ける限りは、これらの判定
結果により、／Ｍａｔｃｈ出力信号は高レベルとされ、
次のウィンドウの／ Ｓ ｔ ａ ｒ を入力端に伝え
られることにより、次のウィンドウに信号評価作業が進
んでいく。
回路（２００）は、評価ウィンドウ１に／Ｍａｔｃｈ信
号を送る。評価ウィンドウ１の一致判定基準が満足され
れば、評価ウィンドウ１は、次の評価ウィンドウ２を作
動させる。評価対象の信号の動きが、評価ウィンドウの
連続する判定基準に一致し続ける限りは、これらの判定
結果により、／Ｍａｔｃｈ出力信号は高レベルとされ、
次のウィンドウの／ Ｓ ｔ ａ ｒ を入力端に伝え
られることにより、次のウィンドウに信号評価作業が進
んでいく。
複数の評価を同時に進めることもできる。上述の例の変
形として、評価対象の信号が２２μＳの高レベル部分及
び３４μｓの低レベル部分を有する非対象矩形波であり
、判定基準が第１図に示した、上述したものと同じであ
れば、各矩形波は始めの５つの評価ウィンドウを満足す
るが、６番目の評価ウィンドウは満足しない。立ち上が
りエツジ毎に、順番処理開始回路（２００）は／Ｍａｔ
ｃｈ倍信号出力し、始めの５つの評価ウィンドウは順に
イネーブルされる。しかし、矩形波の次のサイクルの高
レベル部分は、評価ウィンドウ１の判定基準を満足して
いるので、その同じ継続している高レベル信号は、特定
の時間内に低レベルに下がらず、評価ウィンドウ６０判
定基準を満足しない。
形として、評価対象の信号が２２μＳの高レベル部分及
び３４μｓの低レベル部分を有する非対象矩形波であり
、判定基準が第１図に示した、上述したものと同じであ
れば、各矩形波は始めの５つの評価ウィンドウを満足す
るが、６番目の評価ウィンドウは満足しない。立ち上が
りエツジ毎に、順番処理開始回路（２００）は／Ｍａｔ
ｃｈ倍信号出力し、始めの５つの評価ウィンドウは順に
イネーブルされる。しかし、矩形波の次のサイクルの高
レベル部分は、評価ウィンドウ１の判定基準を満足して
いるので、その同じ継続している高レベル信号は、特定
の時間内に低レベルに下がらず、評価ウィンドウ６０判
定基準を満足しない。
第４図は、本発明のイベント列検出方法を実施するイベ
ント列検出器をブロック図で詳細に示し、主要機能ブロ
ック以外の補助回路を簡単に示している。各機能ブロッ
クの内容については後述することとし、以下にイベント
列検出器全体の補助回路及び入出力信号を説明する。
ント列検出器をブロック図で詳細に示し、主要機能ブロ
ック以外の補助回路を簡単に示している。各機能ブロッ
クの内容については後述することとし、以下にイベント
列検出器全体の補助回路及び入出力信号を説明する。
／Ｃ１ｏｃｋ信号は、各評価ウィンドウでカウントされ
る基本タイミング・クロックであり、割り込みがなけれ
ば、ウィンドウが作動する即ちアクティブになる時間の
流れを維持する。／ Ｒｕ ｎ信号は、イベント列検出
器全体をイネーブル又はディスエーブルする。Ｐａｒ／
ｎｏｔ−３ｅｒ信号、Ｄａ ｔ ａＣＩ ｋ信号及びＤ
ａｔａＩｎ信号の全ては、主機能ブロック全体に配置さ
れた長い直列レジスタに影響し、検出器全体の設定及び
制御を保持する。検出器全体がプログラムされていると
き、Ｐ ａ ｒ ／ ｎ ｏ ｔ −Ｓ ｅ ｒ信号は
低レベルであり、ＤａｔａＩＴｌ信号は、［）ａ ｔ
ａＣ］ ｋ信号の各アクティブ（正方向）エツジで、直
列的にシフトされる。各機能ブロックは、ＤａｔａＩｎ
入力端及びＤａ ｔ ａｏｕ を出力端を有し、順次接
続されて完全なシフト・レジスタの連鎖構成となる。
る基本タイミング・クロックであり、割り込みがなけれ
ば、ウィンドウが作動する即ちアクティブになる時間の
流れを維持する。／ Ｒｕ ｎ信号は、イベント列検出
器全体をイネーブル又はディスエーブルする。Ｐａｒ／
ｎｏｔ−３ｅｒ信号、Ｄａ ｔ ａＣＩ ｋ信号及びＤ
ａｔａＩｎ信号の全ては、主機能ブロック全体に配置さ
れた長い直列レジスタに影響し、検出器全体の設定及び
制御を保持する。検出器全体がプログラムされていると
き、Ｐ ａ ｒ ／ ｎ ｏ ｔ −Ｓ ｅ ｒ信号は
低レベルであり、ＤａｔａＩＴｌ信号は、［）ａ ｔ
ａＣ］ ｋ信号の各アクティブ（正方向）エツジで、直
列的にシフトされる。各機能ブロックは、ＤａｔａＩｎ
入力端及びＤａ ｔ ａｏｕ を出力端を有し、順次接
続されて完全なシフト・レジスタの連鎖構成となる。
この連鎖構成は、全体で２７２ビツトの長さになる。Ｐ
ａｒ／ｎｏｔ−３ｅｒ信号が高レベルであると、多数の
内部接続点の状態が、ｌ）ａ ｔ ａＣ１に信号のアク
ティブ・エツジで、並列的にシフト・レジスタにロード
され、直列的にシフトされるときに、診断情報を与える
。
ａｒ／ｎｏｔ−３ｅｒ信号が高レベルであると、多数の
内部接続点の状態が、ｌ）ａ ｔ ａＣ１に信号のアク
ティブ・エツジで、並列的にシフト・レジスタにロード
され、直列的にシフトされるときに、診断情報を与える
。
上述したように、／ＥｘｔＳｔａｒｔ信号は、順番処理
開始回路を介して波形評価手順を開始する手段の１つと
して使用される。／ＥｘｔＳｔａｒｔ信号は、全ての評
価ウィンドウ・ブロックに供給され、この信号は、診断
動作モードがＴｅ１ 只 ｓｔ倍信号よりイネーブルされるとき、診断目的でに全
てのウィンドウの動作を同時に開始させるために使用さ
れる。後述する様に、／ＴｒｉｇＣ１ｒ信号は、ＭＵＸ
トリガ源回路がラッチ・モードのときに、その／Ｔｒｉ
ｇ出力をクリアするために使用される。
開始回路を介して波形評価手順を開始する手段の１つと
して使用される。／ＥｘｔＳｔａｒｔ信号は、全ての評
価ウィンドウ・ブロックに供給され、この信号は、診断
動作モードがＴｅ１ 只 ｓｔ倍信号よりイネーブルされるとき、診断目的でに全
てのウィンドウの動作を同時に開始させるために使用さ
れる。後述する様に、／ＴｒｉｇＣ１ｒ信号は、ＭＵＸ
トリガ源回路がラッチ・モードのときに、その／Ｔｒｉ
ｇ出力をクリアするために使用される。
第３図で簡単に説明した５１ｇ１及び５１ｇ２人力信号
は、第４図の左下に示す補助回路で、入力信号ＥＣＬＳ
ｉｇｌ −ＥＣＬＳｉｇｌ＋、ＴＴＬＳ １ｇ ｌ、Ｅ
ＣＬＳｉｇ２−１ＥＣＬＳ １ ｇ２＋及びＴＴＬＳ
ｉ ｇ ２から生成される。これら信号のうちＥＣＬ信
号は、アナログＢｉａｓ信号に応じて、比較器ＣＯＭＰ
Ｉ及びＣＯＭＰ ２によりＴＴＬ信号に変換される。こ
れらの信号のＥＣＬ及びＴＴＬ源間の選択は、順番処理
開始回路（２００）からのＭ Ｓ ｉ ｇ １及びＭ
Ｓ ｉ ｇ ２信号により制御されるＭＵＸ （Ｘ４１
５）で行われる。
は、第４図の左下に示す補助回路で、入力信号ＥＣＬＳ
ｉｇｌ −ＥＣＬＳｉｇｌ＋、ＴＴＬＳ １ｇ ｌ、Ｅ
ＣＬＳｉｇ２−１ＥＣＬＳ １ ｇ２＋及びＴＴＬＳ
ｉ ｇ ２から生成される。これら信号のうちＥＣＬ信
号は、アナログＢｉａｓ信号に応じて、比較器ＣＯＭＰ
Ｉ及びＣＯＭＰ ２によりＴＴＬ信号に変換される。こ
れらの信号のＥＣＬ及びＴＴＬ源間の選択は、順番処理
開始回路（２００）からのＭ Ｓ ｉ ｇ １及びＭ
Ｓ ｉ ｇ ２信号により制御されるＭＵＸ （Ｘ４１
５）で行われる。
イベント列検出器の主出力は、順次連続して行われる検
出の最終的結果である／ Ｔ ｒ ｉ ｇ信号である。
出の最終的結果である／ Ｔ ｒ ｉ ｇ信号である。
順番処理開始回路（２００）及び全ての評価ウィンドウ
からの／Ｍａｔｃｈ出力信号は、これらの信号を診断又
は他の目的に使用できるように、出力端子に対しバッフ
ァされている。Ｄａｔａ Ｏｕ ｔ 信号は、２７２ビ
ツトのシフト・レジスタの末端からの直列出力である。
からの／Ｍａｔｃｈ出力信号は、これらの信号を診断又
は他の目的に使用できるように、出力端子に対しバッフ
ァされている。Ｄａｔａ Ｏｕ ｔ 信号は、２７２ビ
ツトのシフト・レジスタの末端からの直列出力である。
複数のイベント列検出器が縦続接続される場合、それら
の１つからの／Ｍａｔｃｈ１６出力信号は、次のイベン
ト列検出器の／ＥｘｔＳｔａｒｔ入力端に供給サレル。
の１つからの／Ｍａｔｃｈ１６出力信号は、次のイベン
ト列検出器の／ＥｘｔＳｔａｒｔ入力端に供給サレル。
１０Ｃ１に、０３１ｇ１及び０８１ｇ２信号は、夫々／
Ｃ１ｋ、５１ｇ１及び５１ｇ２を適当に遅延させた信号
であり、次の検出器の／ＣｌｏｃｋＳＴＴＬＳｉｇｌ及
びＴＴＬＳｉｇ２人力信号となる。最初の検出器のＤａ
ｔａｏｕｔ出力端を、次の検出器のＤａｔａＩｎ入力端
に接続し、１つの長い直列データ列で２つの検出器を共
にプログラムすることもできる。
Ｃ１ｋ、５１ｇ１及び５１ｇ２を適当に遅延させた信号
であり、次の検出器の／ＣｌｏｃｋＳＴＴＬＳｉｇｌ及
びＴＴＬＳｉｇ２人力信号となる。最初の検出器のＤａ
ｔａｏｕｔ出力端を、次の検出器のＤａｔａＩｎ入力端
に接続し、１つの長い直列データ列で２つの検出器を共
にプログラムすることもできる。
第５図を参照すると、順番処理開始回路は、シフト・レ
ジスタ・ブロック及び開始制御ブロックの２つの主要ブ
ロックで構成される。シフト・レジスタ・ブ０７りは、
Ｐ ａ ｒ ／ ｎ ｏ ｔ −Ｓ ｅ ｒ信号が低レ
ベルのとき、予めプログラミングする間、ＤａｔａＩｎ
ラインを介して直列データを受は取る。このデータは、
ＤａｔａＣＩｋ信号のカウント時にシフトされる。この
シフト・レジスタは、イベント列検出器の全ての主要機
能ブロックに広がる２７２ビツトのシフト・レジスタの
一部分である。このシフト・レジスタのこの部分の６出
力は、開始制御ブロックで使用され、他の２出力は、上
述の様にＥＣＬ又はＴＴＬの選択のためにＭＵＸ（Ｘ４
１５）を制御するＭＳｉｇｌ及びＭＳｉｇ２信号となる
。ＭＳ ｉ ｇ ｌ信号は、Ｐ ａ ｒ ／ ｎｏｔ−
５ｅｒ信号が低レベルとなる動作の予備プログラミング
の間、２７２ビツトのシフト・レジスタのこの部分を隣
の部分に接続するためのＤａｔａｏｕｔ信号としても働
く。
ジスタ・ブロック及び開始制御ブロックの２つの主要ブ
ロックで構成される。シフト・レジスタ・ブ０７りは、
Ｐ ａ ｒ ／ ｎ ｏ ｔ −Ｓ ｅ ｒ信号が低レ
ベルのとき、予めプログラミングする間、ＤａｔａＩｎ
ラインを介して直列データを受は取る。このデータは、
ＤａｔａＣＩｋ信号のカウント時にシフトされる。この
シフト・レジスタは、イベント列検出器の全ての主要機
能ブロックに広がる２７２ビツトのシフト・レジスタの
一部分である。このシフト・レジスタのこの部分の６出
力は、開始制御ブロックで使用され、他の２出力は、上
述の様にＥＣＬ又はＴＴＬの選択のためにＭＵＸ（Ｘ４
１５）を制御するＭＳｉｇｌ及びＭＳｉｇ２信号となる
。ＭＳ ｉ ｇ ｌ信号は、Ｐ ａ ｒ ／ ｎｏｔ−
５ｅｒ信号が低レベルとなる動作の予備プログラミング
の間、２７２ビツトのシフト・レジスタのこの部分を隣
の部分に接続するためのＤａｔａｏｕｔ信号としても働
く。
第６図を参照すると、順番処理開始回路のシフト・レジ
スタ・ブロックは、２対ｌのマルチプレクス入力を有す
る８つのフリップ・フロップ回路（以下ＦＦ回路トイう
）（Ｘ３８１Ａ−Ｘ３８１Ｈ）及びＰ ａ ｒ ／ ｎ
ｏ ｔ −Ｓ ｅ ｒ信号が供給される１個の反転バ
ッファ増幅器から成る。このブロックへの低レベルのＰ
ａ ｒ ／ ｎ ｏ ｔ −Ｓ ｅ ｒ入力信号は、
バッファ増幅器により反転されて高レベルとなり、ＦＦ
回路の反転ＳＥＬ入力端に供給される。入力ＭＵＸはＡ
位置を選択し、これにより、シフト・レジスタは直列動
作モードとなり、ロードされるデータはシフト・レジス
タ内の前段ＯＦＦ回路のＱ出力となる。１番目ＯＦＦ回
路（Ｘ３８１Ａ）は、ＤａｔａＩｎ入力端から直列人力
信号を受は取り、第５図に示すように、ＭＳ ｉ ｇ
１出力端は、第４図で評価ウィンドウ１のＤａｔａＩｎ
人力に接続されたｌ）ａ ｔ ａｏｕ を出力端に接続
される。Ｐ ａ ｒ ／ ｎ ｏ ｔ−３ｅ ｒが高レ
ベルのとき、ＦＦ回路（Ｘ、３８１Ａ）〜（Ｘ３８１Ｈ
）の入力ＭＵＸは、そのＢ入力端をイネーブルされ、Ｔ
ＰＩ、ＴＰ２及び／ ｌｙｊ ａ ｔ ｃ ｈデータが
、Ｄａｔａｃｌに信号により夫々第２、第３及び第４ビ
ツトにロードされる。
スタ・ブロックは、２対ｌのマルチプレクス入力を有す
る８つのフリップ・フロップ回路（以下ＦＦ回路トイう
）（Ｘ３８１Ａ−Ｘ３８１Ｈ）及びＰ ａ ｒ ／ ｎ
ｏ ｔ −Ｓ ｅ ｒ信号が供給される１個の反転バ
ッファ増幅器から成る。このブロックへの低レベルのＰ
ａ ｒ ／ ｎ ｏ ｔ −Ｓ ｅ ｒ入力信号は、
バッファ増幅器により反転されて高レベルとなり、ＦＦ
回路の反転ＳＥＬ入力端に供給される。入力ＭＵＸはＡ
位置を選択し、これにより、シフト・レジスタは直列動
作モードとなり、ロードされるデータはシフト・レジス
タ内の前段ＯＦＦ回路のＱ出力となる。１番目ＯＦＦ回
路（Ｘ３８１Ａ）は、ＤａｔａＩｎ入力端から直列人力
信号を受は取り、第５図に示すように、ＭＳ ｉ ｇ
１出力端は、第４図で評価ウィンドウ１のＤａｔａＩｎ
人力に接続されたｌ）ａ ｔ ａｏｕ を出力端に接続
される。Ｐ ａ ｒ ／ ｎ ｏ ｔ−３ｅ ｒが高レ
ベルのとき、ＦＦ回路（Ｘ、３８１Ａ）〜（Ｘ３８１Ｈ
）の入力ＭＵＸは、そのＢ入力端をイネーブルされ、Ｔ
ＰＩ、ＴＰ２及び／ ｌｙｊ ａ ｔ ｃ ｈデータが
、Ｄａｔａｃｌに信号により夫々第２、第３及び第４ビ
ツトにロードされる。
第７図を参照すると、順番処理開始回路の開始制御ブロ
ックは、ＥＸｔ信号又は、５１ｇ１及び８１ｇ２信号の
組合わせが正しい状態となると、有効な／Ｍａｔｃｈ信
号を生成する。ＭＵＸ （Ｘ４１５）は、Ｍ ｏ ｄ
ｅ Ｌ ｖ信号の状態に応シテ、２つの信号源の一方か
ら／ Ｍ ａ ｔ ｃ ｈ信号を生成する。ＭｏｄｅＬ
ｖ信号が高レベルのときに、／Ｍａｔｃｈ信号はＥＸｔ
信号から生成され、Ｍ。
ックは、ＥＸｔ信号又は、５１ｇ１及び８１ｇ２信号の
組合わせが正しい状態となると、有効な／Ｍａｔｃｈ信
号を生成する。ＭＵＸ （Ｘ４１５）は、Ｍ ｏ ｄ
ｅ Ｌ ｖ信号の状態に応シテ、２つの信号源の一方か
ら／ Ｍ ａ ｔ ｃ ｈ信号を生成する。ＭｏｄｅＬ
ｖ信号が高レベルのときに、／Ｍａｔｃｈ信号はＥＸｔ
信号から生成され、Ｍ。
ｄ ｅＬｖが低レベルのときに、／ Ｍ ａ ｔ ｃ
ｈはエツジＦＦ回路（Ｘ３５２Ｂ）の出力信号から生成
される。前者の場合は、／ Ｍ ａ ｔ ｃ ｈ信号は
、Ｅｘｔ信号が真（１）であると、アクティブ（０）と
なり、Ｅｘｔ信号が偽（０）であると、非アクティブ（
１）になる。後者の場合、／Ｍａｔｃｈ信号は、エツジ
ＦＦ回路（Ｘ３５２Ｂ＞が真（１）であると、真（１）
にクロックされ、ＦＦ回路がクリアされると、非アクテ
ィブ（１）になる。
ｈはエツジＦＦ回路（Ｘ３５２Ｂ）の出力信号から生成
される。前者の場合は、／ Ｍ ａ ｔ ｃ ｈ信号は
、Ｅｘｔ信号が真（１）であると、アクティブ（０）と
なり、Ｅｘｔ信号が偽（０）であると、非アクティブ（
１）になる。後者の場合、／Ｍａｔｃｈ信号は、エツジ
ＦＦ回路（Ｘ３５２Ｂ＞が真（１）であると、真（１）
にクロックされ、ＦＦ回路がクリアされると、非アクテ
ィブ（１）になる。
ＮＯＲゲ−）回路（Ｘ４３３）の出力は、高レベル信号
を低レベル信号に反転し、低レベル信号でクリア動作す
るエツジＦＦ回路（Ｘ３５２Ｂ）のリセット端子に供給
するので、／ Ｒｕ ｎ信号が高レベルである間は、こ
ＯＦＦ回路を常にクリアされる。したがって、エツジＦ
Ｆ回路（Ｘ３５２Ｂ）は、／ Ｒｕ ｎ信号が高レベル
である間、常に、クリアされる。／ Ｒｕ ｎ信号が低
レベルであると、第７図の下半分の信号組合わせ論理回
路の出力信号が、エツジＦＦ回路（Ｘ３５２Ｂ）の動作
を決定する。エツジＦＦ回路（Ｘ３５２Ｂ）は、そのＤ
入力端子に固定的高レベル（１）が供給され、４対ＩＭ
ＵＸ （Ｘ４１４）からのＭｕｘＯｕｔ信号の正方向エ
ツジにより真にクロック動作される。
を低レベル信号に反転し、低レベル信号でクリア動作す
るエツジＦＦ回路（Ｘ３５２Ｂ）のリセット端子に供給
するので、／ Ｒｕ ｎ信号が高レベルである間は、こ
ＯＦＦ回路を常にクリアされる。したがって、エツジＦ
Ｆ回路（Ｘ３５２Ｂ）は、／ Ｒｕ ｎ信号が高レベル
である間、常に、クリアされる。／ Ｒｕ ｎ信号が低
レベルであると、第７図の下半分の信号組合わせ論理回
路の出力信号が、エツジＦＦ回路（Ｘ３５２Ｂ）の動作
を決定する。エツジＦＦ回路（Ｘ３５２Ｂ）は、そのＤ
入力端子に固定的高レベル（１）が供給され、４対ＩＭ
ＵＸ （Ｘ４１４）からのＭｕｘＯｕｔ信号の正方向エ
ツジにより真にクロック動作される。
エツジＦＦ回路（Ｘ３５２Ｂ）は、次に、どちらか後に
成るかにかかわらず、Ｍ ｕ ｘ Ｏｕ を信号が低レ
ベルになり、Ｑ出力信号が高レベルになるとき、クリア
される。Ｑ出力端からリセット入力端への帰還により、
／Ｍａｔｃｈ出力信号のパルス期間が最小になる。
成るかにかかわらず、Ｍ ｕ ｘ Ｏｕ を信号が低レ
ベルになり、Ｑ出力信号が高レベルになるとき、クリア
される。Ｑ出力端からリセット入力端への帰還により、
／Ｍａｔｃｈ出力信号のパルス期間が最小になる。
第７図の下部の信号組合わせ論理回路は、Ｍｕｘｏｕｔ
信号を真にする５１ｇ１及び５１ｇ２信号の組合わせを
選択する。通常、操作者は、２つの信号のある論理式で
示す状態を決め、次に、イベントが、その状態を離れる
のか、その状態に達するのかを決める。
信号を真にする５１ｇ１及び５１ｇ２信号の組合わせを
選択する。通常、操作者は、２つの信号のある論理式で
示す状態を決め、次に、イベントが、その状態を離れる
のか、その状態に達するのかを決める。
選択可能な信号の組合わせを以下の通りである。
１、「信号１又は２は高レベルから低レベルへ遷移」、
２．「信号１又は２は低レベルから高レベルへ遷移Ｊ、
３．ｒ信号１は高レベルから低レベルへ遷移、又は信号
２は低レベルから高レベルへ遷移Ｊ、４．ｒ信号１は低
レベルから高レベルへ遷移、又は信号２は高レベルから
低レベルへ遷移」、５、「信号１及び２は高レベルから
低レベルへ遷移」、６．ｒ信号１及び２は低レベルから
高レベルへ遷移」、７．「信号１は高レベルから低レベ
ルへ遷移、且つ信号２ カ低レベルカラ高レベルへ遷移
」、８．「信号１は低レベルから高レベルへ遷移、且つ
信号２は高レベルから低レベルへ遷移」、９、「信号１
はドント・ケア、且つ信号２は高レベルから低レベルへ
遷移」、１０．ｒ信号１はドント・ケア、且つ信号２は
低レベルから高レベルへ遷移Ｊ、１１．ｒ信号２はドン
ト・ケア、且つ信号１は高レベルから低レベルへ遷移」
、１２「信号２がドントケア、且つ信号１は低レベルか
ら高レベルへ遷移」。
２．「信号１又は２は低レベルから高レベルへ遷移Ｊ、
３．ｒ信号１は高レベルから低レベルへ遷移、又は信号
２は低レベルから高レベルへ遷移Ｊ、４．ｒ信号１は低
レベルから高レベルへ遷移、又は信号２は高レベルから
低レベルへ遷移」、５、「信号１及び２は高レベルから
低レベルへ遷移」、６．ｒ信号１及び２は低レベルから
高レベルへ遷移」、７．「信号１は高レベルから低レベ
ルへ遷移、且つ信号２ カ低レベルカラ高レベルへ遷移
」、８．「信号１は低レベルから高レベルへ遷移、且つ
信号２は高レベルから低レベルへ遷移」、９、「信号１
はドント・ケア、且つ信号２は高レベルから低レベルへ
遷移」、１０．ｒ信号１はドント・ケア、且つ信号２は
低レベルから高レベルへ遷移Ｊ、１１．ｒ信号２はドン
ト・ケア、且つ信号１は高レベルから低レベルへ遷移」
、１２「信号２がドントケア、且つ信号１は低レベルか
ら高レベルへ遷移」。
所望の信号組合わせは、３つの段階で発生する。
これらの第１段階は、ＩｎＶｌ及びＩＴＩＶ２信号の状
態に応じて、信号の極性を制御する排他的ＮＯＲゲ−）
回路（Ｘ４２１Ａ）及び（Ｘ４２１Ｂ＞の動作である。
態に応じて、信号の極性を制御する排他的ＮＯＲゲ−）
回路（Ｘ４２１Ａ）及び（Ｘ４２１Ｂ＞の動作である。
対応する反転制御信号Ｉｎｖｌ及びＩｎｖ２が高レベル
のとき、人力信号Ｓｘｇｌ及び５１ｇ２の極性が反転さ
れる。即ち、ＳｔｇＩＭ信号は、Ｉｎｖｌ信号が高レベ
ルのとき、５１ｇ１信号の反転信号となり、Ｉｎｖｌ信
号が低レベルであるとき、５１ｇ１信号の非反転信号と
なる。
のとき、人力信号Ｓｘｇｌ及び５１ｇ２の極性が反転さ
れる。即ち、ＳｔｇＩＭ信号は、Ｉｎｖｌ信号が高レベ
ルのとき、５１ｇ１信号の反転信号となり、Ｉｎｖｌ信
号が低レベルであるとき、５１ｇ１信号の非反転信号と
なる。
信号組合わせの第２段階は、ＡＮＤゲート回路（Ｘ４０
２Ａ、ＢＳＣ）及びＯＲゲート回路（Ｘ４３２）の動作
である。一方の入力端に固定的に論理１が人力されたＡ
ＮＤゲート回路（Ｘ４０２Ｂ）及び（Ｘ４０２Ｃ）は、
単に、ゲート回路により遅延された５１ｇ１Ｍ及び５１
ｇ２Ｍ信号を出力し、一方、他のＡＮＤゲート回路（Ｘ
４０２Ａ〉は、２つの信号５１ｇ１Ｍ及び５１ｇ２Ｍを
アンド論理式で組み合わせた信号を出力する。○Ｒアゲ
ートＸ４３２）は、５１ｇ１Ｍ及び５１ｇ２Ｍ信号をオ
ア論理式で組み合わせた信号を出力する。
２Ａ、ＢＳＣ）及びＯＲゲート回路（Ｘ４３２）の動作
である。一方の入力端に固定的に論理１が人力されたＡ
ＮＤゲート回路（Ｘ４０２Ｂ）及び（Ｘ４０２Ｃ）は、
単に、ゲート回路により遅延された５１ｇ１Ｍ及び５１
ｇ２Ｍ信号を出力し、一方、他のＡＮＤゲート回路（Ｘ
４０２Ａ〉は、２つの信号５１ｇ１Ｍ及び５１ｇ２Ｍを
アンド論理式で組み合わせた信号を出力する。○Ｒアゲ
ートＸ４３２）は、５１ｇ１Ｍ及び５１ｇ２Ｍ信号をオ
ア論理式で組み合わせた信号を出力する。
これら４種類の信号すべては、信号組合わせの第３段階
であるＭＵＸ （Ｘ４１４）に人力される。
であるＭＵＸ （Ｘ４１４）に人力される。
５１ｇ５ｅｌ及びＳ ｉ ｇＣ：ｏｍｂ信号は、４つの
人力の１つをＭ ｕ ｘ Ｏｕ を出力端から得るよう
に、次の表に従ってＭＵＸ （Ｘ４１４）の動作を制御
する。
人力の１つをＭ ｕ ｘ Ｏｕ を出力端から得るよう
に、次の表に従ってＭＵＸ （Ｘ４１４）の動作を制御
する。
信号組合わせ論理表
Ｓ１ｇ Ｓｉｇ Ｓｉ Ｓｉｇ ＭＩＸ 論
理Ｃｏｍ Ｓｅｌ ＬＭ ２Ｍ Ｏｕｔ モ
ード０ ０ ０ Ｘ Ｏ５１ｇ１Ｍ０ ０
１ Ｘ Ｏ５１ｇ１Ｍ０ １ Ｘ
ＯＯ５１ｇ２Ｍ ０ １ Ｘ １ １ ５１ｇ２Ｍ１ ０
０ ０ ０ ５１ｇ１Ｍ［ｌＲ３１ｇ２Ｍ１
０ １ ０ １ Ｓｉｇ１ＭＯＲ５ｉｇ２Ｍ
１ ０ ０ １ １ Ｓｉｇ１ＭＯＲ３ｉｇ
２Ｍ１ ０ １ １ １ Ｓｉｇ１
ＭＯＲ３ｉｇ２Ｍ１ １ ０ ０ ０
Ｓｉｇ１ＭＡＮＤＳｉｇ２Ｍ１ １ １
０ ０ Ｓｉｇ１ＭＡＮＤＳｉｇ２Ｍ１
１ ０ １ ０ Ｓｉｇ１ＭＡ
ＮＤＳｉｇ２Ｍ１ １ １ １ １
Ｓｉｇ１ＭＡＮＤＳｉｇ２Ｍドント・ケア信号は、
ＭＵＸをディスエーブルするので、ＭｕｘＯｕｔ信号は
常に偽（０）である。
理Ｃｏｍ Ｓｅｌ ＬＭ ２Ｍ Ｏｕｔ モ
ード０ ０ ０ Ｘ Ｏ５１ｇ１Ｍ０ ０
１ Ｘ Ｏ５１ｇ１Ｍ０ １ Ｘ
ＯＯ５１ｇ２Ｍ ０ １ Ｘ １ １ ５１ｇ２Ｍ１ ０
０ ０ ０ ５１ｇ１Ｍ［ｌＲ３１ｇ２Ｍ１
０ １ ０ １ Ｓｉｇ１ＭＯＲ５ｉｇ２Ｍ
１ ０ ０ １ １ Ｓｉｇ１ＭＯＲ３ｉｇ
２Ｍ１ ０ １ １ １ Ｓｉｇ１
ＭＯＲ３ｉｇ２Ｍ１ １ ０ ０ ０
Ｓｉｇ１ＭＡＮＤＳｉｇ２Ｍ１ １ １
０ ０ Ｓｉｇ１ＭＡＮＤＳｉｇ２Ｍ１
１ ０ １ ０ Ｓｉｇ１ＭＡ
ＮＤＳｉｇ２Ｍ１ １ １ １ １
Ｓｉｇ１ＭＡＮＤＳｉｇ２Ｍドント・ケア信号は、
ＭＵＸをディスエーブルするので、ＭｕｘＯｕｔ信号は
常に偽（０）である。
第８図を参照すると、１６個の評価ウィンドウの各々は
、シフト・レジスタ回路、ダウン・カウンタ回路回路、
及び制御回路を含んでいる。評価ウィンドウは、ダウン
・カウンタ回路の動作により決まる期間の間、信号５１
ｇ１及び５１ｇ２を監視し、プログラムした状態が満足
されると、／Ｍａｔｃｈ出力信号を発生する。
、シフト・レジスタ回路、ダウン・カウンタ回路回路、
及び制御回路を含んでいる。評価ウィンドウは、ダウン
・カウンタ回路の動作により決まる期間の間、信号５１
ｇ１及び５１ｇ２を監視し、プログラムした状態が満足
されると、／Ｍａｔｃｈ出力信号を発生する。
ウィンドウが、あるレベルを探すようにプログラムされ
ている場合、そのレベルがプログラムされた期間だけ持
続すれば、ウィンドウはその期間の終わりに／ Ｍ ａ
ｔ ｃ ｈ信号を発生する。期間が終了する前に、そ
のレベルが変化すれば、／ Ｍ ａｔＣｈ信号は発生さ
れず、カウンタ回路は他の１５ｔａｒｔ信号を待つため
にリセットされる。
ている場合、そのレベルがプログラムされた期間だけ持
続すれば、ウィンドウはその期間の終わりに／ Ｍ ａ
ｔ ｃ ｈ信号を発生する。期間が終了する前に、そ
のレベルが変化すれば、／ Ｍ ａｔＣｈ信号は発生さ
れず、カウンタ回路は他の１５ｔａｒｔ信号を待つため
にリセットされる。
ウィンドウが、あるエツジを探すようにプログラムされ
ている場合、ウィンドウはそのエツジが発生するとすぐ
に、／ Ｍ ａ ｔ ｃ ｈ信号を発生する。
ている場合、ウィンドウはそのエツジが発生するとすぐ
に、／ Ｍ ａ ｔ ｃ ｈ信号を発生する。
エツジが特定期間に起きなければ、ウィンドウは／Ｍａ
ｔｃｈ信号を発生せず、その期間が経過した時に、カウ
ンタ回路は他の／ Ｓ ｔ ａ ｒ を信号を待つため
にリセットされる。評価ウィンドウには、ドント・ケア
の判定基準を設定することもできる。
ｔｃｈ信号を発生せず、その期間が経過した時に、カウ
ンタ回路は他の／ Ｓ ｔ ａ ｒ を信号を待つため
にリセットされる。評価ウィンドウには、ドント・ケア
の判定基準を設定することもできる。
この場合、ウィンドウは、プログラムされた期間が経過
した時に／Ｍａｔｃｈ信号を発生し、その期間の間の５
１ｇ１及び５１ｇ２信号の動きは考慮しない。
した時に／Ｍａｔｃｈ信号を発生し、その期間の間の５
１ｇ１及び５１ｇ２信号の動きは考慮しない。
第８図及び第９図を参照すると、評価ウィンドウのシフ
ト・レジスタ回路は１６ビツトである。
ト・レジスタ回路は１６ビツトである。
ビットの長さの違いは別として、このシフト・レジスタ
回路は、順番処理開始回路に関し上述したシフト・レジ
スタと全く同様に動作する。１６ビツトのうちの８ビツ
トは、制御回路のための制御情報である。残りの８ビツ
トは、ウィンドウ期間情報に従い、ダウン・カウンタ回
路をプログラムするために使用する。このシフト・レジ
スタは、２対１のＭＵＸ入力端を有するＦＦ回路（ｘ３
８ＩＡ−Ｘ３８１Ｐ）を含む。これらのＭＵｘへの入力
信号の一方は、前段ＯＦＦ回路の出力信号であり、他方
は診断読み返しのためのローカル状態情報である。
回路は、順番処理開始回路に関し上述したシフト・レジ
スタと全く同様に動作する。１６ビツトのうちの８ビツ
トは、制御回路のための制御情報である。残りの８ビツ
トは、ウィンドウ期間情報に従い、ダウン・カウンタ回
路をプログラムするために使用する。このシフト・レジ
スタは、２対１のＭＵＸ入力端を有するＦＦ回路（ｘ３
８ＩＡ−Ｘ３８１Ｐ）を含む。これらのＭＵｘへの入力
信号の一方は、前段ＯＦＦ回路の出力信号であり、他方
は診断読み返しのためのローカル状態情報である。
第８図及び第１０図を参照すると、評価ウィンドウのダ
ウン・カウンタ回路は非同期プリセットを備えた８ビツ
ト・リップル・ダウン・カウンタ回路であり、このカウ
ンタ回路にはシフト・レジスタからの８本のデータ・ラ
インＤｏ−Ｄ７により初期値がロードされる。Ｌ ｏ
ａ ｄ ／ ｎ ｏ ｔ −ｃｎｔ信号が高レベルであ
るとき、全てのナンド・ゲート回路（Ｘｉ ６２Ａ、Ｃ
ＳＥ、Ｇ、■、ＫｌＭ及び０）はイネーブルされて、カ
ウンタ回路を構成するＤ型ＦＦ回路（Ｘ３５４Ａ−Ｘ３
５４Ｈ）のセット入力端にロード・データを送る。反転
データモ、付加的ＮＡＮＤ／ｙ’−）回路（Ｘ１６２Ｂ
、ｎ Ｄ、Ｆ、Ｈ，Ｊ、Ｌ、Ｎ及びＰ〉により、ＦＦ回路（Ｘ
３５４Ａ−Ｘ３５４Ｈ） （７）クリア入力端に供給さ
れる。
ウン・カウンタ回路は非同期プリセットを備えた８ビツ
ト・リップル・ダウン・カウンタ回路であり、このカウ
ンタ回路にはシフト・レジスタからの８本のデータ・ラ
インＤｏ−Ｄ７により初期値がロードされる。Ｌ ｏ
ａ ｄ ／ ｎ ｏ ｔ −ｃｎｔ信号が高レベルであ
るとき、全てのナンド・ゲート回路（Ｘｉ ６２Ａ、Ｃ
ＳＥ、Ｇ、■、ＫｌＭ及び０）はイネーブルされて、カ
ウンタ回路を構成するＤ型ＦＦ回路（Ｘ３５４Ａ−Ｘ３
５４Ｈ）のセット入力端にロード・データを送る。反転
データモ、付加的ＮＡＮＤ／ｙ’−）回路（Ｘ１６２Ｂ
、ｎ Ｄ、Ｆ、Ｈ，Ｊ、Ｌ、Ｎ及びＰ〉により、ＦＦ回路（Ｘ
３５４Ａ−Ｘ３５４Ｈ） （７）クリア入力端に供給さ
れる。
Ｌ ｏ ａ ｄ ／ ｎ ｏ ｔ −ｃ ｎ を信号が
低レベルであると、Ｚｅｒｏ出力端はＮＯＲゲー）（Ｘ
１０２）を介してイネーブルされ、カウンタ回路はクロ
ック信号の各負方向エツジで減少方向にカウントされる
。ＱＯ以外の全てのビットが低レベルのときに、ＮＯＲ
ゲート回路（Ｘ１０７）の出力信号は高レベルになり、
その出力信号はＮＡＮＤゲート回路（Ｘ１６２Ｑ）の一
方の入力端をイネーブルする。最小桁ビットＱＯが０に
達するとき、ＮＡＮＤゲート回路（Ｘ１６２Ｑ）の他方
の人力信号は高レベルになり、そのゲート回路の出力信
号を低レベルにする。Ｌ ｏ ａ ｄ ／ ｎ ｏ ｔ
−ｃ ｎ を信号が低レベルであると、この低レベル信
号は、ＺｅｒＯ出力信号を高レベルにし、カウンタ回路
のカウントが緒了したことをカウンタ制御回路に知らせ
る。カウンタ回路が０に達する前に、Ｌｏａｄ／ ｎ
ｏ ｔ −ｃ ｎ を信号が高レベルになると、Ｚｅｒ
ｏ出力信号は、ＮＯＲゲート回路（Ｘ１０２）の高レベ
ル入力によりディスエーブルされ、カウンタ回路はデー
タＤＯからＤ７をロードする。
低レベルであると、Ｚｅｒｏ出力端はＮＯＲゲー）（Ｘ
１０２）を介してイネーブルされ、カウンタ回路はクロ
ック信号の各負方向エツジで減少方向にカウントされる
。ＱＯ以外の全てのビットが低レベルのときに、ＮＯＲ
ゲート回路（Ｘ１０７）の出力信号は高レベルになり、
その出力信号はＮＡＮＤゲート回路（Ｘ１６２Ｑ）の一
方の入力端をイネーブルする。最小桁ビットＱＯが０に
達するとき、ＮＡＮＤゲート回路（Ｘ１６２Ｑ）の他方
の人力信号は高レベルになり、そのゲート回路の出力信
号を低レベルにする。Ｌ ｏ ａ ｄ ／ ｎ ｏ ｔ
−ｃ ｎ を信号が低レベルであると、この低レベル信
号は、ＺｅｒＯ出力信号を高レベルにし、カウンタ回路
のカウントが緒了したことをカウンタ制御回路に知らせ
る。カウンタ回路が０に達する前に、Ｌｏａｄ／ ｎ
ｏ ｔ −ｃ ｎ を信号が高レベルになると、Ｚｅｒ
ｏ出力信号は、ＮＯＲゲート回路（Ｘ１０２）の高レベ
ル入力によりディスエーブルされ、カウンタ回路はデー
タＤＯからＤ７をロードする。
第８図及び第１１図を参照すると、評価ウィンドウ用の
制御回路は、それがアクティブであると、プログラム可
能な判定基準に従って５１ｇ１及び５１ｇ２信号を評価
し、判定基準を満足していれば、アクティブな／Ｍａｔ
ｃｈ信号を発生する。
制御回路は、それがアクティブであると、プログラム可
能な判定基準に従って５１ｇ１及び５１ｇ２信号を評価
し、判定基準を満足していれば、アクティブな／Ｍａｔ
ｃｈ信号を発生する。
制御回路は、カウンタ制御論理回路、一致論理回路及び
信号組合わせ論理回路の３つの部分から成る。
信号組合わせ論理回路の３つの部分から成る。
第１２図を参照すると、ダウン・カウンタ回路と組み合
わせたカウンタ回路制御論理回路は、リセット可能であ
るが、再トリガ不可能であり、遅延時間がプログラム可
能であるデジタル単発信号を発生する。通常の動作では
、Ｔｅ５ｔ信号が低レベルのとき、／ Ｓ ｔ ａ ｒ
を信号は、この単発信号をトリガする。この単発信号
は、Ｚｅｒｏ信号がＲｅ５ｅｔｌを発生させるとき、又
は他のリセット信号が発生されるときに、リセットする
。単発信号の遅延は、／ Ｓ ｔ ａ ｒ を信号が高
レベルから低レベルに変化するときに、ダウン・カウン
タ回路のプリセット値により決まる。約１クロツク周期
の最大期間の間、０のプリセット値は、／Ａｃｔｉｖｅ
信号を真にし、一方、２５５のカウントは、／ Ｓ ｔ
ａ ｒ を信号の後、約２５６個のタロツク周期まで
、／Ａｃｔｉｖｅ信号をアクティブにする。この期間は
、リセット信号により短くすることができる。
わせたカウンタ回路制御論理回路は、リセット可能であ
るが、再トリガ不可能であり、遅延時間がプログラム可
能であるデジタル単発信号を発生する。通常の動作では
、Ｔｅ５ｔ信号が低レベルのとき、／ Ｓ ｔ ａ ｒ
を信号は、この単発信号をトリガする。この単発信号
は、Ｚｅｒｏ信号がＲｅ５ｅｔｌを発生させるとき、又
は他のリセット信号が発生されるときに、リセットする
。単発信号の遅延は、／ Ｓ ｔ ａ ｒ を信号が高
レベルから低レベルに変化するときに、ダウン・カウン
タ回路のプリセット値により決まる。約１クロツク周期
の最大期間の間、０のプリセット値は、／Ａｃｔｉｖｅ
信号を真にし、一方、２５５のカウントは、／ Ｓ ｔ
ａ ｒ を信号の後、約２５６個のタロツク周期まで
、／Ａｃｔｉｖｅ信号をアクティブにする。この期間は
、リセット信号により短くすることができる。
Ｔｅ５ｔ信号が非アクティブであるとき、ＭＵＸ（Ｘ４
１６）の０人力が、動作可能人力であり、Ｄ人力信号が
高レベルであれば、／ Ｓ ｔ ａ ｒ を信号の高レ
ベルから低レベルへの遷移により、アクティブＦＦ回路
（Ｘ３５２Ａ）をセットする。Ｔｅ５ｔ信号が高レベル
であると、カウンタ制御論理回路は外部信号により動作
可能となる。どちらのイヘントでも、Ｌｏａｄ／ｎｏｔ
−ｃｎｔ信号が高レベルであるか、又はアクティブＦＦ
回路（Ｘ３５２Ａ）が既にセットされているとき、アク
ティブＦＦ回路のＤ人力信号は、高レベルである。この
様に、ウィンドウが既にアクティブである間、高レベル
から低レベルへの第２の／ Ｓ ｔ ａｒｔ信号の遷移
は、何もを影響せず、ウィンドウは再トリガされるので
はなく、その評価を継続する。
１６）の０人力が、動作可能人力であり、Ｄ人力信号が
高レベルであれば、／ Ｓ ｔ ａ ｒ を信号の高レ
ベルから低レベルへの遷移により、アクティブＦＦ回路
（Ｘ３５２Ａ）をセットする。Ｔｅ５ｔ信号が高レベル
であると、カウンタ制御論理回路は外部信号により動作
可能となる。どちらのイヘントでも、Ｌｏａｄ／ｎｏｔ
−ｃｎｔ信号が高レベルであるか、又はアクティブＦＦ
回路（Ｘ３５２Ａ）が既にセットされているとき、アク
ティブＦＦ回路のＤ人力信号は、高レベルである。この
様に、ウィンドウが既にアクティブである間、高レベル
から低レベルへの第２の／ Ｓ ｔ ａｒｔ信号の遷移
は、何もを影響せず、ウィンドウは再トリガされるので
はなく、その評価を継続する。
Ｌｏａｄ／ｎｏｔ−ｃｎｔ−ＦＦ回路（Ｘ３５１）は、
アクティブ信号を次のクロック信号に同期させ、ダウン
・カウンタ回路を作動させるり。
アクティブ信号を次のクロック信号に同期させ、ダウン
・カウンタ回路を作動させるり。
ａ ｄ ／ ｎ ｏ ｔ−ｃ ｎ を信号を発生する。
アクティブＦＦ回路（Ｘ３５２Ａ）は、５本のリセット
・ライン信号即ちＲｅ５ｅｔｌ、Ｒｅ５ｅｔ２、Ｒｅ５
ｅｔ３、Ｒｅ５ｅｔ４又はＲｅ５ｅｔ５ラインのいずれ
か１本によりクリアされる。ダウン・カウンタ回路から
のＺｅｒｏ信号は、Ｒｅ５ｅｔ１ラインに供給され、ダ
ウン・カウンタ回路がその最終値をカウントすると、ア
クティブＦＦ回路（Ｘ３５２Ａ）をリセットする。これ
が起こると、アクティブ信号の変化は、Ｌ ｏ ａ ｄ
／ ｎ ｏ ｔ −ｃｎｔ−ＦＦ回路（Ｘ３５１）によ
りクロック信号と再び同期され、Ｌ ｏ ａ ｄ ／
ｎ ｏ ｔ −ｃ ｎ ｔライン上の高レベル信号は、
ダウン・カウンタ回路をロード・モードに戻す。イベン
ト列検出器全体のためのディスエーブル信号である／
Ｒｕ ｎ信号は、Ｒｅ５ｅｔ２ラインに供給される。他
の３本のリセット・ラインは、以下に説明する方法で、
信号組合わせ論理回路の出力端に接続される。
・ライン信号即ちＲｅ５ｅｔｌ、Ｒｅ５ｅｔ２、Ｒｅ５
ｅｔ３、Ｒｅ５ｅｔ４又はＲｅ５ｅｔ５ラインのいずれ
か１本によりクリアされる。ダウン・カウンタ回路から
のＺｅｒｏ信号は、Ｒｅ５ｅｔ１ラインに供給され、ダ
ウン・カウンタ回路がその最終値をカウントすると、ア
クティブＦＦ回路（Ｘ３５２Ａ）をリセットする。これ
が起こると、アクティブ信号の変化は、Ｌ ｏ ａ ｄ
／ ｎ ｏ ｔ −ｃｎｔ−ＦＦ回路（Ｘ３５１）によ
りクロック信号と再び同期され、Ｌ ｏ ａ ｄ ／
ｎ ｏ ｔ −ｃ ｎ ｔライン上の高レベル信号は、
ダウン・カウンタ回路をロード・モードに戻す。イベン
ト列検出器全体のためのディスエーブル信号である／
Ｒｕ ｎ信号は、Ｒｅ５ｅｔ２ラインに供給される。他
の３本のリセット・ラインは、以下に説明する方法で、
信号組合わせ論理回路の出力端に接続される。
第１３図を参照すると、評価ウィンドウの信号組合わせ
論理回路は、順番処理開始回路用の上述した信号組合わ
せ論理回路と全く同様に動作する。
論理回路は、順番処理開始回路用の上述した信号組合わ
せ論理回路と全く同様に動作する。
ここでは、その機能は、Ｍ ｕ ｘ Ｏｕ を信号を真
にする５１ｇ１及び５１ｇ２信号の組合わせを選択する
ことである。Ｍ ｕ ｘ Ｏｕ を信号は１、／Ｍａｔ
Ｃｈ信号が多数の評価ウィンドウの動作モードで真に成
るかどうかを判断するために、以下に説明する一致論理
回路により使用される。５１ｇ１Ｍ及び５１ｇ２Ｍ信号
は、後述するようにウィンドウ制御回路の他の部分でも
使用される。信号組合わせ論理回路は、ドント・ケア以
外の全てのモードで使用される。Ｉ）ｏｎ ｔＣａｒ
ｅ信号が高レベルであると、ＭｕｘＯｕｔ信号はデイエ
ーブルされる。Ｍ ｕ ｘ Ｏｕ を信号を発生する条
件に関して、前に示した信号組合わせ論理表を参照され
たい。
にする５１ｇ１及び５１ｇ２信号の組合わせを選択する
ことである。Ｍ ｕ ｘ Ｏｕ を信号は１、／Ｍａｔ
Ｃｈ信号が多数の評価ウィンドウの動作モードで真に成
るかどうかを判断するために、以下に説明する一致論理
回路により使用される。５１ｇ１Ｍ及び５１ｇ２Ｍ信号
は、後述するようにウィンドウ制御回路の他の部分でも
使用される。信号組合わせ論理回路は、ドント・ケア以
外の全てのモードで使用される。Ｉ）ｏｎ ｔＣａｒ
ｅ信号が高レベルであると、ＭｕｘＯｕｔ信号はデイエ
ーブルされる。Ｍ ｕ ｘ Ｏｕ を信号を発生する条
件に関して、前に示した信号組合わせ論理表を参照され
たい。
第１１図の中央部を参照すると、一致論理回路は、評価
ウィンドウの全ての動作モードに対し、正しい条件の下
でアクティブな／ Ｍ ａ ｔ ｃ ｈ信号を発生する
。更に、一致論理回路は、評価ウィンドウの特定の動作
モードで、カウンタ制御論理回路用のリセット信号を発
生する。
ウィンドウの全ての動作モードに対し、正しい条件の下
でアクティブな／ Ｍ ａ ｔ ｃ ｈ信号を発生する
。更に、一致論理回路は、評価ウィンドウの特定の動作
モードで、カウンタ制御論理回路用のリセット信号を発
生する。
／Ｍａｔｃｈ信号は、ＭｏｄｅＬｖ信号で制御されるＭ
ＵＸ （ｘ４１５）により２つの信号の一方を選択して
、発生される。Ｍ ｏ ｄ ｅ Ｌ Ｖ信号が高レベル
のとき、実際にはダウン・カウンタ回路からのＺｅｒｏ
信号であるカウンタ制御論理回路からのＲｅ５ｅｔ１信
号は、／Ｍａｔｃｈ信号を生成する。一致論理回路の動
作を、４つの主要動作モード、即ち「ドント・ケア」モ
ード、「レベル」モード、「一方又は両方」モード及び
「特定エツジ」モードに関連して、以下に説明する。
ＵＸ （ｘ４１５）により２つの信号の一方を選択して
、発生される。Ｍ ｏ ｄ ｅ Ｌ Ｖ信号が高レベル
のとき、実際にはダウン・カウンタ回路からのＺｅｒｏ
信号であるカウンタ制御論理回路からのＲｅ５ｅｔ１信
号は、／Ｍａｔｃｈ信号を生成する。一致論理回路の動
作を、４つの主要動作モード、即ち「ドント・ケア」モ
ード、「レベル」モード、「一方又は両方」モード及び
「特定エツジ」モードに関連して、以下に説明する。
第１１図及び第１４図を参照すると、「ドント・ケア」
モードでは、ＭｏｄｅＬｖ信号が高レベルであると、Ｍ
ＵＸ （Ｘ４１５Ａ）によりダウン・カウンタ回路から
のＺｅｒ○信号が、／Ｍａｔｃｈ出力信号として選択さ
れ、ウィンドウ制御ブロックは、再トリガ不可能な単発
信号を発生する。
モードでは、ＭｏｄｅＬｖ信号が高レベルであると、Ｍ
ＵＸ （Ｘ４１５Ａ）によりダウン・カウンタ回路から
のＺｅｒ○信号が、／Ｍａｔｃｈ出力信号として選択さ
れ、ウィンドウ制御ブロックは、再トリガ不可能な単発
信号を発生する。
このウィンドウ制御ブロックは、５１ｇ１及び５１ｇ２
信号の変化にかかわらず、プリセットのための／ Ｓ
ｔ ａ ｒ を信号後、アクティブ状態を維持する。／
Ｓ ｔ ａ ｒ を信号の負方向エツジは、／Ａｃｔ
ｉｖｅ信号をアクティブ（低レベル）にする。
信号の変化にかかわらず、プリセットのための／ Ｓ
ｔ ａ ｒ を信号後、アクティブ状態を維持する。／
Ｓ ｔ ａ ｒ を信号の負方向エツジは、／Ａｃｔ
ｉｖｅ信号をアクティブ（低レベル）にする。
クロックの次のアクティブ・エツジ（負方向エツジ）で
、Ｌｏａｄ／ｎｏｔ−ｃｎｔ信号はアクティブ（低レベ
ル）になり、ダウン・カウンタ回路をイネーブルする。
、Ｌｏａｄ／ｎｏｔ−ｃｎｔ信号はアクティブ（低レベ
ル）になり、ダウン・カウンタ回路をイネーブルする。
カウント値が０に達すると、Ｚｅｒｏ信号はアクティブ
（高レベル）になり、／Ｍａｔｃｈ信号をアクティブ（
低レベル）にし、アクティブＦＦ回路（Ｘ３５２Ａ）を
リセットする。次に、Ｌ ｏ ａ ｄ ／ ｎ ｏ ｔ
−ｃ ｎ を信号は、クロックの次のアクティブ（負
方向）エツジで高レベルになり、ダウン・カウンタ回路
をロード・モ一ドにする。
（高レベル）になり、／Ｍａｔｃｈ信号をアクティブ（
低レベル）にし、アクティブＦＦ回路（Ｘ３５２Ａ）を
リセットする。次に、Ｌ ｏ ａ ｄ ／ ｎ ｏ ｔ
−ｃ ｎ を信号は、クロックの次のアクティブ（負
方向）エツジで高レベルになり、ダウン・カウンタ回路
をロード・モ一ドにする。
第１１図及び第１５図を参照すると、「レベル」モード
で、ウィンドウ制御回路は、５１ｇ１及び５１ｇ２の両
方又は一方が、／ Ｓ ｔ ａ ｒ を信号のアクティ
ブ（負方向）エツジの後の全ウィンドウ期間の間、特定
の状態を維持するがどうかを調べる。このモードは、カ
ウンタ制御論理回路をリセットすることが追加されてい
る以外は、「ドント・ケア」モードと同様である。
で、ウィンドウ制御回路は、５１ｇ１及び５１ｇ２の両
方又は一方が、／ Ｓ ｔ ａ ｒ を信号のアクティ
ブ（負方向）エツジの後の全ウィンドウ期間の間、特定
の状態を維持するがどうかを調べる。このモードは、カ
ウンタ制御論理回路をリセットすることが追加されてい
る以外は、「ドント・ケア」モードと同様である。
「レベル」モードでは、信号組合わせ論理回路からのア
クティブ（高レベル）なＭ ｕ ｘ Ｏｕ ｔ 信号は
、Ｒｅ５ｅｔ５ラインを介してカウンタ制御論理回路内
のアクティブＦＦ回路（Ｘ３５２Ａ）をリセットする。
クティブ（高レベル）なＭ ｕ ｘ Ｏｕ ｔ 信号は
、Ｒｅ５ｅｔ５ラインを介してカウンタ制御論理回路内
のアクティブＦＦ回路（Ｘ３５２Ａ）をリセットする。
「所望のステートの反転」を表す５１ｇ１及び５１ｇ２
信号の論理式で示す信号は、信号組合わせ論理回路がら
のＭ ｕ ｘ Ｏｕ を信号として選択される。この状
態が起きると、ウィンドウはＲｅ５ｅｔｌ信号により終
了され、非アクティブな（低レベル）／Ｍａｔｃｈ信号
が発生され、パターン検出連鎖回路の構成が解かれる。
信号の論理式で示す信号は、信号組合わせ論理回路がら
のＭ ｕ ｘ Ｏｕ を信号として選択される。この状
態が起きると、ウィンドウはＲｅ５ｅｔｌ信号により終
了され、非アクティブな（低レベル）／Ｍａｔｃｈ信号
が発生され、パターン検出連鎖回路の構成が解かれる。
「レベル」モードの動作例として、特定の評価ウィンド
ウに関する所望条件が、「ウィンドウ期間の間中、両方
の信号が高レベルを維持する」ことであると仮定する。
ウに関する所望条件が、「ウィンドウ期間の間中、両方
の信号が高レベルを維持する」ことであると仮定する。
Ｉｎｖｌ信号、■ｎｖ２信号及びＳ ｉ ｇＣｏｍｂ信
号は高レベルであり、方、５１ｇ５ｅｌ信号及びＤｏｎ
’ ｔｃａｒｅ信号は低レベルである。Ｉｎｖｌ信号
、ＩＴＩＶ２信号が高レベルであると、５１ｇ１Ｍ信号
及び５１ｇ２Ｍ信号は、夫々５１ｇ１信号及び５１ｇ２
信号の反転信号となる。Ｓ ｉ ｇＣｏｍｂ信号が高レ
ベルで、且つ５１ｇ５ｅｌ信号が低レベルであるという
ことは、／ Ｓ ｉ ｇ及び７５１ｇ２のＯＲ論理式即
ち５１ｇ１及び５１ｇ２のＡＮＤ論理式の反転に対し、
Ｍ ｕ ｘ ｏ ｕ を信号が起きることを意味する。
号は高レベルであり、方、５１ｇ５ｅｌ信号及びＤｏｎ
’ ｔｃａｒｅ信号は低レベルである。Ｉｎｖｌ信号
、ＩＴＩＶ２信号が高レベルであると、５１ｇ１Ｍ信号
及び５１ｇ２Ｍ信号は、夫々５１ｇ１信号及び５１ｇ２
信号の反転信号となる。Ｓ ｉ ｇＣｏｍｂ信号が高レ
ベルで、且つ５１ｇ５ｅｌ信号が低レベルであるという
ことは、／ Ｓ ｉ ｇ及び７５１ｇ２のＯＲ論理式即
ち５１ｇ１及び５１ｇ２のＡＮＤ論理式の反転に対し、
Ｍ ｕ ｘ ｏ ｕ を信号が起きることを意味する。
組合わせ論理表を参照されたい。このように、ウィンド
ウ制御回路が「ドント・ケア」モードについて説明した
プログラム可能単発機能を実行するので、５１ｇ１及び
５１ｇ２信号が高レベルを維持する間は、ＭｕｘＯｕｔ
信号は低レベルである。
ウ制御回路が「ドント・ケア」モードについて説明した
プログラム可能単発機能を実行するので、５１ｇ１及び
５１ｇ２信号が高レベルを維持する間は、ＭｕｘＯｕｔ
信号は低レベルである。
第１１図及び第１６図を参照すると、「一方又は両方の
エツジ」モードで、ＭｏｄｅＬｖ信号は低レベルであり
、それによりＭＵＸ （Ｘ４１５Ａ）は、エツジＦＦ回
路（Ｘ３５２Ｂ）の出力を／Ｍａｔｃｈ信号として使用
する。／Ａｃｔｉｖｅ信号が低レベルであり、ウィンド
ウがアクティブであることを示すと、エツジＦＦ回路（
Ｘ３５２Ｂ）は、／ Ｍ ｕ ｘ Ｏｕ を信号即ちＭ
ｕ ｘ Ｏｕ を信号の反転信号の負方向エツジによ
りセットされる。
エツジ」モードで、ＭｏｄｅＬｖ信号は低レベルであり
、それによりＭＵＸ （Ｘ４１５Ａ）は、エツジＦＦ回
路（Ｘ３５２Ｂ）の出力を／Ｍａｔｃｈ信号として使用
する。／Ａｃｔｉｖｅ信号が低レベルであり、ウィンド
ウがアクティブであることを示すと、エツジＦＦ回路（
Ｘ３５２Ｂ）は、／ Ｍ ｕ ｘ Ｏｕ を信号即ちＭ
ｕ ｘ Ｏｕ を信号の反転信号の負方向エツジによ
りセットされる。
「レベル」モードで、信号組合わせ論理回路は、「所望
ステートの反転」を表す５１ｇ１及び５１ｇ２信号の論
理式に応答するように設定される。
ステートの反転」を表す５１ｇ１及び５１ｇ２信号の論
理式に応答するように設定される。
この様に、ウィンドウがアクティブの間に、入力が期待
条件から外れると、ＭｕｘＯｕｔ信号が発生され、その
レベル遷移のエツジで、エツジＦＦ回路（Ｘ３５２Ｂ）
をセットし、アクティブＦＦ回路（Ｘ３５２Ａ）をリセ
ットする。アクティブＦＦ回路がリセットするときに起
こるように、Ｍｕｘｏｕｔ信号が低レベルに戻り、／Ａ
ｃｔｉｖｅ信号が高レベルであるとき、エツジＦＦ回路
（Ｘ３５２Ｂ）がクリアされる。Ｍ ｕ ｘ Ｏｕ を
信号及び／Ａｃｔｉｖｅ信号の両方でエツジＦＦ回路（
Ｘ３５２Ｂ）をクリアすることにより、／ＭａｔＣｈ信
号のアクティブ期間に関するパルス幅を最小にできる。
条件から外れると、ＭｕｘＯｕｔ信号が発生され、その
レベル遷移のエツジで、エツジＦＦ回路（Ｘ３５２Ｂ）
をセットし、アクティブＦＦ回路（Ｘ３５２Ａ）をリセ
ットする。アクティブＦＦ回路がリセットするときに起
こるように、Ｍｕｘｏｕｔ信号が低レベルに戻り、／Ａ
ｃｔｉｖｅ信号が高レベルであるとき、エツジＦＦ回路
（Ｘ３５２Ｂ）がクリアされる。Ｍ ｕ ｘ Ｏｕ を
信号及び／Ａｃｔｉｖｅ信号の両方でエツジＦＦ回路（
Ｘ３５２Ｂ）をクリアすることにより、／ＭａｔＣｈ信
号のアクティブ期間に関するパルス幅を最小にできる。
エツジＦＦ回路（Ｘ３５２Ｂ）は、／ Ｒｕ ｎ信号の
高レベル状態によってもクリアされる。／ Ｒｕ ｎ信
号が高レベルであるということは、イベント列検出器全
体がディスエーブルされていることである。どちらの信
号も変化しなければ、最終的にＺｅｒｏ信号が発生し、
アクティブ・ＦＦ回路は、／Ｍａｔｃｈ信号を発生する
ことなくリセットする。
高レベル状態によってもクリアされる。／ Ｒｕ ｎ信
号が高レベルであるということは、イベント列検出器全
体がディスエーブルされていることである。どちらの信
号も変化しなければ、最終的にＺｅｒｏ信号が発生し、
アクティブ・ＦＦ回路は、／Ｍａｔｃｈ信号を発生する
ことなくリセットする。
ウィンドウが非アクティブ即ち／Ａｃｔｉｖｅ信号が高
レベルであり、Ｍ ｕ ｘ Ｏｕ を信号が高レベルに
なると、エツジＦＦ回路は、クリア状態が解かれると同
時に、セット状態にクロック動作する。しかし、実際に
は、２つのゲート回路の遅延分だけ、クリアはクロック
信号より遅れる。この遅延量は、遅延が生じるとき、エ
ツジＦＦ回路（Ｘ３５２Ｂ）がセットされるのを十分に
防ぐことができる。
レベルであり、Ｍ ｕ ｘ Ｏｕ を信号が高レベルに
なると、エツジＦＦ回路は、クリア状態が解かれると同
時に、セット状態にクロック動作する。しかし、実際に
は、２つのゲート回路の遅延分だけ、クリアはクロック
信号より遅れる。この遅延量は、遅延が生じるとき、エ
ツジＦＦ回路（Ｘ３５２Ｂ）がセットされるのを十分に
防ぐことができる。
「一方又は両方のエツジ」モードの設定例を説明するた
めに、ｒｓｉｇｌ信号及び５１ｇ２信号の初期状態は高
レベルであり、どちらかの信号の状態が変化したら、ア
クティブな（低レベル）７Ｍ ａ ｔ ｃ ｈ信号を発
生させる」と仮定する。信号組合わせ論理回路の設定は
、「レベル」モードの最後の例のその設定と同じであり
、即ちＩｎｖｌ、■ｎｖ２及びＳ ｉ ｇＣｏｍｂ信号
は高レベルであり、５１ｇ５ｅｌ及び［）０７１’
ｔｃａｒｅ信号は低レベルである。Ｊｎｖｌ及びＩｎｖ
２信号が高レベルであると、５１ｇ１Ｍ及び５１ｇ２Ｍ
信号は、５１ｇ１及び５１ｇ２信号の反転信号となる。
めに、ｒｓｉｇｌ信号及び５１ｇ２信号の初期状態は高
レベルであり、どちらかの信号の状態が変化したら、ア
クティブな（低レベル）７Ｍ ａ ｔ ｃ ｈ信号を発
生させる」と仮定する。信号組合わせ論理回路の設定は
、「レベル」モードの最後の例のその設定と同じであり
、即ちＩｎｖｌ、■ｎｖ２及びＳ ｉ ｇＣｏｍｂ信号
は高レベルであり、５１ｇ５ｅｌ及び［）０７１’
ｔｃａｒｅ信号は低レベルである。Ｊｎｖｌ及びＩｎｖ
２信号が高レベルであると、５１ｇ１Ｍ及び５１ｇ２Ｍ
信号は、５１ｇ１及び５１ｇ２信号の反転信号となる。
Ｓ ｉ ｇＣｏｍｂ信号が高レベルで、５１ｇ５ｅｌ信
号が低レベルであるということは、／ Ｓ ｉ ｇ １
及び／ Ｓ ｉ ｇ ２信号のＯＲ論理式即ち５１ｇ１
及び５１ｇ２信号のＡＮＤ論理式で示す信号が発生する
ときに、Ｍ ｕ ｘ Ｏｕ を信号が発生することであ
る。信号組み合わせ論理表を参照されたい。
号が低レベルであるということは、／ Ｓ ｉ ｇ １
及び／ Ｓ ｉ ｇ ２信号のＯＲ論理式即ち５１ｇ１
及び５１ｇ２信号のＡＮＤ論理式で示す信号が発生する
ときに、Ｍ ｕ ｘ Ｏｕ を信号が発生することであ
る。信号組み合わせ論理表を参照されたい。
第１１図及び第１７図を参照すると、「特定工ッジ」モ
ードは、「一方又は両方のエツジ」モードの更に選択的
な形式である。このモードでの論理回路の付加事項は、
カウンタ回路制御論理回路のＲｅ５ｅｔ３入力端及びＲ
ｅ５ｅｔ４入力端に入力信号を供給することであり、こ
れは「誤りエツジ」論理動作のためである。この論理回
路は、負入力ＡＮＤゲー）（Ｘ１０２Ａ）及び（Ｘ１０
２Ｂ）から成り、Ｓｉｇ＃Ｍ信号の一つに非所望の変化
が起きると、これらのＡＮＤＮＯゲートは、カウンタ回
路制御論理回路をリセットするように動作する。これら
のゲート回路は、信号が起きないことを定義する／Ｅｎ
Ａｂｏｒｔｌ及び／ Ｅ ｎＡｂｏｒｔ２信号によりイ
ネーブルされる。
ードは、「一方又は両方のエツジ」モードの更に選択的
な形式である。このモードでの論理回路の付加事項は、
カウンタ回路制御論理回路のＲｅ５ｅｔ３入力端及びＲ
ｅ５ｅｔ４入力端に入力信号を供給することであり、こ
れは「誤りエツジ」論理動作のためである。この論理回
路は、負入力ＡＮＤゲー）（Ｘ１０２Ａ）及び（Ｘ１０
２Ｂ）から成り、Ｓｉｇ＃Ｍ信号の一つに非所望の変化
が起きると、これらのＡＮＤＮＯゲートは、カウンタ回
路制御論理回路をリセットするように動作する。これら
のゲート回路は、信号が起きないことを定義する／Ｅｎ
Ａｂｏｒｔｌ及び／ Ｅ ｎＡｂｏｒｔ２信号によりイ
ネーブルされる。
信号組合わせ論理回路の設定及び／アクティブ信号がク
リアされる方法は、「一方又は両方のエツジ」モードと
特定のエツジ・モードとで異なる。
リアされる方法は、「一方又は両方のエツジ」モードと
特定のエツジ・モードとで異なる。
信号組合わせ論理回路は、ＭｕｘＯｕｔ信号が、変化す
る信号及び信号が移ろうとする状態を選択するように設
定される。評価期間の間、変化しないはずの信号のＳｉ
ｇ＃Ｍ出力信号は、関連するＩｎｖ＃信号により、その
信号の所望の状態に設定される。この信号のリセット経
路は、関連する／ Ｅ ｎ Ａ ｂ ｏ ｒ ｔ ＃信
号によりイネーブルされ、この信号（所望の動作が起き
ると、変化してはいけない信号）の変化は、この変化が
所望信号の変化の以前に起きる場合、Ｒｅ５ｅｔ３又は
Ｒｅ５ｅｔ４入力端を介してアクティブＦＦ回路（Ｘ３
５２Ａ）をリセットし、／Ａｃｔｉｖｅ信号によりエツ
ジＦＦ回路（Ｘ３５２Ｂ）をディスエーブルする。所望
の変化が最初に起きると、回路は「一方又は両方のエツ
ジ」モードでの動作と同じ様に動作する。どちらの信号
も変化しなければ、最終的にＺｅｒｏ信号が発生し、ア
クティブＦＦ回路は、／Ｍａｔｃｈ信号が発生されろこ
となくリセットされる。
る信号及び信号が移ろうとする状態を選択するように設
定される。評価期間の間、変化しないはずの信号のＳｉ
ｇ＃Ｍ出力信号は、関連するＩｎｖ＃信号により、その
信号の所望の状態に設定される。この信号のリセット経
路は、関連する／ Ｅ ｎ Ａ ｂ ｏ ｒ ｔ ＃信
号によりイネーブルされ、この信号（所望の動作が起き
ると、変化してはいけない信号）の変化は、この変化が
所望信号の変化の以前に起きる場合、Ｒｅ５ｅｔ３又は
Ｒｅ５ｅｔ４入力端を介してアクティブＦＦ回路（Ｘ３
５２Ａ）をリセットし、／Ａｃｔｉｖｅ信号によりエツ
ジＦＦ回路（Ｘ３５２Ｂ）をディスエーブルする。所望
の変化が最初に起きると、回路は「一方又は両方のエツ
ジ」モードでの動作と同じ様に動作する。どちらの信号
も変化しなければ、最終的にＺｅｒｏ信号が発生し、ア
クティブＦＦ回路は、／Ｍａｔｃｈ信号が発生されろこ
となくリセットされる。
「特定エツジ」モードの動作例として、ｒＪ ３１ｇ１
及び５１ｇ２信号が、高レベルで評価ウィンドウに人力
され、評価期間の終了前に、５１ｇ１信号が低レベルに
なり、５１ｇ２信号が、８１ｇ１信号が変化した後まで
高レベル状態を維持する」と仮定する。信号組合わせ回
路は、次のように設定されている。Ｉｎｖｌ信号は高レ
ベルで、ＩＴＩＶ２．５１ｇ５ｅｌ、Ｓ ｉ ｇＣｏｍ
ｂ及びＤｏｎ″ ｔｃａｒｅ信号は全て低レベルである
。Ｍｕｘｏｕｔ信号は高レベルになり、５１ｇ１が低レ
ベルになるとき、エツジＦＦ回路（Ｘ３５２Ｂ）をクロ
ック動作させてセットする。／ Ｅ ｎ Ａ ｂ 。
及び５１ｇ２信号が、高レベルで評価ウィンドウに人力
され、評価期間の終了前に、５１ｇ１信号が低レベルに
なり、５１ｇ２信号が、８１ｇ１信号が変化した後まで
高レベル状態を維持する」と仮定する。信号組合わせ回
路は、次のように設定されている。Ｉｎｖｌ信号は高レ
ベルで、ＩＴＩＶ２．５１ｇ５ｅｌ、Ｓ ｉ ｇＣｏｍ
ｂ及びＤｏｎ″ ｔｃａｒｅ信号は全て低レベルである
。Ｍｕｘｏｕｔ信号は高レベルになり、５１ｇ１が低レ
ベルになるとき、エツジＦＦ回路（Ｘ３５２Ｂ）をクロ
ック動作させてセットする。／ Ｅ ｎ Ａ ｂ 。
ｒｔ２信号は低レベルになり、／ Ｅ ｎ Ａ ｂ ｏ
ｒ ｔ１１個は高レベルになり、そのため、ＭｕｘＯ
ｕｔ信号の前に起きる５１ｇ２Ｍ信号の変化は、アクテ
ィブＦＦ回路をリセットし、ウィンドウを終了させる。
ｒ ｔ１１個は高レベルになり、そのため、ＭｕｘＯ
ｕｔ信号の前に起きる５１ｇ２Ｍ信号の変化は、アクテ
ィブＦＦ回路をリセットし、ウィンドウを終了させる。
第１８図を参照すると、ＭＵＸ ） ’Ｊガ源回路の
目的は、１７個の／ Ｍ ａ ｔ ｃ ｈ信号（１６個
が評価ウィンドウから、１個が順番処理開始ブロックか
ら）のいずれかを、Ｔｒｉｇ信号の信号源になるように
選択することである。１つ又は１対の信号が、トリガを
発生させる手順として認識されるように働く一連の動き
を操作者は指定する。これらの動きは、一連の評価ウィ
ンドウにプログラムされ、判定基準がその手順に沿って
全て満足しているときのみに、あるウィンドウから次の
ウィンドウに信号を監視する作業を進めていく。ＭＵＸ
）ＩＪガ源は、最後に使用した評価ウィンドウの／Ｍａ
ｔｃｈ出力信号をＴｒｉｇ信号として使用するようにプ
ログラムされる。
目的は、１７個の／ Ｍ ａ ｔ ｃ ｈ信号（１６個
が評価ウィンドウから、１個が順番処理開始ブロックか
ら）のいずれかを、Ｔｒｉｇ信号の信号源になるように
選択することである。１つ又は１対の信号が、トリガを
発生させる手順として認識されるように働く一連の動き
を操作者は指定する。これらの動きは、一連の評価ウィ
ンドウにプログラムされ、判定基準がその手順に沿って
全て満足しているときのみに、あるウィンドウから次の
ウィンドウに信号を監視する作業を進めていく。ＭＵＸ
）ＩＪガ源は、最後に使用した評価ウィンドウの／Ｍａ
ｔｃｈ出力信号をＴｒｉｇ信号として使用するようにプ
ログラムされる。
ＭＵ、Ｘ）’Ｊガ源回路は、２７２ビツト・シフトレジ
スタの一部であるＭＵＸ・シフト・レジスタ回路、出力
端がＮＯＲゲート（Ｘ１０５）に接続された５個の４対
ＩＭＵＸ （Ｘ４１４Ａ−Ｘ４１３Ｅ）及び他の出力回
路から成る。
スタの一部であるＭＵＸ・シフト・レジスタ回路、出力
端がＮＯＲゲート（Ｘ１０５）に接続された５個の４対
ＩＭＵＸ （Ｘ４１４Ａ−Ｘ４１３Ｅ）及び他の出力回
路から成る。
第１９図を参照すると、Ｍ Ｕ Ｘシフトレジスタは、
順番処理開始ブロック内の８ビツト・シフトレジスタと
同一である。Ｐａｒ／ｎｏｔ−３ｅｒ信号が低レベルの
とき、このシフトレジスタは連続的にロードされ、各Ｄ
ａ ｔ ａＣｌ ｋクロック・パルスでＤａｔａＩｎラ
インを介して人力データを受は取る。８つの並列入力の
うち６つは、５個の４対ＩＭＵＸ及びＮＯＲゲート回路
の出力信号を診断目的で監視するために使用される。デ
ータは、Ｐ ａ ｒ ／ ｎ ｏ ｔ −ｓ ｅ ｒ信
号が高レベルのと４日 きに、ＭＵＸシフトレジスクに並列的に転送される。Ｍ
ＵＸシフトレジスクの出力信号は、結合されたＭＵＸが
どの／Ｍａｔｃｈ信号を選択するか、及び出力モードを
制御する。
順番処理開始ブロック内の８ビツト・シフトレジスタと
同一である。Ｐａｒ／ｎｏｔ−３ｅｒ信号が低レベルの
とき、このシフトレジスタは連続的にロードされ、各Ｄ
ａ ｔ ａＣｌ ｋクロック・パルスでＤａｔａＩｎラ
インを介して人力データを受は取る。８つの並列入力の
うち６つは、５個の４対ＩＭＵＸ及びＮＯＲゲート回路
の出力信号を診断目的で監視するために使用される。デ
ータは、Ｐ ａ ｒ ／ ｎ ｏ ｔ −ｓ ｅ ｒ信
号が高レベルのと４日 きに、ＭＵＸシフトレジスクに並列的に転送される。Ｍ
ＵＸシフトレジスクの出力信号は、結合されたＭＵＸが
どの／Ｍａｔｃｈ信号を選択するか、及び出力モードを
制御する。
ＭＵＸシフト・レジスフの５ｏ−３４出力信号は、４対
ＩＭＵＸ （Ｘ４１４Ａ−Ｘ４１４Ｅ） のＤＩＳａｂ
ｌｅ入力端に供給される。これにより、ＤＩＳ入力端に
供給されたＳｘ出力信号が低レベルになることで、特定
のＭＵＸがイネーブルされ、一方、他の全てのＭＵＸは
、ＤＩＳ入力端の高レベル信号によりディスエーブルさ
れる。人力信号Ｘ、Ｙ、及び５Ｏ−３４の全ての重要な
組合わせをリストした、第１８図の一部であるＭＵＸ源
選択表を参照されたい。
ＩＭＵＸ （Ｘ４１４Ａ−Ｘ４１４Ｅ） のＤＩＳａｂ
ｌｅ入力端に供給される。これにより、ＤＩＳ入力端に
供給されたＳｘ出力信号が低レベルになることで、特定
のＭＵＸがイネーブルされ、一方、他の全てのＭＵＸは
、ＤＩＳ入力端の高レベル信号によりディスエーブルさ
れる。人力信号Ｘ、Ｙ、及び５Ｏ−３４の全ての重要な
組合わせをリストした、第１８図の一部であるＭＵＸ源
選択表を参照されたい。
ＭＵＸシフトレジスタのＭ ｏ ｄ ｅ出力信号は、パ
ルス信号であるトリガ出力信号又はＦＦ回路（Ｘ３５１
）により保持されるラッチ信号を選択する。Ｍ ｏ ｄ
ｅ信号が低レベルのときに選択されるパルス形式信号
は、／Ｍａｔｃｈ信号の期間継続し、一方、Ｍｏｄｅ信
号が高レベルのときに選択されるラッチ形式の信号は／
ＴｒｇＣＩｒ信号によりクリアされるまで継続する。／
Ｔ ｒ ｇ Ｃ１ｒ端は、アクイジション・システム
からの戻りラインに接続される。このアクイジション・
システムは、イベント列検出器によりトリガされ、Ｔｒ
ｉｇ出力信号を受は取ると、フィードバックを供給する
。／ Ｒｕ ｎ信号が高レベルであると、低入力ＡＮＤ
ゲート回路（Ｘ１０２）は、Ｔｒｉｇ出力信号を完全に
ディスエーブルする。
ルス信号であるトリガ出力信号又はＦＦ回路（Ｘ３５１
）により保持されるラッチ信号を選択する。Ｍ ｏ ｄ
ｅ信号が低レベルのときに選択されるパルス形式信号
は、／Ｍａｔｃｈ信号の期間継続し、一方、Ｍｏｄｅ信
号が高レベルのときに選択されるラッチ形式の信号は／
ＴｒｇＣＩｒ信号によりクリアされるまで継続する。／
Ｔ ｒ ｇ Ｃ１ｒ端は、アクイジション・システム
からの戻りラインに接続される。このアクイジション・
システムは、イベント列検出器によりトリガされ、Ｔｒ
ｉｇ出力信号を受は取ると、フィードバックを供給する
。／ Ｒｕ ｎ信号が高レベルであると、低入力ＡＮＤ
ゲート回路（Ｘ１０２）は、Ｔｒｉｇ出力信号を完全に
ディスエーブルする。
第４図を参照すると、各検出器のＤａ ｔ ａｏｕｔ、
１０Ｃ１に、０３１ｇ１．０５１ｇ２及び７Ｍ ａ ｔ
ｃ ｈ １６出力端を、隣の検出器の夫々ＤａｔａＩ
ｎＳＣ１ｏｃｋ、ＴＴＬＳｉｇｌ、ＴＴＬＳｉｇ２及び
／ＥｘｔＳｔａｒｔ入力端に接続することにより、複数
のイベント列検出器が縦続的に接続されている。これら
の全ての信号の経路の遅延時間は、出来るだけ等しくさ
れているので、この様な接続が可能になる。しかし、イ
ベント列検出器間の遅延は、１個のイベント列検出器内
の評価ウィンドウ間の遅延よりも大きいので、ある検出
器から隣の検出器に手順が移るときに、波形がどのよう
になるはずであるかに注意する必要がある。
１０Ｃ１に、０３１ｇ１．０５１ｇ２及び７Ｍ ａ ｔ
ｃ ｈ １６出力端を、隣の検出器の夫々ＤａｔａＩ
ｎＳＣ１ｏｃｋ、ＴＴＬＳｉｇｌ、ＴＴＬＳｉｇ２及び
／ＥｘｔＳｔａｒｔ入力端に接続することにより、複数
のイベント列検出器が縦続的に接続されている。これら
の全ての信号の経路の遅延時間は、出来るだけ等しくさ
れているので、この様な接続が可能になる。しかし、イ
ベント列検出器間の遅延は、１個のイベント列検出器内
の評価ウィンドウ間の遅延よりも大きいので、ある検出
器から隣の検出器に手順が移るときに、波形がどのよう
になるはずであるかに注意する必要がある。
ここまで、図及び殆どの説明は、イベント列検出器の２
つの信号について述べてきた。しかし、本発明の原理を
、更に多数又は少数の信号のいずれにも使用できる。全
体的複雑さは、信号を追加するごとに増加する。特に、
評価ウィンドウ及び順番処理開始回路の信号組合わせ論
理回路に関して、複雑になる。
つの信号について述べてきた。しかし、本発明の原理を
、更に多数又は少数の信号のいずれにも使用できる。全
体的複雑さは、信号を追加するごとに増加する。特に、
評価ウィンドウ及び順番処理開始回路の信号組合わせ論
理回路に関して、複雑になる。
第２０図を参照し、この図を第７図と比較すると、第２
０図は単一信号用のイベント列検出器であり、開始制御
ブロックの信号組合わせ回路が簡単化されている。排他
的ＯＲゲート回路（Ｘ４２０）に供給されるＩｎｖｌ信
号が高レベルであると、入力信号５１ｇ１は反転される
。／ ｌ） ｏ ｎ ｔ ’Ｃａｒｅ信号は、通常、高
レベルであるが、この信号が低レベルになると、ＡＮＤ
ゲート回路がディスエーブルされ、ＭｕＸＯｕｔ信号は
高レベルになれない。
０図は単一信号用のイベント列検出器であり、開始制御
ブロックの信号組合わせ回路が簡単化されている。排他
的ＯＲゲート回路（Ｘ４２０）に供給されるＩｎｖｌ信
号が高レベルであると、入力信号５１ｇ１は反転される
。／ ｌ） ｏ ｎ ｔ ’Ｃａｒｅ信号は、通常、高
レベルであるが、この信号が低レベルになると、ＡＮＤ
ゲート回路がディスエーブルされ、ＭｕＸＯｕｔ信号は
高レベルになれない。
第２１図を参照し、この図を第１２図と比較すると、単
一信号用のイベント列検出器のカウンタ制御回路は、幾
分簡単化されている。即ち、リセット信号が２つ減少し
ている。
一信号用のイベント列検出器のカウンタ制御回路は、幾
分簡単化されている。即ち、リセット信号が２つ減少し
ている。
第２２図を参照し、第１３図と比較すると、人力信号の
数が異なるイベント列検出器の主な違いは、回路の信号
組合わせ論理回路部分である。この回路の３信号用形式
は、他の組のＳｉｇＸ及びＩｎｖＸ入力信号と、他の制
御信号と、２倍の大きさのＭＵＸと、第１３図に示す回
路の約２倍の数のゲート回路を必要とする。
数が異なるイベント列検出器の主な違いは、回路の信号
組合わせ論理回路部分である。この回路の３信号用形式
は、他の組のＳｉｇＸ及びＩｎｖＸ入力信号と、他の制
御信号と、２倍の大きさのＭＵＸと、第１３図に示す回
路の約２倍の数のゲート回路を必要とする。
第２３図を参照Ｃ１、第１５図と比較すると、イベント
列検出器の２信号用形式の「レベル」モードの一致論理
回路及び単一信号用形式の「レベル」モードの一致論理
回路間の違いは、既に上述した信号組合わせ論理ブロッ
クへの人力信号の数、カウンタ制御回路回路内のリセッ
ト信号の数の減少、−及びＲｅ５ｅｔ５端子でな（Ｒｅ
ｓｅｔ３端子へＭ ｕ ｘ Ｏｕ を信号を供給するこ
とである。
列検出器の２信号用形式の「レベル」モードの一致論理
回路及び単一信号用形式の「レベル」モードの一致論理
回路間の違いは、既に上述した信号組合わせ論理ブロッ
クへの人力信号の数、カウンタ制御回路回路内のリセッ
ト信号の数の減少、−及びＲｅ５ｅｔ５端子でな（Ｒｅ
ｓｅｔ３端子へＭ ｕ ｘ Ｏｕ を信号を供給するこ
とである。
第２４図を参照し、第１６図及び第１７図と比ｎ
較すると、考慮するべき信号は１つのみであるので、単
一信号用形式の「一方又は両方のエツジ」モード及び「
特定のエツジ」モード間に違いはない。回路の追加も、
単一信号用形式では不要である。即ち、／ＥｎＡｂｏｒ
ｔｌ及び／ Ｅ ｎ Ａ ｂ 。
一信号用形式の「一方又は両方のエツジ」モード及び「
特定のエツジ」モード間に違いはない。回路の追加も、
単一信号用形式では不要である。即ち、／ＥｎＡｂｏｒ
ｔｌ及び／ Ｅ ｎ Ａ ｂ 。
ｒｔ２信号を使用して、５１ｇ１Ｍ及び８１ｇ２Ｍをゲ
ートするための特定信号を選択する低入力ＡＮＤゲート
回路Ｘ１０２が不要である。これらの信号のいずれも、
単一信号用形式では不要である。
ートするための特定信号を選択する低入力ＡＮＤゲート
回路Ｘ１０２が不要である。これらの信号のいずれも、
単一信号用形式では不要である。
第２５図を参照して、第３図と比較すると、本発明の他
の実施例では、アレイ （１００）内の評価ウィンドウ
に順番処理開始回路の機能を持たせることにより、順番
処理開始回路及びＭＵＸトリガ源回路の必要性をなくし
た。このことにより、評価ウィンドウのいずれも手順を
開始するのに使用できるので、検出器は常に、最後の／
Ｍａｔｃｈ出力がトリガ出力信号であるように使用でき
る。
の実施例では、アレイ （１００）内の評価ウィンドウ
に順番処理開始回路の機能を持たせることにより、順番
処理開始回路及びＭＵＸトリガ源回路の必要性をなくし
た。このことにより、評価ウィンドウのいずれも手順を
開始するのに使用できるので、検出器は常に、最後の／
Ｍａｔｃｈ出力がトリガ出力信号であるように使用でき
る。
更に一般的な実施例では、イベント列検出器は、長さの
短い複数の検出器に分けることができる。
短い複数の検出器に分けることができる。
この方法で使用する場合、複数の／Ｍａｔｃｈ出力がト
リガ出力信号として使用される。
リガ出力信号として使用される。
第２６図を参照して、第１７図と比較すると、順番処理
開始回路であるかのように評価ウィンドウを汎用的にプ
ログラム可能にするには、シフトレジスフ回路（図示せ
ず）からの３つの付加的プログラム・ビットを使用する
ことが必要である。
開始回路であるかのように評価ウィンドウを汎用的にプ
ログラム可能にするには、シフトレジスフ回路（図示せ
ず）からの３つの付加的プログラム・ビットを使用する
ことが必要である。
したがって、この形式の検出器は、各評価ウィンドウ内
に、上述したシフトレジスタより少なくとも３ビット長
いシフトレジスタを必要とする。
に、上述したシフトレジスタより少なくとも３ビット長
いシフトレジスタを必要とする。
付加的プログラム可能な信号は、第１７図の形式のＴｅ
５ｔ信号のウィンドウ特定形式であるＰｒｏｇ’ｒｅｓ
ｔ信号、新しいＱｕａｌＥｄｇｅ信号及びＰｒｏｇＳｔ
ｒ信号である。ＰｒｏｇＴｅｓｔ信号は、／ Ｓ ｔ
ａ ｒ を信号ではなく、Ｅｘｔ信号がカウンタ制御論
理回路をアクティブにさせるようにし、カウンタ制御論
理回路は、前のウィンドウからの一致信号の結果として
ではなく、外部信号の結果として、評価ウィンドウをア
クティブ状態にする。第１２図のカウンタ制御論理回路
の内部回路を参照されたい。
５ｔ信号のウィンドウ特定形式であるＰｒｏｇ’ｒｅｓ
ｔ信号、新しいＱｕａｌＥｄｇｅ信号及びＰｒｏｇＳｔ
ｒ信号である。ＰｒｏｇＴｅｓｔ信号は、／ Ｓ ｔ
ａ ｒ を信号ではなく、Ｅｘｔ信号がカウンタ制御論
理回路をアクティブにさせるようにし、カウンタ制御論
理回路は、前のウィンドウからの一致信号の結果として
ではなく、外部信号の結果として、評価ウィンドウをア
クティブ状態にする。第１２図のカウンタ制御論理回路
の内部回路を参照されたい。
ＱｕａｌＥｄｇｅ信号の状態により、特定のエツジ変化
の発生の結果、／Ｍａｔｃｈ信号が発生されるのに、低
レベルのＥｘｔ信号が必要であるかが決まる。Ｑｕａｌ
Ｅｄｇｅ信号及びＥｘｔ信号の両方が高レベルのとき、
エツジＦＦ回路（Ｘ３５２Ｂ）がＯＲゲート（Ｘ１０４
）の一番上の信号路を介したアクティブ信号によりクリ
アに保持される。ＱｕａｌＥｄｇｅ信号が高レベルであ
るときに、エツジＦＦ回路（Ｘ３５２Ｂ）がクリアに保
持されない場合は、ＥＸｔ信号は低レベルであるはずで
ある。これにより反転されてＥｘｔ信号になる／ Ｅ
ｘ ｔ Ｓ ｔ ａ ｒ を信号を、信号組合わせ論理
回路にプログラムされた所望のエツジの動きの変化の確
認として使用することができ、確認信号が存在しなけれ
ば、エツジ信号は認識できない。
の発生の結果、／Ｍａｔｃｈ信号が発生されるのに、低
レベルのＥｘｔ信号が必要であるかが決まる。Ｑｕａｌ
Ｅｄｇｅ信号及びＥｘｔ信号の両方が高レベルのとき、
エツジＦＦ回路（Ｘ３５２Ｂ）がＯＲゲート（Ｘ１０４
）の一番上の信号路を介したアクティブ信号によりクリ
アに保持される。ＱｕａｌＥｄｇｅ信号が高レベルであ
るときに、エツジＦＦ回路（Ｘ３５２Ｂ）がクリアに保
持されない場合は、ＥＸｔ信号は低レベルであるはずで
ある。これにより反転されてＥｘｔ信号になる／ Ｅ
ｘ ｔ Ｓ ｔ ａ ｒ を信号を、信号組合わせ論理
回路にプログラムされた所望のエツジの動きの変化の確
認として使用することができ、確認信号が存在しなけれ
ば、エツジ信号は認識できない。
プログラム可能開始信号ＰｒｏｇＳｔｒは、この特定の
評価ウィンドウが手順を開始するために使用されるはず
であるときは、高レベルである。
評価ウィンドウが手順を開始するために使用されるはず
であるときは、高レベルである。
ＰｒｏｇＳｔｒ信号が高レベルのときは、ＡＮＤゲー）
（Ｘ４０３Ａ） はイネーブルサレ、ＡＮＤゲー）（
Ｘ４０３Ｂ）はディスエーブルされる。
（Ｘ４０３Ａ） はイネーブルサレ、ＡＮＤゲー）（
Ｘ４０３Ｂ）はディスエーブルされる。
この信号路は、エツジＦＦ回路（Ｘ３５２Ｂ）がセット
され、ＭｕｘＯｕｔ信号が低レベルになると、このエツ
ジＦＦ回路をクリアする。ＰｒｏｇＳｔｒ信号が低レベ
ルであり、ＡＮＤゲー） （Ｘ４０３Ｂ＞を介する他の
信号路がイネーブルされると、エツジＦＦ回路（Ｘ３５
２Ｂ）が低レベルのＭ ｕ Ｘ Ｏｕ を信号及び高レ
ベルの／Ａｃｔｉｖｅ信号によりクリアされる。このよ
うに、Ｐｒ。
され、ＭｕｘＯｕｔ信号が低レベルになると、このエツ
ジＦＦ回路をクリアする。ＰｒｏｇＳｔｒ信号が低レベ
ルであり、ＡＮＤゲー） （Ｘ４０３Ｂ＞を介する他の
信号路がイネーブルされると、エツジＦＦ回路（Ｘ３５
２Ｂ）が低レベルのＭ ｕ Ｘ Ｏｕ を信号及び高レ
ベルの／Ａｃｔｉｖｅ信号によりクリアされる。このよ
うに、Ｐｒ。
ｇＳｔｒ信号が低レベルであると、エツジＦＦ回路（Ｘ
３５２Ｂ）のクリア回路は、第１１図、第１６図及び第
１７図に示す評価ウィンドウとして働き、一方、Ｐｒｏ
ｇＳｔｒ信号が高レベルであると、クリア回路は／Ａｃ
ｔｉｖｅ信号には依存せず、第７図の順番処理開始回路
のＦＦ回路の出力信号の帰還に依存する。
３５２Ｂ）のクリア回路は、第１１図、第１６図及び第
１７図に示す評価ウィンドウとして働き、一方、Ｐｒｏ
ｇＳｔｒ信号が高レベルであると、クリア回路は／Ａｃ
ｔｉｖｅ信号には依存せず、第７図の順番処理開始回路
のＦＦ回路の出力信号の帰還に依存する。
第２７図を参照すると、イベント列検出器の他の実施例
として、各評価ウィンドウの機能に／Ｆら Ａ ａｉｌ信号出力を加える変更がされている。上述した実
施例では、イベント列検出器は手順の失敗についての情
報を何も与えなかった。然るに、第２７図に示す形式の
検出器では、手順の間の全ての方法において、良好な一
致のための全判断基準を満足しない場合、手順が失敗し
た個所を操作者又は他の回路が確認できるように、情報
を使用できる。図示しないが、追加した回路は、外部開
始信号である分割された検出器の一部から、同一の分割
された検出器の他の部分に失敗情報を帰還できる。
として、各評価ウィンドウの機能に／Ｆら Ａ ａｉｌ信号出力を加える変更がされている。上述した実
施例では、イベント列検出器は手順の失敗についての情
報を何も与えなかった。然るに、第２７図に示す形式の
検出器では、手順の間の全ての方法において、良好な一
致のための全判断基準を満足しない場合、手順が失敗し
た個所を操作者又は他の回路が確認できるように、情報
を使用できる。図示しないが、追加した回路は、外部開
始信号である分割された検出器の一部から、同一の分割
された検出器の他の部分に失敗情報を帰還できる。
第２８図を参照し、第２６図と比較すると、／Ｆａｉｌ
出力信号が、ある程度まで、／Ｍａｔｃｈ出力信号の論
理的補数であることである。例えば、一致論理回路が「
レベル」モードであるとき、ＭｏｄｅＬｖ信号は高レベ
ルであり、／Ｍａｔｃｈ信号を出力するＭＵＸ （Ｘ４
１４Ａ）は、評価期間が過ぎたことを指示する（Ｚ ｅ
ｒ ｏ信号が高レベルになる）Ｒｅｓｅｔｌ信号を監
視する。ただし、同様に、Ｍ ｏ ｄ ｅ Ｌ ｖ信号
が高レベルであるとき、／Ｆａｉｌ信号を出力するＭＵ
Ｘ （Ｘ４１４Ｂ）は、エツジＦＦ回路の出力を監視し
、信号組合わせ論理回路のＭｕｘＯｕｔ出力信号に応答
し、エツジＦＦ回路（Ｘ３５２Ｂ）でエツジ検出が行わ
れると、ＭＵＸ （Ｘ４１４Ａ）は、アクティブなく低
レベル）／Ｆａｉｌ信号を発生する。
出力信号が、ある程度まで、／Ｍａｔｃｈ出力信号の論
理的補数であることである。例えば、一致論理回路が「
レベル」モードであるとき、ＭｏｄｅＬｖ信号は高レベ
ルであり、／Ｍａｔｃｈ信号を出力するＭＵＸ （Ｘ４
１４Ａ）は、評価期間が過ぎたことを指示する（Ｚ ｅ
ｒ ｏ信号が高レベルになる）Ｒｅｓｅｔｌ信号を監
視する。ただし、同様に、Ｍ ｏ ｄ ｅ Ｌ ｖ信号
が高レベルであるとき、／Ｆａｉｌ信号を出力するＭＵ
Ｘ （Ｘ４１４Ｂ）は、エツジＦＦ回路の出力を監視し
、信号組合わせ論理回路のＭｕｘＯｕｔ出力信号に応答
し、エツジＦＦ回路（Ｘ３５２Ｂ）でエツジ検出が行わ
れると、ＭＵＸ （Ｘ４１４Ａ）は、アクティブなく低
レベル）／Ｆａｉｌ信号を発生する。
Ｍ ｏ ｄ ｅ Ｌ ｖ信号が低レベルで、一致論理回
路が「一方又は両方のエツジ」又は「特定エツジ」モー
ドのいずれかになるとき、／Ｍａｔｃｈ信号を出力すル
ＭＵＸ （Ｘ ４１４ Ａ）は、エツジ・ＦＦ回路（Ｘ
３５２Ｂ）の出力信号を監視し、／Ｆａｉｌ信号を出力
するＭＵＸ （Ｘ４１４Ｂ）は、低レベルが選択された
第２入力端でＯＲゲート回路の出力を監視する。信号組
合わせ論理回路がプログラムされた判断基準を満足する
エツジがなければ、カウンタは極限値までカウントして
評価ウィンドウを終了させ、Ｒｅ５ｅｔｌ端子のＺｅｒ
Ｏ信号は、この信号路を介して／Ｆａｉｌ出力を発生す
る。
路が「一方又は両方のエツジ」又は「特定エツジ」モー
ドのいずれかになるとき、／Ｍａｔｃｈ信号を出力すル
ＭＵＸ （Ｘ ４１４ Ａ）は、エツジ・ＦＦ回路（Ｘ
３５２Ｂ）の出力信号を監視し、／Ｆａｉｌ信号を出力
するＭＵＸ （Ｘ４１４Ｂ）は、低レベルが選択された
第２入力端でＯＲゲート回路の出力を監視する。信号組
合わせ論理回路がプログラムされた判断基準を満足する
エツジがなければ、カウンタは極限値までカウントして
評価ウィンドウを終了させ、Ｒｅ５ｅｔｌ端子のＺｅｒ
Ｏ信号は、この信号路を介して／Ｆａｉｌ出力を発生す
る。
／Ｆａｉｌ信号が発生される他の方法は、信号組合わせ
論理回路が特定のエツジを探すようにプログラムされて
いる場合、低入力ＡＮＤゲート回路（Ｘ１０２Ａ）及び
（Ｘ １０２ Ｂ） （７） ｒ誤ｉ） エツジ」論理
回路が、ＥｎＡｂｏｒｔｌ及びＥｎＡｂｏｒｔ２信号に
より、予期しない条件の発生を探すように設定されるこ
とである。これらのＡＮＤゲート回路（Ｘ１０２Ａ）又
は（Ｘ１０２Ｂ）のいずれかが高レベル出力を発生する
場合、Ｎ。
論理回路が特定のエツジを探すようにプログラムされて
いる場合、低入力ＡＮＤゲート回路（Ｘ１０２Ａ）及び
（Ｘ １０２ Ｂ） （７） ｒ誤ｉ） エツジ」論理
回路が、ＥｎＡｂｏｒｔｌ及びＥｎＡｂｏｒｔ２信号に
より、予期しない条件の発生を探すように設定されるこ
とである。これらのＡＮＤゲート回路（Ｘ１０２Ａ）又
は（Ｘ１０２Ｂ）のいずれかが高レベル出力を発生する
場合、Ｎ。
Ｒゲート回路（Ｘ１０２Ｃ）の出力信号が低レベルに遷
移して、ＦＦ回路（３５２Ｃ）が真にクロック動作され
る。これにより、順次、ＭＵＸ （Ｘ４１４Ｂ）から低
レベル／ＦＡＩＬ出力が発生される。−度、セットされ
ると、ＦＦ回路（Ｘ３５２）は、／ Ｒｕ ｎ信号の高
レベル、又はＮＯＲゲート回路（Ｘ１０２Ｃ）の出力信
号が「誤りエツジｊ条件の終了を示す高レベルになると
同時に高レベルになる／Ａｃｔｉｖｅ信号のいずれかに
よりクリアされる。
移して、ＦＦ回路（３５２Ｃ）が真にクロック動作され
る。これにより、順次、ＭＵＸ （Ｘ４１４Ｂ）から低
レベル／ＦＡＩＬ出力が発生される。−度、セットされ
ると、ＦＦ回路（Ｘ３５２）は、／ Ｒｕ ｎ信号の高
レベル、又はＮＯＲゲート回路（Ｘ１０２Ｃ）の出力信
号が「誤りエツジｊ条件の終了を示す高レベルになると
同時に高レベルになる／Ａｃｔｉｖｅ信号のいずれかに
よりクリアされる。
２信号形式のイベント列検出器は、人力となる２つの独
立したデジタル信号に関して説明されているが、実際は
、これらの２つの信号は、信号変化が２つの異なるスレ
ッショルド電圧を参照して、調べられる１つの信号から
得られる。例えば、最大論理レベルが３．ＯＶ及び０．
０のＴＴＬ信号は、０．８Ｖ及び２．ＯＶで調べられる
。これらの値に設定されるスレッショルド電圧では、両
方の比較器の正出力は、信号が２，０７以上で、確実に
「１」であることを示し、一方、両方の比較器の負出力
は、信号が０゜８Ｖ以下であり、確実に「０」であるこ
とを示す。しかし、２つの比較器の混合出力信号は、信
号が０．８■及び２．０７間の不明瞭な領域にあったこ
とを示す。この様な設定から、この信号の動きが、一方
の比較器の出力信号を５１ｇ１信号として使用し、他の
比較器の出力信号を５１ｇ２信号として使用することに
より、イベント列検出器により正確に監視される。
立したデジタル信号に関して説明されているが、実際は
、これらの２つの信号は、信号変化が２つの異なるスレ
ッショルド電圧を参照して、調べられる１つの信号から
得られる。例えば、最大論理レベルが３．ＯＶ及び０．
０のＴＴＬ信号は、０．８Ｖ及び２．ＯＶで調べられる
。これらの値に設定されるスレッショルド電圧では、両
方の比較器の正出力は、信号が２，０７以上で、確実に
「１」であることを示し、一方、両方の比較器の負出力
は、信号が０゜８Ｖ以下であり、確実に「０」であるこ
とを示す。しかし、２つの比較器の混合出力信号は、信
号が０．８■及び２．０７間の不明瞭な領域にあったこ
とを示す。この様な設定から、この信号の動きが、一方
の比較器の出力信号を５１ｇ１信号として使用し、他の
比較器の出力信号を５１ｇ２信号として使用することに
より、イベント列検出器により正確に監視される。
これまで説明したイベント期間は、有限であり、他の論
理ゲート回路及び他のプログラムされたビットを含むダ
ウン・カウンタの規模により制限される。一方、付加的
にプログラムされたビットを使用した追加ゲート回路の
状態を変化させて、ダウン・カウンタの出力をテ′イス
エーブルすることにより、無限期間が選択される。
理ゲート回路及び他のプログラムされたビットを含むダ
ウン・カウンタの規模により制限される。一方、付加的
にプログラムされたビットを使用した追加ゲート回路の
状態を変化させて、ダウン・カウンタの出力をテ′イス
エーブルすることにより、無限期間が選択される。
［発明の効果］
試験対象の信号は、複数の評価ウィンドウに並列的に入
力される。各ウィンドウは、試験対象の信号の各イベン
トを予め定義した判定基準と比較し、判定基準が満足さ
れると、次のウィンドウの評価をすぐに開始させる。し
たがって、信号は連続的に評価され、ドント・ケアとな
る期間が無く、正確な評価が可能である。複数の異なる
評価ウィンドウにより、複数の評価を同時に行うことが
でき、例えば、接近して到達するイベント列も効果的に
評価できる。
力される。各ウィンドウは、試験対象の信号の各イベン
トを予め定義した判定基準と比較し、判定基準が満足さ
れると、次のウィンドウの評価をすぐに開始させる。し
たがって、信号は連続的に評価され、ドント・ケアとな
る期間が無く、正確な評価が可能である。複数の異なる
評価ウィンドウにより、複数の評価を同時に行うことが
でき、例えば、接近して到達するイベント列も効果的に
評価できる。
第１図は本発明のイベント列検出方法に従い、認識すべ
き単一信号のイベント列を定義するために評価ウィンド
ウ使用する方法を説明するための簡略図、第２Ａ図及び
第２Ｂ図は第１図で定義された複数の評価ウィンドウに
より単一信号を評価する２つの場合を示す簡略図、第３
図は本発明に従った、２つの信号を調べるイベント列検
出器を示すブロック図、第４図はイベント列検出器の更
に詳細なブロック図、第５図は順番処理開始回路の機能
ブロック図、第６図は順番開始回路内のシフトレジスタ
回路の回路図、第７図は順番処理開始回路内の開始制御
ブロックの回路図、第８図は評価ウィンドウ回路のブロ
ック図、第９図は評価ウィンドウ回路内のシフトレジス
タ回路の回路図、第１０図は評価ウィンドウ回路内のダ
ウン・カウンタ回路の回路図、第１１図は評価ウィンド
ウ制御回路内の制御回路の回路図、第１２図はカウンタ
制御論理回路の回路図、第１３図は信号組合わせ論理回
路の回路図、第１４図は「ドント・ケア」モードでの一
致論理回路の回路図、第１５図は「レベル」モードの一
致論理回路の回路図、第１６図は「一方又は両方エツジ
」モードの一致論理回路の回路図、第１７図は「特定エ
ツジ」モードの一致論理回路の回路図、第１８図はＭＵ
Ｘ）！Ｉガ源の回路の回路図とＭＵＸ信号選択論理及び
トリガを示す真理値表、第１９図はＭＵＸシフトレジス
タ回路の回路図、第２０図は順番開始回路の単一信号用
の開始制御ブロックの回路図、第２１図は単一信号用の
カウンタ制御論理回路の回路図、第２２図は単一信号用
の信号組合わせ論理回路の回路図、第２３図は「レベル
」モードでの単一信号用の一致論理回路の回路図、第２
４図は「エツジ」モードでの単一信号用の一致論理回路
の回路図、第２５図は各評価ウィンドウがイベント列を
開始する機能を備えたイベント列検出器のブロック図、
第２６図は第２５図の評価ウィンドウ用のウィンドウ制
御ブロックの回路図、第２７図は各評価ウィンドウがイ
ベント列を開始する他に／Ｆａｉｌ信号を発生する機能
を備えたイベント検出器のブロック図、第２８図は第２
７図の評価ウィンドウ用のウィンドウ制御ブロックの回
路図である。 ＼−一／ 符開平 ｚ −ｚｂ３Ｈｊｔｉ （２３） 手続補正書 （方式） ％式％ ３、補正をする者 重性との関係
き単一信号のイベント列を定義するために評価ウィンド
ウ使用する方法を説明するための簡略図、第２Ａ図及び
第２Ｂ図は第１図で定義された複数の評価ウィンドウに
より単一信号を評価する２つの場合を示す簡略図、第３
図は本発明に従った、２つの信号を調べるイベント列検
出器を示すブロック図、第４図はイベント列検出器の更
に詳細なブロック図、第５図は順番処理開始回路の機能
ブロック図、第６図は順番開始回路内のシフトレジスタ
回路の回路図、第７図は順番処理開始回路内の開始制御
ブロックの回路図、第８図は評価ウィンドウ回路のブロ
ック図、第９図は評価ウィンドウ回路内のシフトレジス
タ回路の回路図、第１０図は評価ウィンドウ回路内のダ
ウン・カウンタ回路の回路図、第１１図は評価ウィンド
ウ制御回路内の制御回路の回路図、第１２図はカウンタ
制御論理回路の回路図、第１３図は信号組合わせ論理回
路の回路図、第１４図は「ドント・ケア」モードでの一
致論理回路の回路図、第１５図は「レベル」モードの一
致論理回路の回路図、第１６図は「一方又は両方エツジ
」モードの一致論理回路の回路図、第１７図は「特定エ
ツジ」モードの一致論理回路の回路図、第１８図はＭＵ
Ｘ）！Ｉガ源の回路の回路図とＭＵＸ信号選択論理及び
トリガを示す真理値表、第１９図はＭＵＸシフトレジス
タ回路の回路図、第２０図は順番開始回路の単一信号用
の開始制御ブロックの回路図、第２１図は単一信号用の
カウンタ制御論理回路の回路図、第２２図は単一信号用
の信号組合わせ論理回路の回路図、第２３図は「レベル
」モードでの単一信号用の一致論理回路の回路図、第２
４図は「エツジ」モードでの単一信号用の一致論理回路
の回路図、第２５図は各評価ウィンドウがイベント列を
開始する機能を備えたイベント列検出器のブロック図、
第２６図は第２５図の評価ウィンドウ用のウィンドウ制
御ブロックの回路図、第２７図は各評価ウィンドウがイ
ベント列を開始する他に／Ｆａｉｌ信号を発生する機能
を備えたイベント検出器のブロック図、第２８図は第２
７図の評価ウィンドウ用のウィンドウ制御ブロックの回
路図である。 ＼−一／ 符開平 ｚ −ｚｂ３Ｈｊｔｉ （２３） 手続補正書 （方式） ％式％ ３、補正をする者 重性との関係
Claims (1)
- 【特許請求の範囲】 直列デジタル・データの信号の動きであるイベント列を
検出するイベント列検出方法であって、上記直列デジタ
ル・データの複数のイベントの発生を夫々調べる判定基
準がプログラムされ、縦続接続された複数の評価手段に
、上記直列デジタル・データを並列に供給し、 上記複数の評価手段のうち１番目の評価手段を作動させ
、 上記直列デジタル・データの１番目のイベントが上記１
番目の評価手段の判定基準を満足していれば、１番目の
評価手段は２番目の評価手段を作動させ、 上記直列デジタル・データが上記各評価手段の判定基準
を順次満足する毎に、次の評価手段を作動させ、最後の
評価手段から出力信号を得ることを特徴とするイベント
列検出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US276731 | 1988-11-28 | ||
| US07/276,731 US5214784A (en) | 1988-11-28 | 1988-11-28 | Sequence of events detector for serial digital data which selectively outputs match signal in the series which defines detected sequence |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02263166A true JPH02263166A (ja) | 1990-10-25 |
| JPH0736024B2 JPH0736024B2 (ja) | 1995-04-19 |
Family
ID=23057858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1308849A Expired - Fee Related JPH0736024B2 (ja) | 1988-11-28 | 1989-11-28 | イベント列検出方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5214784A (ja) |
| EP (1) | EP0371656B1 (ja) |
| JP (1) | JPH0736024B2 (ja) |
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| JP2022548416A (ja) * | 2019-11-15 | 2022-11-18 | 北京普源精電科技有限公司 | トリガタイプを自動的に識別する方法、装置及びオシロスコープ |
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