JPS62226064A - トリガ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、トリガ装置、特に同時発生する多数の信号の
アナログ特性を検出・表示するためのトリガ装置に関す
る。

〔従来の技術〕

電子回路の構成は、マイクロプロセッサ（μＰ）応用シ
ステムの出現に依ってますます複雑になってきた。この
ような電子回路の故障診断には、複数のデジタル信号を
同時に捕捉し、それらのアナログ特性が表示できる機器
が必要となる。ナノ秒（ｎｓ＝１０　　秒）以下の・々
ルス１ｇ！測できる従来の高速オシロスコープであって
も、これらの信号の組合せ（即ち、ワード）に対して、
あるいは順次生起する一連のワードに応じてトリガ信号
を発生する機能を持たない。他方、ロジックアナライザ
は、ワードに対するトリガ動作に優れているが、ワード
を形成しているデジタル信号の′１圧及びタイミング特
性を表示するオシロスコープ的機能を欠いている。

このような要求に応えるために、オシロスコープの測定
機能とロジックアナライザのワード認識機能とを１つの
装置内に一体化する幾つかの試みがなされてきた。この
ような型の装置として、米国オレゴン州ビーバートンに
あるテクトロニックス社製７Ａ４２型オシロスコーゾロ
ジツクトリガ機能付増幅器（米国特許１ｉＫ４．５８５
，９７５号明細書：特開昭６０−１３３３７１号公報に
対応）、同じくオレゴン州ヒーハートンにあるノースウ
ェスト・インストルメンツ社製タイミングアナライザ６
マイクロアナリスト”、及び米国カリフォルニア州７９
０アルドにあるヒユーフットノクツカード社製５４１０
０Ｄ型デジタルオシロスコープが挙げられる。これらの
装置は、主に夫々が提供するトリガモードに違いがある
。

前記’７Ａ４２型では、単一ワードまたはネスト化され
７’ｊ　（ｎｅｓｔｅｄ　）プールワード列に対してト
リガを発生し、各ワードを形成する複数信号に対応する
アナログ特性が表示できるようになっている。複数入力
のシングルワードモードでは、予め定めたワードが現わ
れると同時に、またはそのワードが予め定めた時間持続
したときトリガを発生する。

ネス）　（ｎｅａｔ　）モードでは、まず予め定めた第
１のワードが現われた直後に予め定めたｆＸ２のワード
が現われたときトリガ音発生する。

前記マイクロアナリストは、デジタル信号のアナログ表
示機能を持たないが、ロジックアナライザや７Ａ４２型
にみられない他のトリガモードを備えている。即ち、マ
イクロアナリストは、シングルワードモード及びネスト
モードに加えて、クロック／Ｊルスの予め定めた時間内
にデジタル信号が予め定めた論理レベル間で検出された
ときトリガを発生する機能を有する。

且つ上述した機器にない幾つかのトリガモードを備えて
いる。即ち、５４１００Ｄ型は、ロジックアナライザや
他の装置と同様、単一ワードについてその発生と同時ま
たはそのワードの所定時間持続後のトリ力発生の他に、
狭いパルス（即ち、グリッチ）を検出しトリガを発生し
、その・９ルスのアナログ特性を表示することができる
。更に、予め定めた個数のイベント発生後、あるいは所
定時間経過後にトリ、ｆを発生するようにもできる。但
し、５４１００Ｄ型は、ロジックアナライザの援助なし
にネスト化されたワード列についてトリガを発生するこ
とができない。

〔発明が解決しようとする問題点〕 これらの装置は、従来のロジックアナライザまたはオシ
ロスコープの機能を大幅に改善するものではあるが、シ
ステム内の信号のアナログ特性を観測したい場合のよう
な他の多くの状況でのトリガ機能を欠いている。例えば
、高及び低論理レベアナログ特性を検出・表示すること
は上記いずれの装置もできない。また、予め定めた第１
ワードの後に予め定めた２つの第２ワードのうちの一方
が現われたことを検出することもできない。更に、予め
定めた第１ワードの後に予め定めた２つの第２ワードの
うちのいずれかが現われなかつ九ことを検出することも
できない。以上のように、これ壕で最大８チヤンネルの
入力信号を同時に観測できる単一装置であって、このよ
うなすべてのトリガモードを具えたものは存在しなかっ
た。

したがって、本発明の目的は、入力信号のアナログ特性
を測定するための複数のトリガモードを有するトリガ装
置を提供することである。

本発明の第２の目的は、同時に複数、例えば最大８入力
信号が検出できるトリガ装置を提供することにある。

本発明の第３の目的は、入力信号の高、低及び過渡論理
レベルを検出し得るトリガ装置を提供することである。

本発明の第４の目的は、クロツクノルスの予め定めた時
間内の入力信号の過渡論理レベルが検出できるトリガ装
置を提供することである。

本発明の第５の目的は、複数の入力信号Ｍ＠埋レベルの
予め定めたｌ第１の組合せの後の予め定めたｗｃ２の組
合せが現われるか現われないかを検出することができる
トリガ装置を提供することである。

〔発明の概要〕

以上のような目的を達成するために、本発明による複数
のアナログ入力信号を検出するトリガ装置は、各入力信
号を多数のデジタル信号に再構成する論理レベル弁別手
段及びデジタル信号中のトリガイベントを検出するトリ
ガイベント検出手段を有する。論理レベル弁別手段は、
予め定めた第１及び属２閾値に応じて各入力信号を再構
成する。

即ち、入力信号の論理レベルを第１閾値より上の段で検
出されるトリガイベントは、複数の入力信号論理レベル
の少くとも１つの予め定められた組合せを含む。トリガ
装置はトリガイベントを検出すると、トリガ表示信号を
発生する。

本発明の実施例では、予め定めた第１及び第２閾値は選
択ｖＩＡ整可能な電圧レベルであり、閾値′成圧発生手
段によって発生される。

トリガイベント検出手段は、クロックペーストリガモー
ド及び時間ペーストリガモードの両方でトリガイベント
を検出し得る。クロック基本トリカゝ゛モードには、シ
ングルイベントトリガ、ネスト（ｎｅｓｔｅｄ）　）リ
ガ、連続（ｃｏｎｓｅｃｕｔｉｖｅ　）　トリガ、除外
（ｅｘｃｅｐｔｉｏｎ　）　）りがの各モードがある。

連続トリガモードでは、検出手段は、入力信号論理レベ
ルの予め定めた第１の組合せだ続いて、予め定めた２つ
の第２の組合せのうちの１つが現われ光ことを検出する
。除外トリガモードでは、入力信号論理ンペルの予め定
めた第１の組合せに続いて、予め定めた第２の組合せが
現われなかったことを検出する。

時間ペース）　ＩＪガモードでは、予め定めた組合せを
検出するための時間ウィンドウが設けられる。

この時間ウィンドウは利用者が設定することができる。

時間連続モードでは、検出手段は、予め定めた第１の組
合せが予め定めた時間持続した後、予め定めた時間ウィ
ンドウ内に、予め定めた２つの第２の組合せのうちのい
ずれか一方が発生したことを検出する。時間・除外モー
ドでは、検出手段は、予め定めたｗｃｌの組合せが予め
定めた時間持続した後、予め定めた時間ウィンドウ内に
予め定めた第２の組合せが現われなかったことを検出す
る。その他のモードとして、セットアツプ時間違反（バ
イオレーション）モードまたはホールド時間違反モード
がある。これらのモードでは、検出手段は、成る入力信
号の過渡論理レベルが、他のチャンネルの入力信号で検
出され念りロックｔ４ルスの予め定めた時間内に生じる
かどうかを検出する。スライバ（５ｌｉｖｅｖ）検出モ
ードでは、検出手段は、予め定めた時間ウィンドウ内で
入力信号が予め定めた論理レベルから変化して再び元の
論理レベルに戻ったことを検出する。過渡時間違反モー
ドでは、検出手段は、入力信号において過渡論理レベル
が予め定めた時間より長くま７’Ｃは短く持続したかど
９かを検出する。

実施例では、検出手段は、複数の入力信号論理レベルの
予め定めた組合せを認識するワードレコグナイデと、こ
のレコグナイザによって認識すれた組合せを時間クオリ
ファイする（時間に関連して有効化する）ステートマシ
ンとから成る。検出手段は、予め定めた・２ルス幅より
狭い内部発生信号を除去するトリガフィルタを含んでも
よい。

〔実施例〕

軍１図は、入力信号回路−及びリアルタイムオシロスコ
ープのメインフレーム（１）と共に示した本発明による
トリガ装置αＯのブロック図である。入力信号回路（７
）及びメインフレーム（１）は、説明のために図示した
のみで、本発明のトリガ装置αｑは、オシロスコープの
ように表示装置を必須とする信号取込機器の用途に限定
されるものではなく、他の機器にも使用し得る。

複数の被観測入力信号は入力回路（１）においてプロー
ブ解団により取込む。プローブ群（７）から取込んだ信
号はアナログ信号路−等を通って可視表示釦１Ｑに達す
る。入力信号は、本来デジタル信号でもアナログ信号で
もよく、表示これるのはその信号のアナログ特性である
。信号路（ハ）は、アナログ信号路−から分岐し、アナ
ログ信号をトリガ装置α１に供給する。アナログ信号の
論理レベルが、選択されたトリガモードにより設定され
たトリガ条件を満たすとき、トリガ装置叫はトリガ信号
を発生して対応するアナログ信号の表示を起動する。

ｗｃ１図について更に詳述すれば、アナログ入力信号回
路−は従来設計のものであυ、オシロスコープメインフ
レーム（イ）に接続した別のユニット内に設けられる。

簡略化のため、８個の独立して制御可能な入力信号チャ
ンネルのうちの１チヤンネルについての回路要素のみを
示している。信号線−については８チヤンネルであるこ
とを図示しである。プローブ群■に検出された各入力信
号は減衰器（１００）を通り、ここで入力信号の撮幅が
適当な値に減衰される。更に、各入力信号は、信号伝送
を最大にする几めのインピーダンス変換器（１１０）を
辿った後、増幅器（１２０）に達する。この増幅器（１
２０）は、各入力信号を差動信号（ブツシュデル）に変
換する。増幅器（１２０）の後段のアナログ信号路は３
つの出力増幅器（１３０）、（１３１）、（１３２）に
分岐する。出力増幅器（１３０）、（１３１）、（１３
２）は各入力信号を緩衝して、個々に分離独立した出力
を発生する。出力増幅器（１３０）を含む第１分岐はメ
インフレーム（１）に表示信号を与え、出力増幅器（１
３１）を通る第２分岐は別個のトリガ信号を与え、出力
増幅器（１３２）を通る第３分岐は各アナログ信号を信
号線ヴ０を介してトリガ装置α０に送る。

トリガ装置αＱへの各入力信号は先ず複数の比較器を有
する比較回路（１４０）とワードレコグナイデ（至）の
入力部分とから成る弁別手段に入る。比較回路（１４０
）は、各入力信号を予め定めた第１及び第２閾値電圧と
比較する。第１閾値電圧は高（６）論理レベルに対応し
、第２閾値電圧は、第１閾値電圧より低い低（Ｌ１論理
レベルに対応する。比較回路（１４０）内の各比較器の
出力は、入力信号の論理レベルを両閾値電圧に基づき符
号化した２つの差動デジタル信号対である。閾値′適圧
レベルは、調整可能であり、マイクロゾロセッサ（μＰ
）（１６Ｑ）の制御下でデジタルアナログ変換器（ＤＡ
Ｃ）のような閾値電圧発生手段（１５０）によって設定
される。ｉｌ記値電圧は、ＴＴＬ、　ＥＣＬ、　０ＭＯ
８等の各ロジックファミリー用の所定高（（支）及び低
（Ｌ）論理レベルに選定してもよく、あるいは個別に命
令によって入力してもよい。各差動信号対は接続線（ハ
）を介してワードレコグナイデ□□□に送られる。ここ
で各差動信号対は、先ず３つの異なるデジタル信号に復
号される。この３つの異なるデジタル信号は、以下夫々
、入力信号の論理レベルを高圓、低（Ｌ）及びｌＥｌ、
第２閾値電圧レベル間の過渡的中間（Ｔ）で表わす。

ワードレコグナイザ■は、デジタル信号を受けて、入力
信号論理レベルの予め定めた組合せの如きトリガイベン
トが存在するかどうかを検出する。

トリガイベントは、選択されたトリガモードによって変
わるが、典型的なものは複数の入力チャンネル上の入力
信号の予め定めた組合せである。この予め定めた組合せ
または組合せの列はμＰ　（１６０）によりワードレコ
グナイザ内にセットされる。８つの入力チャンネルにつ
いての組合せの一例を次に示す。

ＨＨＬ　Ｔ　／　Ｔ　ＨＸ　　　　　　”ここに、Ｈは
高閾値電圧より高い論理レベル、Ｌは低閾値電圧より低
い論理レベル、Ｔは高及び伝聞値電圧間の過渡レベルを
表わす。また、′Ｘ”は、そのチャンネルが組合せの決
定から除外されていること（ドントケア）を示す。′／
′は、そのチャンネルがクロックとして選択され、レコ
グナイザ翰がそのチャンネルの立上りクロックエツジで
各入力組合せを判断することを示す。レコグナイザ（至
）は、立下りクロックエツジで組合せの判断を行うこと
もできる。レコグナイザ■が入力信号の所定組合せを認
識すると、認識信号をステートマシン…に送出する。ト
リガイベントが予め定められた複数の組合せである場合
、複数の認識信号が発生される。

認識信号の発生は、分析中のデジタルシステム内のイベ
ントを監視しているロジックアナライザや他の同様装置
から発したクオリファイ（Ｑｌ信号（１８０）によって
有効化するようにしてもよい。そのデジタルシステム内
の別個のイベントによって発生したＱ信号は、トリガイ
ベントが検出される機会を制限するために用いられる。

Ｑ信号の特性を鋭くするために、Ｑ信号はレコグナイザ
■の前段でシュミットトリガ回路（１９０）　ｔ−通さ
れる。レコグナイデー及び゛ステートマシン（イ）は、
命令によって、Ｑ信号に対しレベル検知またはエツジ検
知のいずれかに設定され得る。

ワードレコグナイザ■からの認識信号は接続線（ハ）を
介してステートマシン■に送られる。ステートマシン曽
とワードレコグナイザ■とは、トリガ装［（１０内で、
トリガイベント検出手段を構成する。

ステートマシン（イ）は、予め定めた時間ウィンドウ内
の予め定めた認識信号列を検出し、認識信号の持続時間
（幅）を測定する。レコグナイデ■と同様、ステートマ
シン軸内のトリガ条件は、μＰ（１６０）を通して選択
されたトリガモードにより設定され、Ｑ信号入力（１８
０）により有効化される・ステートマシン翰は、また、
タイミング電圧レキュ１／　−タ（調整器）　（２１０
）からアナログ電圧入力を受けるＯこのアナログ電圧は
、ステートマシン（イ）内のタイミング回路の周波数を
較正するためのものである０タイミング電圧レギユレー
タ（２１０）は、μＰ　（１６０）からのデジタル入力
信号に応じてその電圧信号を発生する。

上記例（１）のように、選択されたトリガモードがクロ
ックペース）　ＩＪガモードであれば、認識信号は、ス
テートマシン（イ）内でキれ以上処理を受けることなく
トリガ出力端に出力される。トリガモードが時間ペース
トリガモードであれば、認識信号はステートマシン軸内
で、そのトリガモードによって要求された時間幅及び信
号列について判断される。例えば、このモードでは、次
のように、予め定めた組合せが予め定めた時間持続する
という条件を指定できる。

）Ｉ　ＨＬ　Ｔ　Ｔ　Ｔ　Ｈ）Ｉ　　＞５０ナノ秒　　
（２）トリガ条件が満たされると、ステートマシン…は
メインフレーム員に対してトリガ信号を出力する。トリ
ガ信号自体も、アナログ入力信号やトリガモードによっ
て捕捉さ°れ九個の情報と共に表示してもよい。

トリガモードの選択は、μＰ（１６０）を介してトリガ
装置（ト）と接続されたフロントパネル（２３０）の如
き制御手段により行える。トリガモードには、４つのク
ロックペーストリガモード（シングル、ネスト、連続、
除外）と８つの時間ペーストリガモード（シングル、ネ
スト、連続、除外、セットアツプ、ホールド、スライバ
、過渡）がある。各モードの動作については後に詳述す
る。

〈回路構成〉 トリガ装置αＱの構成は、第１乃至第１９図及び以下の
各構成要素の説明により一層よく理解されよう。

μＰ及び周辺回路（１６０） μＰ及びその周辺回路は従来構成のものである。

この実施例では、８００８８μＰ及びそのファミリーの
メモリ、バッファ回路を用いた。μＰ（１６０）からの
信号は、従来のデータバス、バッファ及びμＰ（１６０
）に関連した制御論理回路（個々には図示せず）を介し
て、レコグナイデ■、ステートマシン（ト）、及びトリ
ガ装置α０の他の回路部分に送られる。

μＰ（１６０）の動作については、第２０図及び第２５
図の流れ図を参照して後述する。各流れ区内のステップ
の順序は単に説明のためのものである。実際の順序は、
トリガ動作に影響することなく変更できる。両流れ図に
ついては、トリガモードの動作に関連して説明する。

閥値成圧発生器（１５０）は、μＰ（１６０）によって
制御され、μＰ　（１６０）からのデジタル信号を受け
るデジタル・アナログ変換器（ＤＡＣ）から成る。ＤＡ
Ｃは、８つの入力チャンネルに対して、対応する第１偶
）及び第２（■アナログ閾値′亀圧（第１〉第２）を発
生する。発生器（１５０）は複数の手段によって実現し
てもよく、この実施例でのＤＡＣは単に説明のためのも
のである。μＰ（１６０）が発する信号は、比較回路（
１４０）に送られるべき予め定められたアナログ高・低
閾値電圧ＶＴＨ、ＶＴＬに対応する２進数である。第２
図圧水すように各入力差動信号対に対して、独立した高
及び低閾値電圧が用意される。

比較回路（１４０） 差動入力信号対ケ０に対応する比較回路（１４０）の部
分は第２図に詳細に示されている。信号対ｑＱは１対の
比較器（１４ｉ）、　（１４２）に入力される。信号対
（ハ）は、比較器（１４１）ではＶＴＨ８と比較され、
比較器（１４２）ではＶＴＬ８と比較される。各比較器
は、入力信号対＋７０を、アナログ入力信号が対応する
閾値電圧レベル入力を超えたかどうかを示すデジタル差
動信号対に変換する。入力信号対（７）の電圧がＶＴＨ
８及びＶＴＬ８の両方を超えると、比較器（１４１）の
出力信号ＶＨｇ＋及び比較器（１４２）の出力信号ＶＬ
Ｓ＋が共に高になシ、比較器（１４１）の出力信号Ｖ’
Ｈ８−及び比較器（１４２）の出力信号■、８−が共に
低になる。入力信号電圧がＶＴＬ８のみを超えたとき、
比較器（１４１）のｖＨ８＋は低、ＶＨ８−は高になる
が、比較器（１４２）ノＶＬ８＋は高、ＶＬ８−は低の
ままである。このように、２つの差動信号対（ＶＨ８＋
、ＶＨ８−）及び（Ｖｌ、８＋、ＶＬ８−）は、入力信
号対（ハ）の相対的電圧論理レベルを符号化したもので
ある。比較回路（１４０）は、トリガ装置αＱの論理レ
ベル弁別手段の一部を構成する。論理レベル弁別手段の
他の部分は、ワードレコグナイデ（ホ）の入力部分であ
る高速入力回路６］）である。

ワードレコグナイデ用 ワードレコグナイザ団のブロック図を第２図に示す。こ
の各ブロックの機能及び動作について以下に説明する。

第２図のブロック図内の左方にある高速入力回路０ρを
、第３図及び第４図に示している。第４図を参照するに
、２差動信号対ＶＨ８＋、ＶＨ８−及びＶＬ８＋。

ＶＬ８−は夫々１対ノハツ７７　（８１１）、　（８１
２）に入力され、更にこのバッファからデコーダ（８１
５）に入力される。デコーダ（８１５）は、比較出力信
号を入力信号対ｆＯの取り得る論理レベルに対応した３
つの異なる出力ＶＨ、ＶＴ　、ＶＬに変換（復号）する
。デコーダ（８１５）は、ＮＯＲｒ　−）　（８１５Ａ
）乃至（８１５Ｃ）から成る従来構成のものである。入
力’Ｉｔ号成圧が、例えば高電圧閾値レベルＶＴＨ８よ
シ高ければ、　ＶＨが高になる。入力信号電圧がＶＴＨ
８とＶＴＬ８の間であれば、Ｖカｇ高になる。各入力信
号電圧に対して、論理レペ／ｌ／ＶＨ，ＶＴ、ＶＬの内
のいずれか１つが高になり得る。

再び第２図に戻り、Ｈ８ｌＮ３υからの■、ＶＴ　、’
＋’Ｌ　４ｉ号はレコグナイデブロック（８３Ａ）　、
　（８３Ｂ）　、　（８３Ｃ）に入力される。また、　
ＶＴのみは、状態転移（ＳＴ）ブロック■にも入力され
る。ＶＨ及びＶＬ　ｄ追加処理のためクロック選択ブロ
ック（至）に入力される。

レコグナイデ！ロック（８３Ａ）は第３Ａ図に示す゛よ
うに複数のラッチ、マルチプレクサ（ＭＵＸ　）（ＲＥ
口α）（８３０）からなる。ＲＥＣＭＵＸ　（８３０）
の詳細回路図は第５図に示す。レコグナイデグロック（
８３１３）及び（８３Ｃ）はレコグナイデブロック（８
３Ａ）と同様構成である。レコグナイデブロック（８３
Ａ）は、夫々うッチ（８３１）、（８３２）及び辿ＪＸ
　（８３３）を有する８個のラッチのＲＥＣＭＵＸ　（
８３０）から成る。第５図に示すように、ラッチ（８３
１）、（８３２）は、μＰ（１６０）から信号線Ｄｏ、
Ｄｉ上に信号選択データを受け、■、ＶＴ、ＶＬまたは
ピントケア閃のうちのどの信号を切替出力するかを選択
する。信号選択データは信号線ＥＮ。

ＥＮＢによってイネーブルされたときラッチ（８３１）
。

（８３２）に記憶される。

ＲｇＣＭＵＸ　（８３０）は、選択された信号ＶＨ，Ｖ
Ｔ、ＶＬ。

またはＸをイネーブルして、その反転出力を信号線ＺＢ
上て出力する。選択された信号が存在すれば、２社低に
なる。

第３Ａ図は、その回路内にＨ８ＩＩＩＪ）及びレコグナ
イデブロック（８３Ａ）、　（８３Ｂ）、　（８３Ｃ）
を示す。ＲＥＣ朋Ｘ　（８３０）に対する信号選択デー
タは、μＰ　（１６０）からの信号線ＩＮＯ〜ＩＮ７　
（第３Ａ図の右端）に沿って順次左方のレコグナイデブ
ロックへ送られる。

■、ＶＬ　、ＶＬはＩ（ＳＩＮ＠ａから出力され、図の
左から右へと各レコグナイデブロックを通る。これらの
データ信号のＲＥＣＭＵＸ（８３０）による受取は第５
図に示すイネーブル信号線ＥＮ、ＥＮＢによって制御さ
れる。

ＥＮ、ＥＮＢは第３Ａ図の上部及び第３Ｂ図下部に示す
ようにμＰの書込（４）信号線（８３Ｗ）に接続されて
いる。

この構成により、各レコグナイデブロックは、入力信号
レベルの予め定めた異なる組合せを認識するよう別個に
設定することができる。

レコグナイデブロックは、予め定めた組合せを検出する
と認識信号を出力する。認識信号は、そのブロック内で
各ＭＬＴＸ　（８３３）からのＺＢとクオリファイ信号
ＱＢとの論理積（ＡＮＤ　）をとった後、セレクタ（８
３５）、（８３６）または（８３７）でこれらの出力反
転論理和（ＮＯＲ）又は論理和（ＯＲ）をとることによ
り形成される。これらの出力は、認識信号線ＲＡ、ＲＡ
Ｂ・・・ＲＣ、ＲＣＢに現われる。これらの認識信号は
モード制御回路■（第２図）に入力され、ここで特定の
トリガモードに必要な認識信号が選択される。

３、状態転移（ＳＴ）回路（財） ＳＴ回回路上、予め定めた組合せ内の１以上の入力信号
の過渡論理レベルＶＴを検出する。第６図に示すように
、ＳＴ回回路上、複数のラッチから成るレジスタ（８４
２）及びセレクタ回路（８４３）を有する。

レジスタ（ラッチ”）　（８４２）は、所望の入力チャ
ンネルを選択するためμＰ（１６０）から入力線ｌＮ０
−ＥＮ７を介してデータ信号を受けると共に、信号線Ｅ
Ｎ。

ΔＢ上にラッチの動作を制御する制御信号を受ける。レ
ジスタ（８４２）の出力は、セレクタ（８４３）内のＡ
ＮＤ　ｆｆ　−）　（８４４）をイネ−グルまたはディ
スエーブルして、選択したＶＴ傷信号ｒ−）を通過する
ようにする。選択したＶＴ傷信号いずれかが高（６）で
あればＮＯＲｆ−ト（８４５）の出力は低（Ｌ）になる
。過渡レベルが検出されたとき、後続のＮＯＲｆｆ　−
）（８４６）のＳＴ小出力低にな、！ｌ）、ＳＴＢ出力
は高になる。

８７回路の出力ＳＴ及びＳＴＢは、モード制御回路員に
入力され、数種の時間基本トリガモードで選択される。

第７図に示すように、クロック選択回路■は。

予め定めた組合せにおいて、どの入力チャンネルをクロ
ックとして利用するか、及びその立上シ、立下りエツジ
のいずれを利用するかを選択する。

８７回路−と同様に、レジスタ（８５１）は、μＰ（１
６０）から入力線ＩＮＯ〜ＩＮ４上に選択データ信号を
、制御線ＥＮ、　ｍＢ上に制御信号を受ける。選択デー
タはレジスタ（８５１）を介してデコーダ（８５２）に
入力される。デコーダ（８５２）は、このデータをデコ
ードし、データセレクタ（８５３）　、　（８５４）へ
の入力ＶＨ、ＶＬの１信号対をイネーブルする。この１
対の信号対の反転出力は第２段セレクタ（８５５）に入
力され、ここでクロックの立上り（ＶＨ）エツジまたは
立下り（ＶＬ）エツジが選択される。例えば、チャンネ
ル７の立上りクロックは、ダート（８５３Ｇ）及び（８
５５Ｂ）以外の全ｆ−）’ｉディスエーブルすることに
より検出これる。正方向エツジが発生すると、セレクタ
（８５３）の出力はセレクタ（８５５）に対して低にな
る。ＡＮＤグー）　（８５５Ｂ）がイネーブルされると
、信号ＣＫが高、ＣＫＢが低になる。このことは、クロ
ックを生じる入力があったことを意味する。

立下りクロックエツジが選ばれたときは、ＡＮＤゲート
（８５４Ｇ）およびＡＮＤ　ｆ　−）　（８５５Ａ）が
代りにイネーブルされる。

クロック選択回路（イ）の出力はモーＰ制御回路団及び
高速出力回路■へ送られる。

５、モード制御回路（至） モード制御回路−の詳細回路図は第８図に示す。

この回路は、選択されたトリガモードに必要なトリガ入
力を選択する■■として機能する。このトリガ入力には
、クロック選択回路缶からのＣＫと、ＳＴ回路（財）か
らのＳＴ、ＳＴＢと、レコグナイザ（８３Ａ）。

（８３Ｂ）　、　（８３０）からの認識信号がある。デ
ータラッチ（図示せず）からのデータ線ＭＯ〜Ｍ２Ｂは
、選択されたトリガモードに対応するトリガ入力の組合
せを選択するための、μＰ（１６０）からのｒ−夕信号
を送る。これらのデータ信号は、ＮＯＲゲート群（８６
１）及びセレクタ回路（８６２）　、　（８６３）　、
　（８６４）によって復号シれる。適当なｒ−）をイネ
ーブルすることにより、複数のトリガ入力の異なる組合
せが所望のトリガモードに対応して選択される。

セレクタ回路の出力ＲＯ，ＲＯＢ　、・・・、　Ｒ２Ｂ
は高速出力回路□□□に送られる。

６、高速出力回路（ロ） 高速出力回路＠は算９図に示し、その一部詳細を第１０
図に示す。第９図に示すとおり、高速出方回路＠は、モ
ード制御回路輪からその出力ＲＯ，ＲＯＢ。

・・・、　８２Ｂを受け、フィルタ群（８７１）及び増
幅ドライバ群（８７２）　’ｅ介してステートマシン−
に送る。

フィルタ＄　（８７１）は、トリガ装置頭内の回路、増
幅器、その他の構成要素において内部的に発生した偽信
号を除去するためのものである。高速出力回路＠は、ク
ロックモード回路−からのＣＫＴＲＧ　。

ＣＫＴＲＧＢ信号を後述の如くステートマシン…へ増幅
・転送する。

第１Ｏ図は、第９図の信号Ｒ１，ＲＩＢのフィルタの詳
細回路図である。信号Ｒ１，ＲＩＢは、直列接続された
２個のドライバ（８７３）　、　（８７４）　ｆｔ通っ
て、２段階に遅延させられる。この原信号及び２つの各
遅延信号＃’！％ＲＩ　Ｉｃ）イ”０ｊＡＮＤ−ＮＯＲ
ｆ−ト（８７５）に、ＲＩＢについてはＡＮＤ　−ＮＯ
Ｒゲート（８７６）に入力される。ＡＮＤ−ＮＯＲｆ−
）　（８７５）　、　（８７６）　ノ各ＡＮＤゲートへ
の他方の入力は、μＰ（１６０）からの選択線によって
制御される。成るＡＮＤダートが選択線によりイネーブ
ルされると、その出力は、そのグループでイネーブルさ
れた他の出力と共にＮＯＲグー）　（８７５Ｄ）または
（８７６Ｄ）で反転論理和（ＮＯＲ）がとられ、そのＮ
ＯＲゲートの反転出力がＳＲラッチ（８７７）に印加さ
れる。Ｒ１信号が予め定めたノクルス幅を有すれば、Ｓ
Ｒラッチがセットされ、Ｒ１出力が高閲になる。Ｒ１の
ノやルス幅（持続時間）が足りないと、ラッチ（８７７
）　Ｈリセットされ出力Ｒ１が低になる。

予め定められるパルス幅は５選択線の組合せをイネーブ
ルすることにより制御できる。

例えば、Ｒ１のノ９ルス幅が３００ピコ秒よシ短けれか
、その・母ルスは内部的に発生したものと考えられるの
で除去されるべきである。各ト９ライバ（８７３）。

（８７４）による遅延時間が１５０キコ秒であるとする
と、ＡＮＤダート（８７６）への３人力が同時点ですべ
て低になるには、Ｒ１の、ｊルス幅は少くとも３００ピ
コ秒必要である。その条件が満たされれば、ＮＯＲデー
ト（８７６Ｄ）はラッチ（８７７）″ｆ、セットする。

Ｒ１のパルス幅が３００ピコ秒に満たないと、前の状態
が維持される。

μＰ（１６０）からのＭＰＵＲ、ＭＰＵＲＢ信号は、試
験のためにフィルタを初期化できるようにするための信
号である。

７、クロックモード回路■ クロックベースのトリガモードでは、クロック選択回路
（至）からのクロックパルスは、Ｑ信号（１８０）及び
認識信号（このモードでのトリガ入力はこれらのみ）と
同時に現われる必要がある。この調整を行うのがクロッ
クモード回路−である。第１１図に示すように、クロッ
クモード回路−は、クオリファイア回路（８９１）、ク
ロックトリガ回路（８９２）及びステータス回路（８９
３）から成る。次に、これらの各回路について更に詳述
する。

ｆａｌクオリファイア回路（８９１） 上述したように、クオリファイ信号Ｑ　１８０は、その
エツジ及びレベルのいずれを利用してもよい。

この選択は第１２図に詳細を示したクオリファイア回路
（８９１）内で行われる。Ｑ信号は、μＰ（１６０）に
！　、！７　ｆ　−ｈ　（８９１Ａ）により選択され、
マルチプレクサ（８９１Ｂ）　Ｋ入力される。レベルト
リガでは、Ｑ信号の高低は夫々イネーブル信号ＣＮＴＱ
ＥＮ、　ＣＮＴＱＥＮＢにより選択する。エツジトリガ
では、Ｑ信号はエツジトリガラッチ（８９１Ｃ）を介し
てイネ−ツルされる。ＰＥＤＧＥＮ及びＰＥＤ（ＪＮＢ
信号によって、Ｑ信号はｆ　−）　（８９１Ｄ）を通過
し、９　ａ　ッＩ　ＱＣＫ、ＱＣＫＢとして５　ツチ（
８９１Ｃ）に印加される。ＱＣＫ　、　ＱＣＢは、ＰＥ
Ｄ（ＪＮ　、　ＰＥＤＧＥＮＢによって正エツジが選ば
れたか、あるいは負エツジが選ばれたかによって、Ｑ信
号が立上るときまたは立下がるとき、高信号をラッチさ
せ、出力ａ　ＱＬＱに出力づせる。ＱＬＱ信号は、Ｉ、
Ａ’Ｉ’Ｑ耐信号によってマルチプレクサ（８９１Ｂ）
を通過する。マルチプレクサ（８９１Ｂ）は反転信号Ｑ
Ｂを出力する。

（８９１Ｃ）　Ｆｉラッチであるので、ＱＬＱの各めカ
後、リセットされなければならない。このリセットは、
クロックトリガ回路（８９２）からのＣＫＴＲＧにより
制御されるストローブ信号ＱＲＥ８及びＱＲＥＳＢによ
って行われる。

（ｂｌクロックトリガ回路（８９２） クロックトリガ回路（８９２）　Ｈ、クロックペースト
リガモードのためのトリガ信号を発生する。第１３図に
示すように、この回路への入力は、クロック回路−から
のクロック入力、レフブナイブ（８３Ａ）〜（８３Ｃ）
からの認識信号、及びクオリファイア回路（８９１）か
らのＱＢＢ信号含む。この回路（８９２）の動作はＥＮ
Ｏ、Ｔｈｌ信号線を介してμＰ（１６０）により制御さ
れる。

このクロックトリガ回路（８９２）　ｕ　３個のラッチ
、即ち、トリガラッチ（８９２Ａ）、リセットラッチ（
８９２Ｂ）及びアームラッチ（８９２０）　？有する。

アームラッチ（８９２Ｃ）は、アーミングイベントであ
る初期組合せ（ワード）を検出する。リセットラッチ（
８９２Ｂ）は、リセットイベントである後続の組合せを
検出し、トリガラッチ（８９２Ａ）は、トリガイベント
である更に後続の組合せを検出する。各ラッチへのクロ
ック入力は、クロック選択回路−からのＣＫ、　Ｃ’Ｋ
Ｂである。トリガラッチ（８９２Ａ）へのデータ入力は
、信号ＱＢによってクオリファイされ、μＰ制御信号Ｅ
ＮＯ。

ＥＮＩによってイネーブルされ念しコグナイデ出力信号
である。トリガラッチ（８９２Ａ）の出力は、トリガ信
号ＣＫＴＲＧ及びＣＫＴＲＧＢである。リセットラッチ
（８９２Ｂ）へのデータ入力も、レフブナイブ出力及び
Ｑ信号である。リセットラッチ（８９２Ｂ）の出力ＣＫ
ＲＥＳはＱ信号をリセットし、これによりトリガラッチ
（８９２Ａ）へのデータ入力がディスエーブルされる。

アームラッチ（８９２Ｃ）へのデータ入力は、Ｑ信号に
よりクオリファイされたレフブナイブ出力である。

アームラッチ（８９２Ｃ）の出力ＡＲＭＱＢは、数種の
トリガモードでリセットラッチ（８９２Ｂ）及びトリガ
ラッチ（８９２Ａ）をイネーブルする九めに利用される
。

クロックトリガ回路（８９２）は、また、クオリファイ
ア回路（８９１）及びステータス回路（８９３）の動作
に影響を与える信号を発生する。トリガラッチ（８９２
Ａ）からのＣＫＴＲＧ信号及びリセットラッチ（８９２
Ｂ）からのＣＫＲＥＳ信号は、エツジトリガラッチ（８
９１Ｃ）をリセットするためにクオリファイア回路（８
９１）に帰還京れる。アーミングイベントまたはトリガ
イベントが検出されたことをフロントノ１ネル（２３０
）で示すためにＡＲＥＳ　Ｂ信号がステータス回路（８
９３）（第１４図）に送られる。

（ｃｌステータス回路＜　８９３） ８ｇ１４図に示すステータス回路（８９３）は、トリガ
イベントまたはアーミングイベントを検出して、機器の
操作者の便宜のためのステータスメツセージを与える。

検出檜号は、クロックトリガ回路（８９２）からの信号
線ＣＫＴＲＧまたはＡＲＥＳ　Ｂを介してステータス回
路（８９３）に入り、ここでラッチ（８９３Ａ）乃至（
８９３Ｄ）に記憶される。μＰ（１６０）は、周期的に
、信号線５ＴＡＲＤ　’ｅ介してこのステータス回路（
８９３）をポーリングし、トリガイベントまたはアーミ
ングイベントが発生したか否かを判定する。この情報は
、μＰ（１６０）ｔ？介してフロント−母ネル（２３０
）へ伝達され、ステータス回路（８９３）はリセットさ
れる。ステータス回路（８９３）は、信号線ＭＰＵＲ。

ＭＰＵＲＢにμＰ（１６０）からの制御信号を受けて自
己診断用に設定され得る。

ステートマシン舛 ステートマシン（イ）のブロック図を第１５図に示す。

ステートマシン（１）は、レコグナイデ用からトリガ入
力ＲＯ，Ｒ１，Ｒ２及びＣＫＴＲＧ、　ＣＫＴＲＧＢ信
号を受ける。

選択されたモードのトリガ条件が満たされると、ステー
トマシン軸はメインフレーム■に対シてトリガ信号０Ｔ
ＲＧ　１１を出力する。ステートマシン■は、時間クオ
リファイトリガモードで動作する複数のタイマ回路、マ
ルチプレクサ、セレクタ回路を有する。以下、ステート
マシン軸の各回路部分について詳細に説明する。

１、入力レシーバ０１） 第１５図に示すように、高速出力回路（ロ）の出力信号
及びＣＫＴＲＧ信号は入力レシーバ（９１Ａ）〜（９１
Ｄ）を介してステートマシン軸に入力される。これらの
入力は、トリガ入力１０．８１．　Ｒ２についてはタイ
ミングマルチプレクサ（ＭＵｘ）（９２Ａ）〜（９２ｃ
）へ入力され、クロックモード回路部からのＣＫＴＲＧ
についてはトリガＭＵＸ　４１へ入力これる。

２、タイミング■■鐙 タイミング■７Ｘ　（９２Ａ）〜（９２Ｃ）は、夫々入
力レシーバ（９１Ａ）〜（９１Ｃ）の出力信号を受け、
これらヲタイマー（９４Ａ）〜（９４Ｃ）へ切替出力す
る。この回路において、実際に切替が行われるのはＭＵ
Ｘ（９２Ａ）　ｔ：ｒ）みであり、ＭＵＸ　（９２Ｂ）
　、　（９２Ｃ）は、（９２Ａ）による信号遅延に対処
するために設けられる。窓（９２Ａ）への他の入力は、
トリガ回路（ト）がら発し７た信号であり数種の時間ト
リガモードに利用される。

３、　ト　リ　、ｆＭＵＸ　艦に） トリガＭＵＸ　−は、第１５図の右中央に示されている
。トリガ■■４４は、μＰ（１６０）の制御下で、その
複数入力のうちのどれをトリガ表示信号、即ち０ＴＲＧ
信号とするかを選択する。複数入力は、ＣＫＴＲＧ信号
（この信号はステートマシン…を通って直接０ＴＲＧ信
号になる）、タイマー　（９４Ａ）　〜（９４Ｃ）　カ
らノＭｔＪＸターミナルカウント信号ＴＣ２，ＴＣｌ、
　ＴＣＯｌ及びトリガ回路−からのＴＲＧＴＢ信号であ
る。ターミナルカウント信号は、通常、トリガ回路４′
１０と共に用いられ、このＭＵＸ（至）では試験用にの
みイネーブルされる。ＴＲＧＴＢ信号は、時間ペースト
リガモード用のトリガ信号である。

４、タイマ− タイマー（９４Ａ）〜（９４Ｃ）は、タイミング■■（
９２Ａ）〜（９２Ｃ）からの入力信号が存在することに
よってイネーブルされる。これらの入力信号は、トリガ
入力、あるいは、タイマー（９４Ａ）の場合にはトリガ
回路（ト）からの入力である。タイマー（財）の入力端
に予め定められた時間、入力信号が存在すればタイマー
によって出力信号ＴＣが発生する。

各タイマーの構成ヲ第１６図に示す。タイミングＭＵＸ
　（９２Ａ）　（ＩＷ１５図）からの入力信号は、電圧
制御発撮器（ＶＣＯ）　（９４Ａ１）及び遅延回路（９
４Ａ２）へ導かれる。入力信号によりｖｃｏ　（９４Ａ
１）が駆動されると、■ＪＸ　（９４Ａ４）を介してリ
ップルカウンタ（９４Ａ３）（Ｕ５〜Ｕ１１）ヘクロツ
ク信号を供給する。μＰ（１６０）からリップルカウン
タ（９４Ａ３）へのデータ入力は、選択された時間を表
わす所定の２進数として記憶される。クロック信号に応
じてカウンタがカウントダウンされていくと、最終的に
各カウンタのＱＢ出力が低になる。総てのＱＢ出力が低
になると、セレクタ（９４Ａ６）への入力が低になり、
信号線ＴＣＺ上に高田力が出る。セレクタ（９４Ａ６）
は、特定のトリガモードにおいて自身をディスエーブル
する入力としてマスターリセット信号ＭＲＥ８　’ｉ受
ける。

入力信号は、２つの機能達成のために第１６図下部の遅
延回路（９４Ａ２）　Ｕ４．　Ｕ１５．　Ｕ１６に導か
れる。入力信号は、カウンタ（９４Ａ３　’）をイネー
ブルするトリガ入力信号の反転値を有するロード信号Ｉ
、Ｄ２になる。即ち、　ＬＤ２は、トリガ入力が存在し
ないとき高、トリガ入力が存在するとき低になる。また
、入力信号は、リップルカウンタ（９４Ａ３）のロード
ストローブ入力端を駆動して、データ線上にある初期値
をカウンタ内に再ロードする。例えば、カウンタが７３
ナノ秒に設定はれ、イネーブル）　ＩＪガ入力が消失す
る５ナノ秒以前に時間が来れば、ＬＤは高ＶＣすり、ス
トローブ人力は７３ナノ秒の値の再ロード全行わせる。

ラッチ（９４Ａ７）、　（９４Ａ８）及びセレクタ回路
（９４Ａ９）　Ｕ、リップルカウンタ（９４Ａ３）　前
段の■ＴＸ　（９４Ａ４）　、　（９４Ａ５）の遅延に
合わせるため遅延回路（９４Ａ２）内に設けている。

ＶＣＯ（９４Ａ１）は、リップルカウンタ（９４Ａ３）
ノ出力Ｑ７．　Ｑ７Ｂ　ｅμＰ（１６０）へ帰還するこ
とにより較正される。再び第１５図に戻り、Ｑ７はデー
タセレクタ回路−を介してμＰ（１６０）へ送られる。

ステートマシン…内のクオリファイア回路−は、ワード
レコグナイザ■内のそれと同一構成のものである。り・
オリファイ出力ＱＢは、時間クオリファイされるモード
を有効化するために、第１５図に示すようにトリガ回路
−へ入力される。トリガＭＵＸ襞のトリガ信号は、トリ
ガ信号が発生した後、Ｑをリセットするためにクオリフ
ァイ回路輔に帰還される。トリガ回路−からの他のリセ
ット入力（図示せず）によっても、リセットイベント発
生後、Ｑ信号がリセットされる。

６、トリだ回路− トリガ回路−は、時間ペースモードでのトリガ動作のた
めのトリガ信号ＴＲＧＴＢを発生する。トリだ回路（至
）は、（９５１）から（９５３）までの３つのブロック
、即ち出力回路（９５１）（１１１７図）、遅延発生器
（９５２）　（１１１８図）、及びマルチモードシーケ
ンサ（９５３）　（第１９図）から成る。

（＆）出力回路（９５１） 第１７図を参照するに、出力回路（９５１）は、タイマ
ー（９４Ａ）〜（９４０）からの入力信号、クオリファ
イ信号Ｑ、及びμＰ　（１６０）からの制御信号を受け
て、ＴＲＧＴＢ信号を発生する。μＰ（１６０）からの
制御信号は、どの入力によってトリカラ発生し、且つど
の入力によってリセットするかを決定する。この出力回
路（９５１）は、トリガラッチ（９５１Ａ）及びリセッ
トラッチ（９５１Ｂ）を中心に構成される。両ラッチと
も出力の発生後、リセットされ、その出力を停止するワ
ンショット型の動作を行う。

トリガラッチ（９５１Ａ）へのデータ入力は、セレクタ
（９５１Ｃ）により選はれ、クロック入力はセレクタ（
９５１Ｄ）により選ばれる。この選択は、いずれもμＰ
（１６０）の制御下で行われる。発生したトリガ信号Ｔ
ＲＧＴＢは、セレクタ（９５１Ｅ）　ｆｔ通ってクオリ
ファイアリセット信号ＱＲＥＳになる。また、ＴＲＧＴ
信号はセレクタ（９５１Ｆ）を通ってタイマーディスエ
ーブル信号ＭＲＥＳとなる。

リセットラッチ（９５１Ｂ）はトリガラッチ（９５１Ａ
）と同様の構成を有する。μＰ　（１６０）の制御下で
リセットラッチ（９５１Ｂ）へのデータ入力はセレクタ
（９５１Ｇ）により選ばれ、クロック入力はセレクタ（
９５１Ｈ）により選ばれる。リセット出力信号は、トリ
ガラッチ（９５１Ａ）の入力端に戻され、リセットが先
に発生したときトリガラッチ（９５１Ａ）をディスエー
ブルする。

遅延発生器（９５２）は、タイマー（９４Ａ）〜（９４
Ｃ）の遅延を模擬するように構成される。第１８図に示
すように、遅延発生器（９５２）は、ラッチ（９５２Ａ
）。

フリップフロッグ（ＦＦ）　（９５２Ｂ）　、ラッチ（
９５２Ｃ）。

ＭＵＸ　（９５２Ｄ）、　（９５２ｇ）、及びダート（
９５２Ｆ）、（９５２Ｇ）から成る。μＰ（１６０）は
、選択されたモードに応じてこれらの動作を制御する。

遅延発生器（９５２）のｇＶＡ７Ｂ出力は、トリガラッ
チ（９５１Ａ）及びリセットラッチ（９５１Ｂ）のクロ
ックとして出力回路（９５１）へ送られる。

（ｃｌマルチモードシーケンサ（９５３）マルチモード
シーケンサ（９５３）　Ｈ１後述する連続モード及び除
外モードのような、プリアーミングイベント及びアーミ
ングイベントを必要とするトリガモードで利用される。

マルチモードシーケンサ（９５３）は、夫々、データ入
力端及びクロック入力端の他にロード入力端及びロード
ストローブ入力端を有するプリアームＦＦ９５３Ａ及び
アームＦＦ９５３Ｂを有する。ロード入力及びロードス
トローブをμＰ（１６０）に制御されて、入力信号に応
じてプリアーム信号ＰＡＲＭ　、　ＰＡＲＭＢ及びアー
ム信号ＡＲＭ。

ＡＲＭＢが発生する。アーム信号出力端には、アーミン
グイベントを検出して、これをステータス回路（９７）
へ送るためのセレクタ（９５３Ｃ）が接続される。

７、ステータス回路（９７） ステートマシン（イ）内のステータス回路（９７）は、
ワードレコグナイザ■内のそれと同一構成である。

ステータス回路（９７）は、トリガＭＵＸ（至）内のト
リガイベントを監視し、マルチモードシーケンサ（９５
３）内のアームイベントを検出する。その出力ＡＲＭＯ
Ｑ及びＴＲ０Ｑは、μＰ　（１６０）によるポーリング
によってフロントハネル（２３０）へ送られ、イベント
発生の表示に利用される。

くトリガモードの動作〉 トリガ装置αｑの動作は、各トリガモードの動作を考慮
することにより明確に理解されよう。各モード動作は、
そのモードを設定するためのμＰ（１６０）を基本とし
たコマンド及びアナログ入力信号に対する回路応答から
成る。

クロックペースモードトリガ動作 クロックペーストリガモードでのμＰ動作のフローチャ
ートを第２０図に示す。操作者は、まず、フロント／’
Ｐネル（２３０）において、トリガモード、閾値論理レ
ベル、入力信号の所定の組合せ（ワード）、及びクオリ
ファイ信号Ｑの状態を選択する。

これに応答してμＰ（１６０）は、トリガ装置ｑｏ内の
異なる回路へデータ及び制御信号を送る。これにより、
閾値電圧発生器（１５０）が、アナログ入力電圧との比
較用の予め定めた閾値電圧を発生すると共に、レコグナ
イザブロック（８３Ａ）〜（８３Ｃ）に選択された組合
せがロードされる。クロック選択回路−（第２図、第７
図）は、所定のクロックチャンネル及び立上りまたは立
下りエツジを選択するよう構成これる。

モード制御回路（第２図、第８図）では、μＰ（１６０
）が認識信号の適当な組合せを選択して、それらを、ク
ロック選択回路（ハ）からのクロック信号と共にクロッ
クモード回路−（第２図、第９図）へ送る。クロックモ
ード回路■内では、μＰ（１６０）が所望のクオリファ
イ信号の型及びトリガラッチ（８９２Ａ）への入力を選
択する。μＰ　（１６０）は周期的にステータス回路（
８９３）　（ｍ１図）をポーリングして、アームイベン
トまたはトリガイベントの発生を監視する。

ステートマシン…は、クロックペーストリガモードでは
トリガ信号の通路として動く。ステートマシン−は、表
示装置−へ送出されるトリガ表示信号としてＣＫＴＲＧ
信号を選択するトリガ■ＪＸｉを除いてデイスエープさ
れる。

クロックシングルモード このトリガモードでは、レコグナイザブロック（８３Ａ
）は予め定められた組合せヲトリガイベントとして検出
するように構成される。次に組合せの一例を示す。

ｗｌｌｉｌｅ　Ｑ　１８　ｈｉｇｈｙ Ｔｒｉｇｇｅｒ　ｏｎ　ＨＨ／　Ｌ　Ｔ　Ｘ　Ｌ　Ｈ（
３）この組合せ（３）ハチヤンネル（６）ラフロックと
してレコグナイザブロック（８３Ａ）に現われる。この
組合せが入力端に現われると、ブロック（８３Ａ）の認
識信号が高になり、モード制御回路■へ送られ、更に、
μＰコマンドに従ってクロックモード回路−へ送られる
。同時に、チャンネル（６）のクロック信号発生が監視
され、その発生時にそのクロック信号もクロックモード
回路−へ送られる。

第１３図に示すように、認識信号はトリガラッチ（８９
２Ａ）への１データ入力としてＲ２に現われる。

クロック選択回路（ハ）からのクロック入力はトリガラ
ッチ（８９２Ａ）へのクロックとして現われる。認識信
号がＣＫ倍信号立上りクロックエツジで存在すれば、ト
リガラッチ（８９２Ａ）　ｉクロックトリガ信号ＣＫＴ
ＲＧ　’ｅ発生する。ＣＫＴＲＧ信号は、ステートマシ
ン…のトリガＭＵＸ　Ｍ　２介してトリガ表示信号０Ｔ
ＲＧとなる。

このトリガモードの動作は、状態図として第２１図に示
す。トリガ回路ＣＩＱは、トリガラッチ（８９２Ａ）が
ＣＫＴＲＧ信号を発生するまでアイドリング状態にある
。ＣＫＴＲＧ信号が発生すると、トリガ信号が発生し、
トリガのリセットを行う。

クロツクネストモード このトリガモードでは、２つのイベントの２番目でトリ
ガが発生する。２つのイベントの各々は、１人カチャン
ネルのクロックエツジで判定づれた予め定めた組合せで
ある。もう１つの予め定めた組合せによってリセットイ
ベントが構成される。

−例を次に挙げる。

Ｗｈｉｌｅ　Ｑｕａｌｉｆｌ＊ｒ　＝　ＬｏｗＬｏｏｋ
　Ｆｏｒ ＸＬＬＨＨＬ／Ｈ（４） Ｔｈｅｎ Ｔｒｉｇｇｅｒ　　Ｉｆ ＨＸ　Ｌ　Ｌ　ＨＨ／Ｈ（５） Ｒ＠ｓｅｔ　　Ｉｆ １、　Ｌ　ｔ、　Ｌ　Ｌ　Ｌ　／　Ｌ　　　　　　　　
　　　　　（６）ＥｌｓｅＷａｌｔ ネストモードでは、全しコグナイデブロックが使用され
る。ブロック（８３Ａ）は、アーミングイベントを検出
し、認識信号を発生する。この認識信号はモード制御回
路■を介してクロックモード回路−のＲＯ，ＲＯＢ入力
となる。ＲＯは、第１３図に示すようにアームラッチ（
８９２Ｃ）へのデータ入力である。

アームラッチ（８９２Ｃ）への他の入力はクオリファイ
信号Ｑである。ラッチ（８９２Ｃ）　［、このラッチの
クロック入力端に同時に現われたクロック信号に従って
アーム信号を発生する。このアーム信号はトリガラッチ
（８９２Ａ）のデータ入力端及びリセットラッチ（８９
２Ｂ）のデータ入力端に伝達される。

アーム信号が存在する状態で、ブロック（８３Ｃ）から
のＲ２人力にトリガイベント（５）が同時に現われると
、トリガラッチ（８９２Ａ）のデータ入力が高になる。

この状態でチャンネル２にクロックツ４ルスが発生する
とトリガラッチ（８９２Ａ）はトリガ信号を発生する。

ネストモードでは、トリだイベントの前に現われたらこ
のモードＴｈ　ＩＪ上セツトる予め定めた組合せも指定
される。再び、第１３図を参照するに、リセットラッチ
（８９２Ｂ）がラッチ（８９２Ｃ）のアーミング信号に
よってアーミングされている状態で、レコグナイデ（８
３Ｂ）において組合せ（６）が検出されリセットラッチ
（８９２Ｂ）のＲ１人力に現われると、リセットが生じ
る。Ｒ１信号及びアーミング信号と同時にチャンネル２
にクロックパルスが発生すれば、ラッチ（８９２Ｂ）は
リセット信号ＣＫＲＥＳ’を発生する。

この信号によりトリガラッチ（８９２Ａ）はディスエー
ブルされる。

このクロック連続モードの動作を第２２図に状態図とし
て示す。トリガ装置αＱはクオリファイ信号Ｑが低（Ｌ
）のときアイドリング状態にある。アーミングイベント
が現われると、トリガがアーミングされる。その後、ト
リガイベントが検出されればトリガか発生し、リセット
イベントが検出されればリセットが生じる。トリガ信号
の発生後、トリガはリセットされる。

このモードでは、予め定めたアーミングイベントの組合
せが検出された直後にトリガイベントである予め定めた
２つの組合せの一方が検出さにたとき、トリガ信号が発
生する。この２つ以外の組合せがアーミングイベントに
続いたときには、それらはリセットイベントになる。次
に一例を示す。

Ｗｈｉｌｅ　Ｑｕａｌｉｆｉ＠ｒ　＋＝　ＬｏｗＬｏｏ
ｋ　Ｆｏｒ ＨＨ／　Ｉ（Ｌ　Ｌ　）Ｉ　Ｈ（７） Ｔｈｅｎ　Ｉｆ Ｎｏ　Ｃｈａｎｇｅ　　　Ｗａｉｔ ＨＬ　／　ＨＬ　）Ｔ　ＨＨＴｒｉＫｇｅｒ　　　　　
（３）ＨＬ／ＬＨＨＨＨＴｒｉｇｇｅｒ　　　　　　（
９）Ｏｔｈｅｒｗｉｓｅ　　　　　　Ｒｅ５ｅｔこのク
ロック連続モードでは、モード制御回路■は、アーミン
グイベント検出用にレフブナイブブロック（８３０）を
選択し、その認識信号はＲＯ、Ｒ１入力線へ導かれる。

ブロック（８３Ａ）　、　（８３Ｂ）は、夫々、トリガ
イベントである２つの組合せの１つを検出し、その認識
信号をＲ２人力線へ導く。ＲＯ倍信号、クオリファイ信
号Ｑと共にアームラッチ（８９２Ｃ）へ入力される。チ
ャンネル（６）のクロックツ４ルスにより、アーム信号
が発生し、リセットラッチ（８９２Ｂ）及びトリガラッ
チ（８９２Ａ）へ伝達される。

チャンネル（６）の後続のクロックツＪ？ルスト同時に
トリガイベントがＲ２人力に現われると、トリガ信号が
発生する。他方、チャンネル（６）のクロックパルスと
同時にＲ１人力に、アーミングされた偽イベントが発生
すると、リセットラッチ（８９２Ｂ）はリセット信号を
発生し、これによりトリガラッチ（８９２Ａ）はディス
エーブルされる。

このモードの動作の状態図を第２３図に示す。トリガ装
置αＱは、アーミングイベント（７）がレコグナイザ（
８３Ｃ）において検出されるまでアイドリング状態に止
まる。アーミングされると、次に発生するイベントに応
じてトリガされるか又はり七ットされる。トリガ発生後
、トリガはリセットされる。

クロック除外モード このモードの動作は、Ｒ２人力が逆になること以外、ク
ロック、連続モードと同様である。このモードでは、ア
ーミングイベントである第１の組合せの発生した直後に
リセットイベントである予め定めた２つの組合せが発生
しなかったとき、トリガが発生する。２つの組合せのい
ずれかが発生すれば、リセットが起こる。２つの組合せ
以外の任意の組合せがトリガイベントとなる。次に一例
を示す。

Ｗｈｉｌｅ　Ｑｕａｌｉｆｉｅｒ　＝　ＨｌｇｈＬｏｏ
ｋ　Ｆｏｒ Ｈ／ＬＬＨＨ）（Ｈ恨ｑ Ａｎｄ　　Ｉｆ Ｎｏ　　Ｃｈａｎｇｅ　　　Ｗａｉｔ Ｈ／　ＬＨＬＨＨＨＲｅａｅｔ　　　　　　　　α力ｒ Ｈ／　ＨＬＨＨＨＨＲｅ５ｅｔ　　　　　　　　（ＬＩ
Ｏｔｈｅｒｗｉｓｅ　　　　　　Ｔｒｉｇｇｏｒこのモ
ードでは、アーミング組合せαｑの発生がＲＯ信号にな
り、組合せ（ロ）及び（６）の発生の論理和がＲ１信号
となる。また、組合せαカ、（６）以外の組合せの発生
がＲ２信号になる。チャンネル７のクロック入力と同時
に、予め定めた２つの組合せのいずれかが現われると、
リセットラッチ（８９２Ｂ）はリセット信号を発生する
。逆に、チャンネル７のクロック入力と同時に他の任意
の組合せがＲ２として現われると、トリガラッチ（８９
２Ａ）　ｌｄクロックトリガ信号を発生する。このモー
ドの動作の状態図を第冴図に示す。

時　ペーストリガモード 時間ペースモードでのμＰ動作のフローチャートを第２
５図に示す。クロックペースモードと同様、操作者は、
まず、フロントノ９ネル（２３０）で、トリガモード、
閾値論理レベル、予め定めた組合せ、及びクオリファイ
信号Ｑの状態を選択する。ま念。

操作者は、予め定めた組合せの持続時間も選択する。こ
れらの入力に応答して、μＰ（１６０）Ｈ、トリガ装置
αＱ内の別の回路へデータ及び制御信号を送出する。こ
れにより、閾値電圧発生器（１５０）　Ｆｉアナログ入
力電圧と比較するために予め定めた閾値電圧を発生する
。μＰ（１６０）は高速入力回路（Ｈ８Ｉ　Ｎ　）幻に
真の入力信号を選択させると共に、レジスタブロック（
８３Ａ）〜（８３Ｃ）に予め定めた組合せをロードする
。／ｊｐｃｘ６ｏ）は、また、ＳＴ回路器及びクロック
選択回路−の設定も行う。モード制御回路（ハ）では、
μＰ（１６０）は、選択されたトリガモードに応じて、
認識信号の適当な組合せ、ＳＴ倍信号及びクロック信号
を選択し、これらを高速入力回路匈へ送る。更にμＰ　
（１６０）は、予め定めた持続時間、タイマー（９４Ａ
）〜（９４Ｃ）へ適当な信号を送り、ステートマシン軸
内のデータセレクタ及びＭＵＸの動作を制御する。

各時間ペース）　ＩＪ　ｆｆモードの動作の状態図ヲ纂
２６乃至軍３３図に示す。これらのモードにおいては、
トリガ回路（至）からのＴＲＧＴＢ？′ｉトリガ表示信
号である。

時間シングルモード このモードでは、トリガ装置αＱは、予め定めた時間が
経過する間に発生した予め定めた組合せをトリブイベン
トとして検出する。次に一例を示す。

Ｗｈｉｌｅ　Ｑｕａｌｉｆｉｅｒ　＝　ＨｌｇｈＴｒｉ
ｇｇｅｔ　ｏｎ ＨＴ　Ｔ　Ｌ　Ｔ　Ｘ　Ｌ　ＨＬａｓｔｉｎｇ＞１０ｎ
ｇ　ｆ）３レコグナイデブロツクｒｓ３Ａ）Ｈ−所定の
組合せα３を検出し、その認識信号を、モード制御回路
（ホ）を介して第１５．第１６図の入力レシーバ（９１
Ａ）の入力線Ｒ２，Ｒ２Ｈに送る。μＰは、タイミング
ＭＵＸ（９２Ａ）でこれらの入力を選択し、タイマー（
９４Ａ）をイネ−プルする。μＰにより予め２進数の時
間値がロードされているタイマー（９４Ａ）は、そのイ
ネーブル信号線に信号を受けたとき計数（計時）を始め
る。

計数が終ると、ＴＣ２信号が高になる。第１７図に示す
ように、Ｔｅ３は、トリガラッチ（９５１Ａ）に対する
セレクタ（９５１Ｄ）のクロック入力になる。ラッチ（
９５１Ａ）へのデータ入力は、ＱＢ以外の他の全入力が
ディスエーブルされ、セレクタ（９５１Ｃ）によりＱＢ
信号選択される。ＱＢ倍信号低のとき、即ち、クオリフ
ァイ信号が存在するとき、ラッチ（９５１Ａ）のデータ
入力は高になり、ＴＣ２信号の出現時にトリガ信号が発
生する。ＴＲＧＴＢ信号は、トリガＭＵＸ−へ送られる
と共に、その相補信号ＴＲＧＴはトリガラッチ（９５１
Ａ）及びリセットラッチ（９５１Ｂ）をリセットする。

タイマー（９４Ａ）のイネーブル入力端の認識信号が消
滅すると、タイマー（９４Ａ）は自動的に時間値を再ロ
ードする。

篇２６図から判るように、タイマー（９４Ａ）は、充分
な持続時間の認識信号が検出ブれるまでアイドリング状
態に止まる。

こ・のモードでは、各イベントが予め定めた持続時間を
有する予め定めた組合せである２つのイベントの２番目
でトリガが起こる。リセットイベントを表わす組合せを
指定することもできる。−例を示す。

Ｗｈｉｌ＠Ｑｕａｌｉｆｉｅｒ　＝　Ｈｌｇｈ。

Ｌｏｏｋ　Ｆａｒ Ｌ　Ｌ　Ｘ　ＨＨＬ　Ｌ　ＨＬａｓｔｉｎｇ＞２０ｎｓ
　　９４ｈｅｎ Ｔｒｉｇｇｅｒ　Ｉｆ ＨＸ　Ｘ　Ｌ　ＨＨＬ　ＨＬａｓｔｉｎｇ＞３０ｎｓ　
　（ＩＩＲｅｓｅｔ　Ｉｆ Ｌ　Ｌ　Ｘ　Ｌ　Ｌ　Ｌ　Ｌ　Ｌ　　Ｌａｓｔｉｎｇ＞
５０ｎｓ　　αＱＥ１ｓ＠Ｗａｉｔ このそ−ド乞は３つのレコグナイザブロックの各々が利
用される。タイ）マー（９４Ｂ）は、アームタイマーと
なり、その入力をレコグナイデブロック（８３Ｂ）から
Ｒ１線を介して受ける。タイマー（９４Ａ）は、リセッ
トタイマーとなシ、その入力をレコグナイザプロツク（
８３Ｃ）からＲ２線を介して受ける。タイマー（９４Ｃ
）はトリガタイマーとなり、その入力をレコグナイデブ
ロック（８３Ａ）からＲＯ線を介して受ける。

第１５図に示すように、アームイベントα→がＲ１信号
として現われると、Ｒ１信号はタイマー（９４Ｂ）をイ
ネーブルする。タイｆｆ　−（９４Ｂ）　（Ｄ　出力Ｔ
ＣＩは、８１９図に示すようにアームラッチ（９５３Ｂ
）に対するクロック入力となる。アームラッチ（９５３
Ｂ）へのデータ入力は、前段のラッチ（９５３Ａ）がμ
Ｐ４を号ＰＥＮＢ　、　ＰＥＮによってラッチ（９５３
Ｂ）のデータ入力へ高信号を出力するので高になる。そ
こで、ラッチ（９５３Ｂ）は、ＴＣＩ信号によりクロッ
ク駆動されたとき１国、　ＡＲＭＢ信号を出力する。両
信号は第１５図に示すようにタイマー（９４Ａ）　、　
（９４Ｃ）へ送られる。ＡＲＭＢ信号は、これらのタイ
マーからＭＲＥ８信号を除去し、Ｒ２，ＲＯ大入力認識
信号が現われたときに計時を開始できるようにする。

タイマー（９４Ｃ）のイネーブル入力に組合せ（ト）が
充分な時間発生すれば、タイマー（９４Ｃ）は計時終了
（タイムアウト）後、ＴＣＯ信号を高にする。第１７図
に示すとおり、ＴＣＯ信号はセレクタ（９５１０）を介
してトリガラッチ（９５１Ａ）のクロック入力となる。

トリガラッチ（９５１Ａ）へのデータ入力は、クオリフ
ァイ信号ＱＢ及びμＰ（１６０）からのイネーブル信号
である。このクオリファイ信号が存在するとき、トリガ
ラッチ（９５１Ａ）は、ＴＣＯ信号の発生時にトリガ信
号を発生する。

リセット用組合せ（ト）がリセットタイマー（９４Ａ）
に対して現われ、トリガタイマー（９４Ｃ）が計時終了
する前にリセットタイマー（９４Ａ）が計時終了すると
ＴＣ２信号が高になる。このモードでのＴｅ３８号はリ
セットラッチ（９５１Ｂ）へのクロック入力である。リ
セットラッチ（９５１Ｂ）へのデータ入力はμＰ制御に
より高にセットされる。ラッチ（９５１Ｂ）が発生した
リセット信号はＭＲＥＳ信号を高にし、第１９図に示す
ようにリセットラッチ（９５３Ｂ）をリセットする。ま
た、リセット信号は、トリガラッチ（９５１Ａ）へも送
られ、そのデータ入力をディスエーブルして、リセット
信号発生後のトリガ信号発生を阻止する。

時間連続モード このモードでは、アーミングイベントとして選択され九
第１の予め定めた組合せが検出さし友後、トリガイベン
トを形成する予め定めた２つの組合せのうちの１つが成
る時間ウィンドウ内に検出さｎｆｃとき、トリガか起こ
る。このウィンドウ内に２つの組合せのいずれも発生し
なかつ念ときには、トリガはリセットさｎる。次に例を
示す。

Ｗｈｉｌｅ　Ｑｕａｌｉｆｔｏｒ＝ＬｏｗＬｏｏｋ　　
Ｆｏｒ ＨＨＨＨＬ　Ｌ　ＨＨＬａｓｔｉｎｇ）５０　ｎｓ　　
　（Ｊ４Ａｎｄ　ｔｈｅｎ　ｄｌａａｐｐｅａｒＬｎｇ
　ｆｏｒ　７０　ｎａｎｏｓｅｃｏｎｄ＠：Ｔｈｅｎ　
ｄｕｒｉｎｇ　ａ　４０　ｎａｎｏｓｅｃｏｎｄ　ｗｉ
ｎｄｏｗ：ｆ ＨＩ、　Ｌ　ＨＬ　ＨＨＨＴｒｉｇｇｅｒ　　　　　　
　（１１ｒ ＨＩ、　ＨＬ　ＨＨＨＨＴｒｉｇｇｏｒ　　　　　　　
（１１０ｔｈｅｒｗｉｓｅ　　　　　　　Ｒｅ５ｅｔこ
の時間連続モードでは、タイマー（９４Ｃ）がプリアー
ムタイマー、タイマー（９４Ｂ）がアームタイマー、タ
イマー（９４Ａ）が時間ウィンドウタイマーとして働く
。プリアーミングのため、レコグナイデブロック（Ｓ３
Ｃ）は、組合せＣ１４を検出し、その認識信号をタイマ
ー（９４Ｃ）のＲＯ，ＲＯＢ人カへ送る。

この認識信号が予め定めた時間（上例では５０ナノ秒）
持続すれば、タイマー（９４Ｃ）は計時終了し、ＴＣＯ
信号が高になる。第１９図に示すように、ＴＣＯ信号に
よシラツチ（９５３Ａ）は高信号をラッチする。

これによって、トリガはプリアーミングされたことにな
る。このモードでの第２のステップは、第１の組合せが
予め定めた時間（上例では７０ナノ秒）、消滅すること
である。この時間はアームタイマー（９４Ｂ）で測定さ
ｎる。タイ？　−（９４Ｂ）　ヘ（７）　Ｒ１、ＲＩＢ
入力は、ＲＯ、ＲＯＢ入力の相補信号である。レコグナ
イデブロック（８３Ｇ）の認識信号が一旦消滅すると、
Ｒ１人力が高にな）、タイマー（９４Ｂ）が計時を開始
する。この計時が無事終了すると、ＴＣＩ信号が高にな
シ、これによシラツチ（９５３Ａ）の高信号出力がラッ
チ（９５３Ｂ）ＶＣラッチサレテＡＲＭ、ＡＲＭＢ信号
が発生する。

第１５図ｔ−参照するに、トリガ回路（９５）からのＡ
ＲＭ　、　ＡＲＭＢ信号はタイミング■ＪＸ　（９２Ａ
）の入力に帰還され、μＰ制御によシタイマー（９４Ａ
）へのイネーブル入力として選択される。このイネーブ
ル入力によ９時間ウィンドウが開始される。時間ウィン
ドウが能動である期間（上例では４０ナノ秒）、Ｒ２、
Ｒ２Ｂ入力は、トリガ回路に）のＥＮ２　、Δ２人力〔
第１８図の遅延発生器（９５２）への入力〕となる。

μＰ　（１６０）の制御によりＭＵＸ　（９５２Ｄ）は
両信号を受は人ｆｌ、　ＭＵＸ　（９５２ｇ）を介して
出力ｆ　−）　（９５２Ｆ）へ送る。その結果、出力Ｅ
ＶＡ７Ｂが発生する。このＥＶＡ７Ｂ信号はイネーブル
入力の相補信号である。

このように、時間ウィンドウ内に組合せ翰または（至）
が発生すｎば、ＥＶＡ７Ｂは低になる。

第１７図に示すように、ＥＶＡ７Ｂ信号はＬＤ２信号と
共にＮＯＲダートに）に入力さｎて、トリガラッチ（９
５１Ａ）へのクロック入力としてのＥＶＡ８信号になる
。ＡＲＭ信号が真であるとして、トリガラッチ（９５１
Ａ）がクロック駆動されるには、ＬＤ２信号が低かつｌ
ｉ：ＶＡ８信号が高である。トリガラッチ（９５１Ａ）
へのデータ入力となるＴＣ２信号は、時間ウィンドウが
存在するとき低である。よって、トリガラッチ（９５１
Ａ）へのデータ入力は高となり、トリガラッチ（９５１
Ａ）よ、Ｃ）　＋７が信号が発生する。

トリガラッチ（９５１Ａ）へのクロック入力を発生すべ
く組合せα日、（２）のいずれかが出現する前に１時間
ウィンドウが消滅してしまうと、ＴＣ２信号は高になシ
、トリガラッチ（９５１Ａ）へのデータ入力は低となる
。その結果、トリガ信号は発生不可能になる。ま几ＴＣ
２信号は、リセットラッチ（９５１Ｂ）をクロック駆動
して高信号をラッチさせ、リセット信号を出力させる。

このリセット信号は、ラッチ（９５３Ａ）　、　（９５
３Ｂ）をリセットし、ｌ・りがラッチ（９５１Ａ）をデ
ィスエーブルする。

第２８図に、この時間連続トリガモードの状態図を示す
。トリガ装置αＯは、発生する組合せに応じて、アイド
リング状態からグリアーミング状態、アーミング状態、
更に、トリガ発生まｆｃはりセツト状態へと移る。

このモードでは、アーミングイベントを構成する予め定
め念第１の組合せが検出された後、成る時間ウィンドウ
内に予め定めた２つの組合せのいずれもが発生しなかっ
た場合にトリガか発生する。

２つのうちいずれかが発生すればトリガはリセットさｎ
る。次に例を挙げる。

Ｗｈｉｌｅ　Ｑｕａｌｉｆｉｅｒ＝Ｈ１ｇｈＬｏｏｋ　
Ｆｏｒ Ａｎｄ　　ｔｈａｎ　　ｄｌｔａｐｐｅａｒｉｎｇ　　
ｆｏｒ　　９０　　ｎａｎｏｓｅｃｏｎｄｓ：Ｔｈｅｎ
　ｄｕｒｉｎｇ　ａ　３０　ｎａｎｏｓｅｃｏｎｄ　ｗ
ｉｎｄｏｗ：ｆ Ｏｔｈｅｒｗｉ　ａｓ　　　　Ｔｒ　１ｇｇ５　ｒこの
時間除外モードでの動作は、時間連続モードと似ている
。しかし、このモードでは、　ＥＶＡ８信号（第１７図
）は、トリガラッチ（９５１Ａ）へのり日ツク入力では
なく、リセットラッチ（９５１Ｂ）へのクロック入力と
して用いらｎる点で両者は異なる。

この変更はμＰ　（１６０）の制御により行われる。タ
イマー（９４Ａ）のＴＣ２出力は、セレクタ（９５１Ｇ
）を介してリセットラッチ（９５１Ｂ）へのデータ入力
となると共に、セレクタ（９５１Ｃ）を介してトリガラ
ッチ（９５１Ａ）へのクロック入力となる。トリガラッ
チ（９５１Ａ）へのデータ入力は、クオリファイ信号Ｑ
Ｂである。

時間ウィンドウ内に予め定め比組合せが現わｎないとき
、Ｔｅ３によシトリガラッチ（９５１Ａ）はトリガ信号
を発生する。予め定め次組合せが現わｎた場合、　ＥＶ
Ａ８信号がリセットラッチ（９５１Ｂ）にリセット信号
を発生させ、こｎによシトリガラッチ（９５１Ａ）を元
のディスエーブル状態に戻す。第２９図に、このトリガ
モードの状態図を示す。

このセットアツプ時間違反（バイオレーション）モーｒ
では、クロック信号前の予め定め九時間内に発生しｔ１
以上の入力チャンネルの過渡論理レベルがトリガイベン
トとして検出される。従って、クロックエツジ前の予め
定めｔ時間内で入力信号が安定かどうかを確かめられる
。−例を示す。

Ｗｈｉｌｅ　Ｑｕａｌｉｆｉｅｒ＝Ｈ１ｇｈＴｒｉｇｇ
ｅｒ　０ｎ Ｗｈ　ｉ　１　ｅ　： ＳＴ回路（財）からのＳＴＢ信号は、モード制御回路−
を介して第１５図のタイマー（９４Ａ）の８２人力忙送
られる。クロック選択回路−からのクロック信号は、モ
ード制御回路−を介してＲＯ、ＲＯＢ人カヘ送らｎ、更
に、そこからトリガ回路（至）のｗＯ、ＥＮＯＢ人カへ
送られる。

ＳＴＢ信号が存在するとき、タイマー（９４Ａ）は。

予め定め九時間カウントダウンすれば、その間、状態変
化がなかったことを示す。即ち、計時が終了すれば、Ｔ
Ｃ２信号が高になる。第１７図から判るように、ＴＣ２
信号はトリガラッチ（９５１Ａ）のデータ入力となる。

ＴＣ２信号が高ならば、トリガラッチ（９５１Ａ）への
データ入力は低になり、トリガ信号は発生しない。タイ
マー（９４Ａ）が計時終了しなかった場合、ＴＣ２信号
は低になり、トリガ信号が発生する。

トリガラッチ（９５１Ａ）へのクロック入力は、第１８
図の遅延発生器（９５２）を介して発生する。ＥＮＯ。

ΔＯＢ信号によシラツチ（９５２Ｂ）は高信号をラッチ
する。この信号はＭＵＸ　（９５２Ｅ）及びラッチ（９
５２Ｃ）を通ってｌｉ：ＶＡ７Ｂ出力を低にする。上述
しｔように、ＥＶＡ７Ｂ信号はＬＤ２信号と出力反転論
理和（ＮＯＲ）がとられる。ＬＤ２信号は、タイマー（
９４Ａ）のイネーブル線上Ｋ　ＳＴＢ信号があれば低に
なる。よって。

ＮＯＲゲート出力ＥＶＡ８は高になり、トリガラッチ（
９５１Ａ）に対してクロックパルスを発生する。

このセットアツプ時間違反モードでは、過渡論理レベル
の指定をしなかった入力チャンネルについてクオリファ
イ組合せ（財）を指定することができる。これらの入力
チャンネルについて、レコグナイザブロック（８３Ｃ）
は、タイマー（９４Ｂ）のＲ１。

ＲＩＢ入力となる認識信号を発生する。タイマー（９４
Ｂ）は、このモードでは利用されないが、そのエネーブ
ル線の駆動によ、９ＬＤ１信号をみれば組合せが存在す
るかどうかが判る。Ｒ１、ＲＩＢ入力が存在する場合、
ＬＤＩ信号は低である。第１７図に示すように、ＬＤＩ
は、ＴＣ２信号と共にトリガラッチ（９５１Ａ）へのデ
ータ入力を有効化する。組合せが現われないとき、ＬＤ
Ｉは高となり、データ入力をディスエーブルし、これに
よってトリガ発生が阻止される。

このトリガモードの状態図を第３０図に示す。

ホールド時間違反モード このホールド時間違反（バイオレーション）モードは、
クロックエツジ後の予め定め九時間内に過渡論理レベル
にある入力信号をトリガイベントとして検出する。−例
を示す。

Ｗｈｉｌｅ　Ｑｕａｌｔｆ１ｅｒ＝ＨｉｇｈＴｒｉｇｇ
ｏｒ　　ｏｎ Ｔ　Ｔ　Ｔ　／　　Ｈｏ１ｄ（５ｎｓ　　　　ｅｌｌＷ
ｈ　ｉ　１　ｅ　： ＸＸＬＨ（イ） 第１６図を参照するに、ＣＫ　、　ＣＫＢ信号は、ＲＯ
。

ＲＯＢ入力となり、第１５．第１８図に示すようにＥＮ
Ｏ、ＥＮＯＢ入力線へ送られる。両人力ＥＮＯ、ＥＮＯ
Ｂはラッチ（９５２Ｂ）をクロック駆動して高信号をラ
ッチさせる。この高信号出力は、ＭＵＸ　（９５２Ｅ）
を介してではなく、信号線Ｅｌ：ＶＡ１　、　ＥＶＡＩ
Ｂを介してトリガ回路（イ）の外部へ送出される。この
ＥＶＡＩ　、　ＥＶＡＩＢ信号は、タイマー（９４Ａ）
のイネーブル入力としてタイミング■ＪＸ　（９２Ａ）
で切替選択される。

トランジション信号人力ＳＴは、Ｒ２、Ｒ２Ｂ線を介し
てステートマシン…に入シ、第１８図のＥＮ２　。

ＥＮ２Ｂ入力線に導かれる。ラッチ（９５２Ｂ）の遅延
と整合させるため両人力はラッチ（９５２Ａ　）の出力
を低信号にし、ｈ［（９５２Ｄ）を介してＥＶＡ７Ｂ出
力を発生させる。第１７図に示すように、ＥＶＡ７Ｂ信
号はＬＤ２信号とＮＯＲがとられ、トリガラッチ（９５
１Ｃ）のクロック入力信号ＥＶＡ８となる。

タイマー（９４Ａ）が計時終了すると、ＴＣ２信号が高
にな、Ｄ）リガラツチ（９５１Ｃ）へのデータ入力をデ
ィスエーブルするので、ＥＶＡ８信号がトリガラッチ（
９５１Ｃ）をクロック駆動してもトリガ信号は発生しな
い。タイマー（９４Ａ）が計時終了しない場合、ＴＣ２
信号は低であり、このときラッチ（９５１Ａ）はクロッ
クパルスを受けてトリガ信号を発生する。

このホールド時間違反モードにおいても、過渡論理レベ
ル監視用に選ばれなかつ之チャンネルについてクオリフ
ァイ組合せ（ハ）を指定することができる。この組合せ
は、レコグナイデブロック（８３Ｂ’）によって検出さ
れ、タイマー（９４Ｂ）のＲ１，ＲＩＢ　入力線に供給
される。この組合せが現われると。

ＬＤＩ信号が低洗なる。この組合せが消滅するとＬＤＩ
信号は高になり、トリだラッチ（９５１Ａ）のデータ入
力をディスエーブルするのでトリガ信号発生が阻止され
る。第３１図に％このトリガモードの状態図を示す。

スライバ検出モード スライバとは、予め定めた基準時間よシ短い時間幅のノ
４ルスとして定義される。このモードでは、トリガイベ
ントとして検出されるスライバとは、予め定め九時間内
に、１つの入力チャンネルにおいて予め定め比論理レベ
ルから他の論理レベル方向に変化し、再び元の論理レベ
ルに戻る現象である。他の入力チャンネルはクオリファ
イイイント用に利用される。例を示す。

Ｗｈｉｌｅ　Ｑｕａｌｉｆｉｅｒ＝＝Ｔ（１ｇｈＴｒｉ
ｇｇｅｔ　０ｎ ８７６５．４３２１ 一：　−Ｓｌ　１ｖｅｒ　＜　２　ｎａ　　　＠Ｖｌ／
ｈ　ｉ　ｌ　ｅ ＨＨＬＸＸ　　ＸＨ（至） “己−″は、スライバ検出する入力チャンネルを示す。

スライノぐは、クロック選択回路（ハ）のクロックパル
スとして検出される。このクロックパルスはタイマー（
９４Ａ）　’にイネーブルするためのＲ２。

Ｒ２Ｂ入力線へ送られる。このクロック信号が元のレベ
ルに戻ると、タイマー（９４Ａ）はカウントを停止する
。しかし、クロック信号が戻らない限り。

タイマー（９４Ａ）はカウントダウンを続ける。そのＴ
Ｃ２出力はトリガラッチ（９５１Ａ）のデータ入力とな
る。

トリガラッチ（９５１Ａ）へのクロック入力は、タイマ
ー（９４Ａ）からのＬＤ２信号である。この信号線は、
スライバが消滅すると高になる。スライ・々があつｔと
しても、スライバの消滅後（クロック信号が元のレベル
へ戻った後）、トリガが発生する。タイマー（９４Ａ）
がスライバの消滅した時点で計時終了していたら、Ｔｅ
３は高になシ、トリガラッチ（９５１Ａ）へのデータ入
力をディスエーブルする。スライバが消滅した時点でタ
イマー（９４Ａ）が計時終了していなければ、ＴＣ２信
号は低であり、ＬＤ２信号が高になったときトリガ信号
が発生する。

クオリファイイベントとして選ばれた組合せ（ハ）は、
レコグナイデ（８３Ｂ）からＲ１、ＲＩＢ線へ導かれる
。このイベントはＬＤＩ信号をイネーブルする。

即ち、ＬＤＩ信号を低にしてトリガラッチ（９５１Ａ）
へのデータ入力に影響を与えないようにする。このクオ
リファイ組合せが消滅すると、ＬＤＩ信号は高になりデ
ータ人力をディスエーブルして、トリガラッチ（９５１
Ａ）のトリガ信号発生を阻止する。第３２図だこのトリ
ガモードの状態図を示す。

過渡時間違反モード このモードでのトリガイベントは、１つのチャンネルに
おいて検出される、予め定めた時間よシ長く持続する過
渡状態である。他のチャンネルはクオリファイイベント
の設定に用いることができる。次に例を示す。

Ｗｈｉｌｅ　Ｑｕａｌｉｆｉｅｒ＝ＬｏｗＴｒ１ｇｇ＠
ｒ　０ｎ Ｔ　　　　　Ｌａｓｔｉｎｇ、＞１０　ｎｓ　　　＠精
山 ＨＨＸＩ、　　　ＨＸＬ　　　　　　　　　　　　　　
　　　］ＳＴ回路（財）からの過渡信号ＳＴはモード制
御回路（至）を介してＲ２、ＲＩＢ線に送られ、タイマ
ー（９４Ａ）をイネーブルする。タイマー（９４Ａ）か
らのＴＣ２信号はトリガラッチ（９５１Ａ）のクロック
入力となる。

トリガラッチ（９５１Ａ）へのデータ入力はクオリフア
イ信号ＱＢによって与えられる。トリガイベントが予め
定めた時間持続すると、　ＴＣ２信号が高になシ。

トリガラッチ（９５１Ａ）にデータ入力をラッチさせる
。

このとき、Ｑ信号が存在すればトリガラッチ（９５１Ａ
）はトリガ信号を発生する。タイマー（９４Ａ）が計時
終了する前にＳＴ倍信号消えると、タイマー（９４Ａ）
は自動的に再ロードされ、このモードが断念に開始され
る。

クオリフアイイベントとして選ばれ次組合せ（至）は、
レコグナイザ（８３Ｂ）によシ検出され、この認識信号
は、モード制御回路−を介して入力線Ｒ１゜ＲＩＢに導
かれタイマー（９４Ｂ）をイネーブルする。

クオリファイイベントが現われている間、ＬＤＩが低に
なり、トリガラッチ（９５１Ａ）へのデータ入力をイネ
ーブルする。クオリファイイベントが消えると、ＬＤＩ
は高になシデータ入力をディスエーブルしてトリガラッ
チ（９５１Ａ）のトリガ信号発生を阻止する。このトリ
ガモードの状態図を第３３図に示す。

以上１本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく、構成及びその細部において
発明の変形・変更を行うことは可能である。

〔発明の効果〕

本発明のトリガ装置によれば、第１及び第２閾値レベル
を設け、その中間の過渡論理レベルについてもトリガ発
生条件となし得るようにし几ので、特に、デジタル信号
のアナログ特性′Ｊｋ観測しようとする用途には有益な
トリガ動作が行える。また、この過渡論理レベルの採用
と相俟って、従来なかった新規なトリガモードを提供す
るので、極めて多種・広範囲のトリガ条件の設定が可能
になる。

従って、このトリガ装置を備えた計測機器は、電子回路
の設計、開発、故障診断等において強力なツールとなる
。

【図面の簡単な説明】

第１図は、本発明のトリガ装置αＱを入力回路（１）、
表示装置（至）と共に示すブロック図、第２図は、第１
図の比較回路（１４０）及びワードレコグナイザ■を示
すブロック図、第３Ａ及び第３Ｂ図は、第２図のワード
レコグナイデ■内の高速入力回路６η及びレコグナイデ
ブロック幸の回路図、第４図は高速入力回路０υのブロ
ック図、第５図はレコグナイデブロック（イ）を構成す
るレコグナイザマルチプレクサ（ＲＥＣＭＵＸ）の回路
図、第６図は、ワードレコグナイデ■内のＳＴ回路（財
）の回路図、第７図は、ワードレコグナイデ■内のクロ
ック回路（イ）の回路図、第８図は、ワードレコグナイ
ザ翰内のモード制御回路Ｈの回路図、第９図は、ワード
レコグナイデ■内の高速出力回路（イ）の回路図、第１
Ｏ図は、第９図のフィルタ（８７１）の回路図、第１１
図は、ワードレコグナイザ団内のクロックモード回路■
のブロック図、第１２図は、第１１図のクオリファイア
回路（８９１）の回路図、第１３図は第１１図のクロッ
クトリガ回路（８９２）の回路図、第１４図は、第１１
図のステータス回路（８９３）の回路図、第１５図は、
第１図のステートマシン軸のブロック図、第１６Ａ及び
第１６Ｂ図は、ステートマシン軸内のタイマー（財）の
回路図、第１７Ａ及び第１７Ｂ図は、ステートマシン軸
内のトリガ回路員の出力回路（９５１）の回路図、第１
８図はトリガ回路（ト）の遅延発生器（９５２）の回路
図、第１９図は、トリガ回路（至）のマルチモードシー
ケンサ（９５３）の回路図、第２０図は、クロックペー
ストリガモードにおけるμＰ＃Ｊ作のフローチャート、
第２１乃至第２４図は、クロックペーストリガモードの
各モードの状態図、第２５図は、時間ペーストリガモー
ドにおけるμｐｂ作のフローチャート、第２６乃至第３
３図は時間ペーストリガモードの各モードの状態図であ
る。 図中、川はワードレコグナイデ、銅はステートマシン、
ｅυは高速入力回路（Ｈ８ＩＮ）、（１４０）は比較回
路を示す。

Claims (1)

1. 【特許請求の範囲】 １、複数の入力信号を受けて、各入力信号を、第１閾値
   レベルより高い高論理レベル、第２閾値レベルより低い
   低論理レベル及び上記第１及び第２閾値レベル間の過渡
   論理レベルから成る３つの論理レベルで再生する論理レ
   ベル弁別手段と、 上記３つの論理レベルで再生された複数の入力信号を予
   め定めた複数の論理レベルの組合せから成るトリガイベ
   ントと比較して一致したときにトリガ信号を発生するト
   リガイベント検出手段と を具えたトリガ装置。 ２、上記第１及び第２閾値レベルは調整可能であること
   を特徴とする特許請求の範囲第１項記載のトリガ装置。 ３、上記トリガイベント検出手段は、予め定めた論理レ
   ベルの第１組合せの検出に続いて予め定めた論理レベル
   の２つの第２組合せのうちのいずれかを検出したときト
   リガ信号を発生する特許請求の範囲第１項記載のトリガ
   装置。 ４、上記トリガイベント検出手段は、予め定めた論理レ
   ベルの第１組合せの検出に続いて、予め定めた論理レベ
   ルの２つの第２組合せのうちのいずれをも検出しなかつ
   たときトリガ信号を発生する特許請求の範囲第１項記載
   のトリガ装置。 ５、上記トリガイベント検出手段は、上記複数の入力信
   号のうちの１つをクロック信号として用い、該クロック
   信号のクロックパルス検出前または後の予め定めた時間
   内に、上記クロック信号として利用した入力信号以外の
   少くとも１つの入力信号において上記過渡論理レベルを
   検出したときトリガ信号を発生する特許請求の範囲第１
   項記載のトリガ装置。 ６、上記トリガイベント検出手段は、１入力信号におい
   て、予め定めた時間内に、その論理レベルが予め定めた
   論理レベルから変化し再び元の論理レベルに戻つたとき
   トリガ信号を発生する特許請求の範囲第１項記載のトリ
   ガ装置。 ７、上記トリガイベント検出手段は、１入力信号におい
   て、上記過渡論理レベルが予め定めた時間より長く持続
   したときトリガ信号を発生する特許請求の範囲第１項記
   載のトリガ装置。