SU1513450A1 - Сигнатурный анализатор - Google Patents
Сигнатурный анализатор Download PDFInfo
- Publication number
- SU1513450A1 SU1513450A1 SU874297422A SU4297422A SU1513450A1 SU 1513450 A1 SU1513450 A1 SU 1513450A1 SU 874297422 A SU874297422 A SU 874297422A SU 4297422 A SU4297422 A SU 4297422A SU 1513450 A1 SU1513450 A1 SU 1513450A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- signature
- output
- trigger
- analyzer
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Изобретение относитс к вычислительной технике и может использоватьс дл контрол и диагностировани дискретных объектов. Цель изобретени - расширение функциональных возможностей сигнатурного анализа. Анализатор содержит формирователь сигнатур, представл ющий собой регистр сдвига 2 с сумматором 1 по модулю два в цепи обратной св зи, блок 3 индикации, первый триггер 4, два элемента И 5 и 6, два элемента 7 и 8 задержки, блок 9 сравнени , второй триггер 10, индикатор 11. Анализатор позвол ет получать сигнатуры, характеризующие состо ние объекта контрол от момента старта до первого сбо . 1 ил.
Description
8
10
И
СЛ
00
СЛ
Т 2
гу/
инфорп.
CUHXft,
старпп с/поп
12
i1513A50
Изобретение относитс к вычисли- тельной технике и может быть использовано дл кодировани технического состо ни цифровых систем, их конт- г рол и поиска в них неисправных эле - ментов.
Цель изобретени - расширение функциональных возможностей за счет получени укороченной сигнатуры, ю характеризующей состо ние объекта от момента Старт до первого сбо .
На чертеже представлена схема сигнатурного анализ-атора.
Сигнатурньй анализатор содержит 15 Формирователь сигнатур, состо щий из сумматора 1 по модулю два, регистра 2 сдвига, блок 3- индикации, первый триггер 4, элементы И 5 и 6, элементы задержки 7 и 8, блок 9 срав- 20 нени , второй триггер 10, индикатор 11 и элемент ИЛИ 12, входы Информаци , Синхронизаци , Старт Стоп, Сброс.
Цифровой объект 13 не входит в 25 состав анализатора и приводитс лишь дл по снени его работы.
Блок 3 индикации предназначен дл отображени двоичного кода, получаемого на регистре 2 сдвига. В соот- 30 ветствии с назначением блок 3 индикации содержит дешифратор, на вход которого поступает двоичньй код, и семисегментные индикаторы, св занные по входу с выходом дешифратора. Сигнатурньй анализатор работает следующим образом.
Предполагаетс , что цифровой объект 13 солеожит внутри себ встроен- ньй стимул тор, обеспечивающий де- 40 терминированное возбуждение объекта 13 в режиме его контрол , по команде Пуск объект 13 имеет также установку в нуль.
Перед началом работы входы Ин- д формаци , Синхронизаци , Старт Стоп и Сброс подключаютс к соответствующим выходам объекта 13.
По сигналу Сброс.(установка в начальное состо ние объекта 13) в исходное состо ние также устанавливаетс и устройство. При этом в состо ние логического нул устанавливаютс первьй триггер 4 (через элемент ШШ 12) и триггер 10. Нулевой логический уровень выхода первого триггера 4 закрьшает элементы И 5 и 6, а второго триггера 10 - индикатор 11, который не светитс . Затем
50
55
5 0
5
0 0
0
5
по команде Пуск осуществл етс запуск стимул ции объекта 13 и выработка сигнала Старт, которьй жестко св зан с процессом запуска стимул ции . По сигналу Старт первьй триггер 4 устанавливаетс в состо ние логической единицы и открывает элементы И 5 и 6.
В результате стимул ции цифрового объекта 13 контрольными воздействи ми в его контрольных точках вырабатываютс реакции на эти воздействи - двоичнью последовательности, которые собственно и вл ютс информацией , отражающей техническое состо ние (исправное или неисправное) цифрового объекта 13.
С помощью автоматического или ручного щупа вход Информаци соедин етс с контрольной точкой объекта 13. При этом двоична последовательность через открытьй элемент И 6 поступает на вход первого элемента 7 задержки и на первьй вход блока 9 сравнени и далее с выхода первого элемента 7 задержки на информацион- ньй вход сумматора 1 и вход второго элемента 8 задержки, с выхода которого - на второй вход блока 9 сравнени . С помощью синхроимпульсов, поступающих на вход синхронизации регистра 2 сдвига, через вход Синхронизаци и через открытьй элемент И 5 осуществл етс преобразование длинных, двоичных последовательностей в компактные ключевые слова. Это осуществл етс путем сдвигов на каждом такте синхронизации суммы по модулю два соответствующих битов двоичной последовательности и значени бита цепи обратной св зи, поступающего с выхода регистра 2 сдвига на вход обратной св зи сумматора 1. При благополучном ходе преобразовани (когда не возникает случайного нежелательного попадани фронта импульса двоичной последовательности на фронт импульса синхронизации и, следовательно , на первом и-втором входах блока 9 сравнени присутствуют в момент тактировани сигналы одного и того же логического уровн ) процесс преобразовани завершаетс по сигналу Стоп, KOTopbtti через элемент ШП1 12 устанавливает первьй триггер 4 в состо ние логического нул . При этом закрываютс элементы И 5 и 6, а в блоке 3 индикации высвечиваетс
51513450
ключевое слово (сигнатура), характеризующее техническое состо ние объекта в данной контрольной его точке.
Ф
щи
Аналогичным образом осуществл етс получение сигнатур и в других контрольных точках объекта 13.
: При неблагополучном ходе преобразовани (когда возникает случайное нежелательное попадание фронта импульса двоичной последовательности на фронт импульса синхронизации) сигналы на первом и втором входе блока 9 сравнени имеют разньй логический уровень, в результате чего на ее выходе вырабатьшаетс сигнал несравнени , который, устанавлива в нулевое состо ние триггер 4, прекращает процесс преобразовани и, устанавлива в нулевое состо ние второй триггер 10, индицирует сбой на индикаторе 11. Предлагаемый сигнатурньй анализатор позвол ет получать и использовать эталонные сигнатуры и в этом неблагопри тном случае. Так как процесс кодировани завершаетс после первого сбо , то отображаема на блоке 3 индикации сигнатура при устойчивой временной диаграмме состо вшегос процесса будет также устойчивой . Она будет отличатьс от благопри тной сигнатуры лишь тем, что характеризует процесс от момента Старт не до момента Стоп, а до момента первого сбо . Такие сигнатуры должны фиксироватьс с признаком укороченна .
В отличие от известного предлагаемое изобретение позвол ет своевременно (при получении эталонных сигнатур) вы вл ть неустойчивые сигнатуры и формировать из.них укороченные устойчивые сигнатуры, пригодные дл практического использовани в процессе контрол и диагностики цифровых . объектов.
Составитель М.Иванов Редактор Л.Зайцева Техред Л .Олийнык Корректор О.Ципле
3-аказ 6080/48
Тиоаж 668
BHIiИЛИ Государственного комитета по изобретени м и открыти м при ГКИТ СССР 113035, Москва, Ж-35, Раушска наб., д. А/5
Claims (1)
- Формула изобретени .:Сигнатурньй анапизатор, содержащий формирователь сигнатур, блок инд икации , первьш триггер и два элемен- та И, причем управл ющий вход Старт сигнатурного анализатора соединен с единичным входом первого триггера, выход которого соединен с первыми .входами первого и второго элементов И, вторые входы которых соединены соответственно с синхронизирующим и информационным входами сигнатурного анализатора, группа информационныхвыходов формировател сигнатур соединена с группой информационных входов блока индикации, выход первого элемента И соединен с тактовым входом формировател сигнатур, о т л и -чающийс тем, что, с целью расширени функциональных возможностей анализатора за счет получени сигнатуры, характеризующей состо ние объекта от момента Старт допервого сбо , он дополнительно содержит два элемента задержки, блок сравнени , второй триггер, индикатор и элемент ЬШИ, выход которого соединен с .входом сброса первого тригге-Р выход первого элемента И соеди-. нен со стробирующим входом блока сравнени , выход которого соединен с первым входом элемента РШИ и единичным входом второго триггера, выход которого соединен с информационным входом индика;гора, вход Стоп сигнатурного анализатора соединен с BTOpbiM входом элемента ИЛИ, третий вход которого соединен с входом сброса второго триггера и входом сброса сигнатурного анализатора, выход второго элемента И соединен с входом первого элемента задержки и первым входом блока сравнени ., второй вход которого подключен к выходу второгоэлемента задержки, вход которого соединен с информационньм входом формировател сигнатур и выходом первого элемента задержки.Подписное
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874297422A SU1513450A1 (ru) | 1987-08-17 | 1987-08-17 | Сигнатурный анализатор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874297422A SU1513450A1 (ru) | 1987-08-17 | 1987-08-17 | Сигнатурный анализатор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1513450A1 true SU1513450A1 (ru) | 1989-10-07 |
Family
ID=21324421
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874297422A SU1513450A1 (ru) | 1987-08-17 | 1987-08-17 | Сигнатурный анализатор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1513450A1 (ru) |
-
1987
- 1987-08-17 SU SU874297422A patent/SU1513450A1/ru active
Non-Patent Citations (1)
Title |
---|
Электроника, 1977, № 5, с. 23-33. Авторское свидетельство СССР № 851410, кл. С 06 F 11/16, 1979. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4553090A (en) | Method and apparatus for testing a logic circuit using parallel to serial and serial to parallel conversion | |
SU1513450A1 (ru) | Сигнатурный анализатор | |
RU1805471C (ru) | Устройство дл контрол логических блоков | |
SU1234841A1 (ru) | Устройство дл контрол логических блоков | |
SU1554000A1 (ru) | Устройство дл контрол состо ни датчиков | |
SU1059576A1 (ru) | Устройство дл контрол цифровых узлов | |
SU375777A1 (ru) | Преобразователь «код — временной интервал» | |
SU1218386A1 (ru) | Устройство дл контрол схем сравнени | |
SU1160414A1 (ru) | Устройство дл контрол логических блоков | |
SU1553980A1 (ru) | Устройство дл контрол логических блоков | |
SU1543396A1 (ru) | Генератор испытательных последовательностей | |
SU1338028A2 (ru) | Устройство выделени одиночного @ -го импульса | |
SU754338A1 (ru) | Устройство для измерения временных параметров электронных схем1 | |
SU1520518A1 (ru) | Устройство дл диагностировани логических блоков | |
SU1160417A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1279063A1 (ru) | Устройство дл автоматической проверки преобразовател угла поворота вала в код | |
SU1024924A1 (ru) | Устройство дл контрол логических узлов | |
SU942025A1 (ru) | Устройство дл контрол и диагностики дискретных объектов | |
SU1439602A1 (ru) | Устройство дл контрол объектов дискретного действи | |
SU511719A2 (ru) | Датчик испытательных комбинаций параллельного кода | |
SU1562847A1 (ru) | Устройство дл неразрушающего контрол изделий | |
SU1403097A1 (ru) | Устройство дл контрол полупроводниковой пам ти | |
RU1829036C (ru) | Тестопригодный цифровой автомат | |
RU2002301C1 (ru) | Устройство дл определени показателей надежности объектов | |
SU1352421A1 (ru) | Логический пробник |