SU1024924A1 - Устройство дл контрол логических узлов - Google Patents

Abstract

1.. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ УЗЛОВ, содержащее генератор тестов, блок управлени , анализатор сигнатур, причем группа информационных выходов генератора тестов соединена с входами провер емых узлов, первый управл ющий выход генератора тестов соединен с первым входом блока управлени , второй вход которого соединен с вторым управл ющим выходом генератора тестов, синхровход которого соединен с первым выходом блока управлени , второй выход которого соединен с синхровходом анализатора сигнатур, управл ющий вход которого соединен с третьим выходом блока управлени , третий вход которого соединен с выходом анализатора сигнатур, четвертый вход блока управлени   вл етс  входом запуска устройства, о т л и чающеес  тем, что, с целью повышени  быстродействи , в него введен мажоритарный блок, и групп (где п - число провер емых узлов) информационных входов которого соединены соответственно с п группами выходов провер емых узлов, группа выходов мажоритарного блока соединена соответственно с группой информационных входов анализатора сигнатур, выход которого соединен с управл ющим входом анализатора сигнатур, второй выход блока управлени  соединен с синхровхо . дом мажоритарного блока. 2.Устройство по п. 1, о т л и ч а ю щ е е с   тем, что мажоритарный блок содержит п мажоритарных элементов , дешифратор, узел индикации, причем информационные входы блока индикации соединены соответственно с выходами дешифратора, управл ющий вход которого соединен с синхровхоI дом блока индикации и  вл етс  синхровходом блока, управл ющий вход блока индикации  вл етс  управл ющим входом блока, выходы мажоритарных элементов соединены соответственно с информационными входами, дешифратор ра и  вл ютс  группой выходов блока tt групп информационных входов блока соединены соответственно с входами Ю мажоритарных элементов. Oil 3.Устройство по п, 1, о т л и CD чающеес , тем, что блок управto лени  содержит два триггера, генера (i тор импульсов, элемент И, элемент И-НЕ J п.ричем выход первого триггера соединен с управл ющим входом генератора импульсов, выход которого соединен .с первым входом элемента И и  вл етс  первым выходом блока, второй выход которого соединен с выходом элемента И, второй вход которого соединен с единичным входом второго триггера и  вл етс  первым входом блока, второй вход которого соединен с первым входом элемента И-НЕ,

Description

с нулевым входом второго триггера, И-НЕ, выход которого соединен с нувыход которого  вл етс  третьим вы- левым входом первого триггера, едиходом блока, третий вход которого ничный вход которого  вл етс  четсоединен с вторым входом элемента вертым входом блока.

102A92i|

i Изобретение относитс  к вычислительной технике, в частности к аппаратуре контрол  логических вычислительных машин, и может быть использовано в электронике дл  контрол  логических микросхем средней и большой степени интеграции, а также .в составе автоматических комплексов и автоматизированных систем управлени  производства ТЭЗов, контролеров и других логических блоков, Известно устройство дл  контрол  микросхем, где в качестве аппаратурного стимул тора используетс  двоичный счетчик, а в качестве регистра тора выходов - блок сравнени  с выходами эталонной микросхемы 1J . Недостатком этого устройства  вл етс  необходимость эталонной микро схемы, потому что неисправности сиетемы стимул ции максируютс  совпадающими выходами эталонной и контролируемой микросхем, так как стимул ци  производитс  параллельно и не. контролируетс , . Наиболее близким к изобретению по технической сущности  вл етс  . устройство дл  обнаружени  неисправностей , содержащее генератор тестов, блок управлени , анализатор сигнатур причем группа информационных выходов генератора тестов соединена с входам провер емого узла, первый управл ющий выход генератора тестов соединен с первым входом блока управлени , второй вход которого соединен с вторым управл ющим выходом генератора тестов, синхровход которого соединен с первым выходом блока управлени , второй выход которого соединен с синхровходом анализатора сигнатур, управл ющий вход которого соединен с третьим выходом блока управлени , третий вход которого соединен с выходом анализатора сигнатур, четвертый вход блока управлени   вл етс  входом запуска устройства И , Недостатками известного устройст- ва  вл ютс  невозможность проверки одновременно нескольких провер емых узлов и невозможность в случае обнаружени  неисправности осуществл ть проверку оставшихс  провер емых узпов, что снижает быстродействие. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  тем, что в устройство дл  контрол  Логических узлов, содержащее генератор тестов, блок управлени , анализатор сигнатур, причем группа информационных выходов генератора тестов соединена с входами провер емых узлов, первый управл ющий выход генератора тестов соединен с первым входом блока управлени , второй вход которого соединен с вторым управл ющим выходом генератора тестов, синхрсвход которого соединен с первым выходом блока управлени , второй выход которого соединен с синхровходом анализатора сигнатур, управл ющий вход которого соединен с третьим выходом блока управлени , третий вход которого соединен с выходом анализатора сигнатур, четвертый вход блока управлени   вл етс  входом запуска устройства, введен мажоритарный блок, п групп (где п число провер емь1х узлов информационных входов которого соединены соответственно с П группами выходов провер емых узлов, группа выходов мажоритарного блока соединена соответственно с группой информационных входов анализатора сигнатур, выход которого . соединен с управл ющим входом анализатора сигнатур, второй выход блока управлени  соединен с синхровходом мажоритарного блока. При этом иажоритарный блок содержит |i мажоритарных элементов, дешифратор , узел индикации, причем информационные входы блока индикации соединены соответственно с выходами дешифратора, управл ющий вход которого соединен с синхровходом блока индикации и  вл етс  синхровходом блока, управл ющий вход блока индикации  вл етс  управл ющим входом блока, выходы мажоритарных элементов соединены соответственно с информаци онными входами дешифратора и  вл ютс  группой выходов блока, п групп информационных входов блока соединены соответственно с входами мажоритарных элементов. Кроме того, блок управлени  содержит два триггера, генератор импульсов , элемент И, элемент И-НЕ, причем выход первого триггера соединен с управл ющим входом генерато ра импульсов, выход которого соедин с первым входом элемента И и  вл етс  первым выходом блока, второй выход которого соединен с выходом элемента И, второй вход которого со динен с единичным входом BToporq триггера и  вл етс  первым входом блока, второй вход которого соедине с первым входом элемента Й-НЕ, с нулевым входом второго триггера, выход которого  вл етс  третьим выходом блока, третий вход которого соединен с вторым входом элемента И-НЕ, выход которого соединен с нулевым входом первого триггера, ед ничный вход которого  вл етс  четве тым входом блока. На фиг. V показана схема предлаг емого устройства на фиг. 2 - блок управлени { на фиг. 3 - генератор тестов;на фиг. k - мажоритарный, блок; на фиг. 5 анализатор сигнат Устройство содержит блок 1 управ лени , генератор 2 тестов, анализатор 3 сигнатур и мажоритарный блок Ц. Одинаковые выходы провер емых узлов 5.1 -5.3 соединены с соответствующими входами мажоритарного бло ка 4. Блок 1 управлени  содержит элеме ИЛИ-НЕ 6, триггер 7, генератор 8 им пульсов, триггер 9 и элементИ 10. При подаче разрешающего уровн  Начало контрол  на вход 11 триггер 7 разрешает работу генератора 8 импульсов, который формирует на вых де 12 синхроимпульсы, поступающие на элемент И 10 и генератор 2 тесто При поступлении разрешающего уровн  по входу 13 от генератора 2 триггер 9 формирует сигнал Пуск высокого уровн  на выходе I, а элемент И 10 при этом пропускает синхроимпульс на выход 15, поступающий на мажоритарный блок . Триггер 7 управлени  запрещает работу генератора 8 импульсов при поступлении сигнала Неправильна  сигнатура на вход 16 от анализатора 3 сигнатур и Конец контрол  на вход 17 от генератора 2 тестов. Триггер 9 при поступлении сигнала Конец контрол  на вход 17формирует команду Стоп низкого уровн  на выход 1. Генератор 2 тестов содержит узел 18считывани , узел 19 пам ти, буферный регистр 20, узел 21 контрол  по четности и элемент И 22.При поступлении синхроимпульса на вход .12 узел 18считываний формирует адрес узла 19и сигнал записи в буферный регистр 20. На выходной шине узла 19 формируетс  параллельный код, который переписываетс  в буферный регистр 20 по команде записи. Узел 21 формирует разрешающий уровень при совпадении выходов узла 19 пам ти и буферного регистра 20. При несовпадении выходов узел 21 формирует запрещающий уровень, узел 18 считывани  блокируетс  на текущем адресе и при поступлении следующего синхроимпульса по входу 12 производит повторную запись в буферный регистр 20. Этим же уровнем блокируетс  формирование разрешающего урбвн  на выходе 13 элемента 22. Разр дность используемой двоичной комбинации на выходной шине зависит от количества входов контролируемых логических блоков 5. - 5..3. Два старших разр да выходной шины узла 19 выполн ют следующие функции. При считывании последней тестовой комбинации по вление уровн  логического нул  в предпоследнем разр де соответствует выдаче команды Конец измерени  на выходе 17. Уровень логического нул  в старшем разр де выходной шины узла 19 блокирует формирование разрешающего уровн  на выходе 23. Это необходимо дл  организации начальных установок дл  контролируемых логических узлов 5.1 - 5.3. Мажоритарный блок имеет входы 2, мажоритарные элементы 25.1 2511 , где П - число контролируемых выходов логических узлов (ni 1-1б), дешифратор 26 и узел 27 индикации. Мажоритарные элементы 25 осуществл ЮТ мажорирование (выбор по большинс ву) . При этом на выходе 28 мажоритар ного элемента 25 формируетс  информа ци , присутствующа  на большинстве его входов 2. Узел 27 индикации в .зависимости от наличи  на входе 15 синхроимпульсов и на входе 16 - сигнала Неправильна  сигнатура включает лампочки Контроль повторить или Брак. При правильном функционировании всех контролируемых логических блоков индикаци  отсутствует. Анализатор 3 сигнатур содержит распределитель 29 импульсов, регистр с элементами 30 сложени  по модулю два, peгиcтt) 31 пам ти, узел 32 сравнени  и узел 33 пам ти. Начальна  установка производитс  сигналом Пуск высокий уровень), поступающим на вход И распределител  29 импульсов. С этого момента до при хода команды Стоп (низкий уровень) на вход Н, при поступлении каждого синхроимпульса на вход ,15 р аспределитель импуль ов формирует импульсы, управл ющие работой анализатора 3 сигнатур. На входы 28.1 - 28.16 регистра сдвига с элементами 30 сложени  по модулю два поступает информаци  с выходов мажоритарного блока Регистр с элементами 30 сложени  по модулнэ два имеет обратные св зи, кот торые совместно с входами 28.1-28.16 соединены с элементами сложени  по модулю два. Сформированный таким образом код  вл етс  сигнатурой, котора  поступает в регистр 31 пам ти дл  хранени . Узел 32 сравнени производит по команде распределител 29 импульсов сравнение сигнатур, хран щихс  в регистре 31 пам ти и узле 33 пам ти. При несовпадении сигнатур формируетс  команда Непра вильна  сигнатура, поступающа  на выход 16. Устройство работает следующим образом. При подаче разрешающего уровн  Начало контрол  блок 1 управлени  формирует синхроимпульсы, которые поступают на вход генератора 2 гее-. тов. На выходе.генератора 2 тестов формируетс  необходимое количество комбинаций, устанавливающих контролируемые логические блоки 5.1-5-3 в исходное состо ние. Затем генерато 2 тестов формирует разрешающий уро24 вень и синхроимпульс блока 1 управлени  поступает на мажоритарный блок .Мажоритарный блок k производит сравнение каждого разр да и форми-рует на выходах параллельный код, соответствующий мажоритарнодти. Если информаци  на входах мажоритарных элементов не совпадает, мажоритарный блок А в зависимости от присутстви  синхроимпульса и команды Неправильна  сигнатура индицирует номер контролируемого логического узла Брак, Контроль повторить. При правильном функционировании всех контролируемых логических блоков индикаци  отсутстйует . Параллельный код с выходов мажоритарного блока k поступает на входы анализатора 3 сигнатур, который преобразует его в последовательность шестнадцатиричных комбинаций . или сигнатуру. Сигнатура формируетс  после каждой тестовой комбинации и сравниваетс  с расчетной (эталонной ) . Контроль автоматически прекращаетс  при по влении неправильной сигнатуры и после последней правильной . Контролируемые логические узлы 5.1 - 5-3 признаютс  годными, если верна последн   сигнатура и нет индикации Крак. Если индикаци  Брак есть, индицируемые логические блоки забраковываютс  , а остальные признаютс  годными. Если контроль прерываетс  и есть индикаци  Контроль повторить, . индицируемый логический блок проходит повторный онтроль в составе следующей контролируемой группы. Применение мажоритарного блока в устройствах контрол , приводит к значительному увеличению количества оборудовани  (дл  трехвходовых мажоритарных элементов - в три раза). Этим объ сн етс  их ограниченное распространение . В предлагаемом устройстве утраиваетс  количество контролируемых блоков, а не каналов, передающих информацию, т.е. недостаток становитс , таким образом, преимуществом. Однако наличие мажоритарного блока само по себе не только не решает задачу контрол , но и не повышает производительность . Дл  реализации положительного эффекта от мажоритарности необходимо распознать полученную информацию, т.е. определить соответствие правильному функционированию логического блока. Эту задачу решает анализатор сигнатур. Совместное функционирование мажоритарного блока и

анализатора сигнатур имеет и другие существенные преимущества. В устройстве при обнаружении одного или двух (не одновременно) непригодных логических блоков контроль повтор етс , благодар  чему более полезно используетс  ресурс устройства. Кромеп того, если вы влена неправильна  сигнатура, а в контролируемой партии имеетс  .выгодный логический блок, он не будет забракован. Например., при необходимости отбора определенного количества исправных логических блокоб партии при проверке анализатором сигнатур возможна така  ситуаци , при которой логический блок будет забракован в конце испытани  и все проведенные тесты оказываютс 

фактически бесполезными. При контроле в аналогичной ситуации предлагаемым устройством контроль будет доведен до конца, если в партии имеютс  исправные логические блоки.

Устройство можно также использовать в составе автоматических комплексов и автоматизированных систем управлени  технологическими процессами благодар  высокой производитех1ьности и достоверности контрол .

Таким образом, совместное функционирование в составе единого устройства мажоритарного блока и анализато-. ра сигнатур повышает производительность и достоверность контрол  за счет одновременного испытани  нескольких логических блоков.

L

17

/3

12

д

15

/«

-НЭ.,/

-®. )„з

Claims (3)

1.. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ УЗЛОВ, содержащее генератор тестов, блок управления, анализатор сигнатур, причем группа информационных выходов генератора тестов соединена с входами проверяемых узлов, первый управляющий выход генератора тестов соединен с первым входом блока управления, второй вход которого соединен с вторым управляющим выходом генератора тестов, синхровход которого соединен с первым выходом блока управления, второй выход которого соединен с синхровходом анализатора сигнатур, управляющий вход которого соединен с третьим выходом блока управления, третий вход которого соединен с выходом анализатора сигнатур, четвертый вход блока управления является входом запуска устройства, о т л и чающееся тем, что, с целью повышения быстродействия, в него введен мажоритарный блок, и групп (где и - число проверяемых узлов) информационных входов которого соединены соответственно с η группами выходов проверяемых узлов, группа выходов мажоритарного блока соединена соответственно с группой информационных входов анализатора сигнатур, выход которого соединен с управляющим входом анализатора сигнатур, второй выход блока управления соединен с синхровходом мажоритарного блока.

2. Устройство по π. 1, о т л и - ч а ю щ е е с я тем, что мажоритарный блок содержит η мажоритарных элементов, дешифратор, узел индикации, причем информационные входы блока индикации соединены соответственно с выходами дешифратора, управляющий вход которого соединен с синхровходом блока индикации и является синхровходом блока, управляющий вход блока индикации является управляющим входом блока, выходы мажоритарных элементов соединены соответственно с информационными входами, дешифратор ра и являются группой выходов блока Ц групп информационных входов блока соединены соответственно с входами мажоритарных элементов.

3. Устройство по п. ^отличающееся тем, что блок управления содержит два триггера, генератор импульсов, элемент И, элемент И-НЕ, причем выход первого триггера соединен с управляющим входом генератора импульсов, выход которого соединен с первым входом элемента И и является первым выходом блока, второй выход которого соединен с выходом элемента И, второй вход которого соединен с единичным входом второго триггера и является первым входом блока, второй вход которого соединен с первым входом элемента И-НЕ,

SU „,1024924 с нулевым входом второго триггера, выход которого является третьим выходом блока, третий вход которого соединен с вторым входом элемента

И-НЕ, выход которого соединен с ну левым входом первого триггера, еди ничный вход которого является четвертым входом блока.