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Die vorliegende Erfindung betrifft ein Verfahren zum Testen einer Speichervorrichtung
und insbesondere ein Verfahren zum Testen einer Speichervorrichtung wie beispielsweise
einer Halbleiterspeichervorrichtung, die in ihrem Inneren mit einer Schaltung ausgerüstet
ist, die ein internes Signal erzeugt, welches einen feststehenden Zyklus hat, der asynchron
zu einem Signal von außen ist.
Beschreibung des Standes der Technik
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Eine Vorrichtung, die flüchtige Speicherzellen eines dynamischen Direktzugriffspeicher-
Prozesses (DRAM) verwendet, erfordert einen Auffrischvorgang, um eine Datenzerstörung
zu verhindern, die durch Belegt halten von Zellen verursacht wird. In Abhängigkeit von
dem Produkt gibt es jedoch einige, die automatisch die Auffrischsteuerung innerhalb der
Vorrichtung durchführen, ohne daß von außen eine Auffrischsteuerung erforderlich ist.
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Eine derartige Speichervorrichtung ist normalerweise in ihrem Inneren mit einer Schaltung
ausgerüstet, die ein Signal (internes Signal) erzeugt, das einen feststehenden Zyklus hat,
und der Auffrischvorgang der Speicherzellen wird basierend auf dem Zyklus des internen
Signals gesteuert.
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Der Zyklus des internen Signals einer derartigen Speichervorrichtung wird oft auch als ein
kritisches Signal verwendet, das verschiedene Eigenschaften und Schaltkreisgrenzen der
Vorrichtung dominiert. Unter diesen Umständen wird die Signalform des internen Signals
normalerweise im Testmodus oder dergleichen nach außen genommen, um für die
Bewertung, die Analyse und dergleichen verwendet zu werden.
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Herkömmlicherweise ist die Messung des Zyklus des internen Signals einer
Speichervorrichtung durchgeführt worden, indem das zu messende Signal von der internen Schaltung
an einen externen Meßstift der Speichervorrichtung mittels eines Testschaltungsteils
innerhalb der Speichervorrichtung ausgegeben worden ist und der Stift an ein Signal vom
Meßinstrument, wie beispielsweise ein Oszilloskop, angeschlossen worden ist.
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In einem derartigen Fall ist der Testschaltungsteil innerhalb der Speichervorrichtung durch
einen Eingangsschaltungsteil und eine Schalt-Schaltung (SW) gebildet, die als ein Zusatz
zu der Standardkonfiguration der Speichervorrichtung vorgesehen sind.
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In der Fig. 18 ist ein Beispiel der Konfiguration einer herkömmlichen
Speichervorrichtung gezeigt, die als ein statischer Direktzugriffsspeicher (SRAM) dargestellt ist, in
welchem der Schaltungsteil zum Auffrischen der Einfachheit halber der Beschreibung
weggelassen worden ist.
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Wie in der Fig. 18 gezeigt, hat die herkömmliche Speichervorrichtung im allgemeinen
eine Wortwähladreßstiftgruppe 1, eine Ziffernwählgruppe 2, eine I/O-Stiftgruppe 3, einen
/CS-Stift 4, einen /WE-Stift 5, einen /OE-Stift 6, einen Eingangsstift 7, einen Meßstift 8,
eine UND-Schaltung 9, eine UND-Schaltung 10, eine UND-Schaltung 11, einen
Zeilenadreßpufferteil 12, einen Zeilendekoderteil 13, einen Spaltenadreßpufferteil 14, einen
Spaltendekoderteil 15, einen Speicherzellenarrayteil 16, einen Dateneingangs-(DIN)-Puffer 17,
einen Eingangssteuerungsteil 18, einen Einschreibverstärkerschaltungsteil 19, einen
Leseverstärkerschaltungsteil 20, einen Ausgangssteuerungsteil 21, einen internen
Signalerzeugungsschaltungsteil 22, einen Eingangsschaltungsteil 23 und eine Schalt-(SW)-Schaltung
24.
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Von diesen Komponenten bilden der Eingangsstift 7, der Meßstift 8, der interne
Signalerzeugungsschaltungsteil 22, der Eingangsschaltungsteil 23 und die Schaltschaltung 24 einen
Testschaltungsteil 100.
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Die Wortwähladreßstiftgruppe 1, die Ziffernwähladreßstiftgruppe 2, die I/O-Stiftgruppe 3,
der /CS-Stift 4, der /WE-Stift 5 und der /OE-Stift 6 bilden die externen
Eingangs/Ausgangs-Stifte des SRAM.
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Die Wortwähladreßstiftgruppe 1 gibt die Zahlenadreßdaten für die Wortleitungswahl,
bestehend aus einer Anzahl von Bits, ein. Die Ziffernwähladreßstiftgruppe 2 gibt die
Spaltenadreßdaten für die Ziffernleitungswahl ein, bestehend aus einer Anzahl von Bits. Die
I/O-(Daten-Eingang/Ausgang)-Stiftgruppe 3 gibt Einschreibdaten in den
Speicherzellenarrayteil 16 ein und gibt Lesedaten aus dem Speicherzellenarrayteil 16 aus. Der /CS-
(Chipwähl)-Stift 4 gibt Chipwählsignale zum Setzen verschiedener Teile der
Speichervorrichtung in die Betriebsbedingungen ein.
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Der /WE-(Schreibfreigabe)-Stift 5 gibt ein Schreibfreigabesignal zum Wählen der
Schreiboperation und der Leseoperation der Daten für den Speicherzellenarrayteil 16 ein. Der
/OE-(Ausgangsfreigabe)-Stift 6 gibt ein Ausgangsfreigabesignal zum Ausgeben von
gelesenen Daten ein. Der Eingangsstift 7 gibt die Eingangsbedingungen für die Aktivierung der
Testschaltung ein. Der Meßstift 8 gibt die interne Signalform für die Messung aus.
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Die UND-Schaltung 9 erzeugt einen Hochpegelausgang, wenn sowohl der Eingang am
/CS-Stift 4 als auch der Eingang am /WE-Stift 5 beide auf niedrigem Pegel sind, und
erzeugt ansonsten einen Niedrigpegelausgang. Die UND-Schaltung 10 erzeugt einen
Hochpegelausgang, wenn der Eingang am /CS-Stift 4 auf niedrigem Pegel und der Eingang
am /WE-Stift 5 auf hohem Pegel ist, und erzeugt ansonsten einen Niedrigpegelausgang.
Die UND-Schaltung 11 erzeugt einen Hochpegelausgang, wenn der Eingang am /OE-Stift
6 auf niedrigem Pegel ist und der Ausgang der UND-Schaltung 10 auf einem hohen Pegel
ist, und erzeugt ansonsten einen Niedrigpegelausgang.
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Der Zeilenadreßpufferteil 12 erzeugt einen gepufferten Ausgang der Zeilenadreßdaten von
der Wortwähladreßstiftgruppe 1. Der Zeilendekoderteil 13 wählt eine Wortleitung durch
Dekodieren der Zeilenadreßdaten, die aus einer Anzahl von Bits bestehen. Der
Spaltenadreßpufferteil 14 erzeugt einen gepufferten Ausgang der Spaltenadreßdaten von der
Ziffernwähladreßstiftgruppe 2. Der Spaltendekoderteil 15 wählt eine Ziffernleitung durch
Dekodieren der Spaltenadreßdaten, die aus einer Anzahl von Bits bestehen.
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Der Speicherzellenarrayteil 16 ist mit einer Anzahl von Speicherzellen ausgerüstet, die in
einer Matrixform entsprechend der Wortleitungen und Bitleitungen als Array angeordnet
sind, und die Speicherzelle am Schnittpunkt der gewählten Wortleitung und Bitleitung wird
in den Schreib- oder Lesefreigabezustand gebracht.
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Der Dateneingangspuffer 17 erzeugt einen gepufferten Ausgang der Eingangsdaten von der
I/O-Stiftgruppe 3, wenn der Ausgang der UND-Schaltung 9 auf einem hohen Pegel ist. Der
Eingangssteuerteil 18 gibt Eingangsdaten von dem Eingangsdatenpuffer 17 aus, wenn der
Ausgang der UND-Schaltung 9 auf einem hohen Pegel ist.
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Der Schreibverstärkerschaltungsteil 19 verstärkt den Ausgang von der
Eingangssteuerschaltung 18 und gibt das Ergebnis an die gewählte Bitleitung aus, wenn der Ausgang der
UND-Schaltung 9 auf einem hohen Pegel ist. Der Leseverstärkerschaltungsteil 20 verstärkt
den Eingang von der Bitleitung und gibt das Ergebnis aus, wenn der Ausgang der UND-
Schaltung 10 auf einem hohen Pegel ist. Der Ausgangssteuerteil 21 gibt den Eingang von
dem Leseverstärkerschaltungsteil 20 an die I/O-Stiftgruppe 3 aus, wenn der Ausgang der
UND-Schaltung 11 auf einem hohen Pegel ist.
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Der interne Signalerzeugungsschaltungsteil 22 erzeugt ein internes Signal mit einem
feststehenden Zyklus asynchron zu einem von außen kommenden Signal. Hierbei werden unter
von außen kommenden Signalen andere Signale als eine Energieversorgung der
Speichervorrichtung verstanden, die von außen kommen, die beispielsweise einen Signaleingang an
die I/O-Stiftgruppe, die Adreßstiftgruppe, den /CS-Stift, /OE-Stift oder den Eingangsstift
und dergleichen umfassen.
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Der Eingangsschaltungsteil 23 bestimmt, ob eine vom Eingangsstift 7 eingegebene
Information die Eingangsbedingungen erfüllt oder nicht und erzeugt einen Hochpegelausgang,
wenn er die Bedingungen erfüllt. Die Schaltschaltung 24 gibt von dem internen
Signalerzeugungsschaltungsteil 22 an den Meßstift 8 ein internes Signal aus, wenn der Ausgang des
Eingangsschaltungsteils 23 auf einem hohen Pegel ist.
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Als nächstes werden unter Bezugnahme auf die Fig. 18 und 19 die Konfiguration und
die Funktionen der herkömmlichen Speichervorrichtung, die die Testschaltung enthält,
beschrieben.
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Im folgenden werden zur Vereinfachung der Beschreibung die Schaltungskonfiguration
und der Schaltungsbetrieb der herkömmlichen Speichervorrichtung als ein SRAM, unter
Weglassung des Schaltungsteils für das Auffrischen, kurz beschrieben.
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Normalerweise hat der SRAM als externe Eingangs/Ausgangsstifte die Adreßstiftgruppen
(die Wortwähladreßstiftgruppe 1 und die Bitwähladreßstiftgruppe 2), die I/O-Stiftgruppe 3,
den /CS-Stift 4, den /WE-Stift 5 und den /OE-Stift 6.
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Wenn der Eingang am /CS-Stift 4 auf dem hohen Pegel ist, ist der SRAM in dem
unausgewählten Zustand, und es wird ein Einschreiben und Lesen in die Speicherzelle in dem
Speicherzellenarrayteil 16 oder Auslesen aus derselben niemals stattfinden, egal welche
Zustände an den anderen Stiften sind.
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Wenn im Gegenteil der Eingang am /CS-Stift 4 auf dem niedrigen Pegel ist, ist der SRAM
in dem gewählten Zustand, und wenn der Eingang am /WE-Stift 5 auf dem hohen Pegel ist,
geht der SRAM in den Lesezustand und liest Daten aus der Speicherzelle entsprechend der
dann durch die Adreßstiftgruppe gewählten Adresse. Wenn außerdem der Eingang am
/WE-Stift 5 auf dem niedrigen Pegel ist, geht er in den Einschreibzustand, und es werden
Daten von der I/O-Stiftgruppe 3 in die Speicherzelle entsprechend der dann durch die
Adreßstiftgruppe gewählten Adresse eingeschrieben.
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Darüber hinaus werden in dem Lesezustand die Daten, die von der Speicherzelle
ausgelesen worden sind, nur dann an der I/O-Stiftgruppe 3 nach außen ausgegeben, wenn der
Eingang an dem /OE-Stift 6 auf dem niedrigen Pegel ist, und der Ausgang von der I/O-
Stiftgruppe 3 nach außen ist in dem Hochimpedanzzustand, wenn der Eingang an dem
/OE-Stift 6 auf dem hohen Pegel ist.
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Um den vorstehend beschriebenen Betrieb zu realisieren, wird für die SRAM-Vorrichtung
normalerweise die folgende Schaltungskonfiguration verwendet.
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Als erstes werden die Schaltungsblöcke bezüglich der Adressenwahl beschrieben. Die
Adreßstiftgruppe ist in eine Stiftgruppe (die Wortwähladreßstiftgruppe 1) zum Wählen
einer Wortleitung und eine weitere Gruppe (die Bitwähladreßgruppe 2) zum Wählen einer
Bitleitung unterteilt. Die Wortwähladreßstiftgruppe 1 ist über den Zeilenadreßpufferteil 12
an den Zeilendekoderteil 13 angeschlossen, und der Zeilendekoderteil 13 führt die Wahl
einer Wortleitung innerhalb des Speicherzellenarrayteils 16 durch. Darüber hinaus ist die
Bitwähladreßstiftgruppe 2 über den Spaltenadreßpufferteil 14 an den Spaltendekoderteil 15
angeschlossen, und der Spaltendekoderteil 15 führt die Wahl einer Bitleitung innerhalb des
Speicherzellenarrayteils 16 durch.
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Als nächstes werden die Schaltungsblöcke bezüglich des Einschreibvorganges beschrieben.
Die I/O-Stiftgruppe 3 ist an den Eingang des Dateneingangspuffers 17 angeschlossen, der
Ausgang des Dateneingangspuffers 17 ist an den Eingang des Eingangssteuerungsteils 18
angeschlossen und der Ausgang des Eingangssteuerungsteils 18 ist an den Eingang des
Einschreibverstärkerschaltungsteils 19 angeschlossen.
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Daten, die von der I/O-Stiftgruppe 3 eingegeben worden sind, werden über den
Dateneingangspuffer 17 und den Eingangssteuerungsteil 18 an den
Einschreibverstärkerschaltungsteil 19 übertragen, und die Daten, die in dem Einschreibverstärkerschaltungsteil 19
verstärkt worden sind, werden in Antwort auf die Spaltenadresse an die gewählte Bitleitung
ausgegeben. Auf diese Art und Weise ist das Datum in diejenige Speicherzelle, deren
Wortleitung gewählt ist, unter den Speicherzellen eingeschrieben worden, die innerhalb des
Speicherzellenarrayteils 16 an die gewählte Bitleitung angeschlossen sind.
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Als nächstes werden die Schaltungsblöcke bezüglich des Lesevorganges beschrieben. Der
Ausgang des Leseverstärkerschaltungsteils 20 ist an den Eingang des Ausgangssteuerteils
21 angeschlossen, und der Ausgang des Ausgangssteuerteils 21 ist an die I/O-Stiftgruppe 3
angeschlossen. Auf diese Art und Weise wird das Datum in der Speicherzelle an der
gewählten Wortleitung in dem Speicherzellenarrayteil 16 auf eine Bitleitung ausgegeben, und
das Datum auf der gewählten Bitleitung wird auf den Leseverstärkerschaltungsteil 20
übertragen, und das durch den Leseverstärkerschaltungsteil 20 verstärkte Datum wird von
der I/O-Stiftgruppe 3 über den Ausgangssteuerteil 21 nach außen ausgegeben.
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Zusätzlich zu dem Vorstehenden sind die UND-Schaltung 9 und die UND-Schaltung 10
vorgesehen, um zwischen dem Einschreibzustand und dem Lesezustand unterscheiden zu
können. Signale von dem /CS-Stift 4 und dem /WE-Stift 5 sind an die UND-Schaltung 9
und die UND-Schaltung 10 angeschlossen, und das System ist so konfiguriert, daß der
Ausgang (a) der UND-Schaltung 9 im Einschreibzustand auf dem hohen Pegel ist und der
Ausgang (b) der UND-Schaltung 10 im Lesezustand auf dem hohen Pegel ist, während die
Ausgänge der UND-Schaltung 9 und der UND-Schaltung 10 in den anderen Zuständen auf
dem niedrigen Pegel sind.
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Darüber hinaus ist die UND-Schaltung 11 vorgesehen, um zu unterscheiden, ob diese in
dem Zustand zum Ausgeben der gelesenen Daten nach außen ist oder nicht (DOUT-
Ausgangszustand). Der Ausgang (b) der UND-Schaltung 10 und das Signal von dem /OE-
Stift 6 sind jeweils an die Eingänge der UND-Schaltung 11 angeschlossen, und das System
ist so konfiguriert, daß der Ausgang der UND-Schaltung 11 nur dann auf hohem Pegel ist,
wenn er nicht in dem DOUT-Zustand ist und ansonsten auf dem niedrigen Pegel ist.
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Der Ausgang (a) der UND-Schaltung 9 ist mit dem Dateneingangspuffer 17, dem
Eingangssteuerteil 18 und dem Einschreibverstärkerschaltungsteil 19 verbunden, und wenn der
Ausgang (a) auf hohem Pegel ist, nämlich in dem Einschreibbetriebszustand ist, werden
der Dateneingangspuffer 17, der Eingangssteuerteil 18 und der
Einschreibverstärkerschaltungsteil 19 aktiviert, und die gewählte Bitleitung und der Schreibverstärkerschaltungsteil
19 werden in den geschalteten Zustand gebracht.
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In der Zwischenzeit ist der Ausgang (c) der UND-Schaltung 11 an den Ausgangssteuerteil
21 angeschlossen, und das System ist so konfiguriert, daß der Ausgangssteuerteil 21
aktiviert wird, wenn der Ausgang (c) auf dem hohen Pegel ist, nämlich wenn er in dem DOUT-
Zustand ist, der Ausgangssteuerteil 21 wird jedoch ansonsten deaktiviert. Zusätzlich ist der
Ausgang (b) der UND-Schaltung 10 mit dem Leseverstärkerschaltungsteil 20 verbunden,
und während des Lesevorganges ist der Leseverstärkerschaltungsteil 20 aktiviert, so daß
die gewählte Bitleitung und der Leseverstärkerschaltungsteil 20 in den verbundenen
Zustand gebracht sind.
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Darüber hinaus ist das Signal von dem /CS-Stift 4 an den Zeilenadreßpufferteil 12 und den
Spaltenadreßpufferteil 14 angeschlossen, und wenn der SRAM in dem unausgewählten
Zustand ist, sind der Zeilenadreßpufferteil 12 und der Spaltenadreßpufferteil 14 deaktiviert,
so daß keine Auswahl der Wortleitung und der Bitleitung stattfinden wird.
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Der Testschaltungsteil 100 ist mit dem Eingangsstift 7 zum Eingeben einer Bezeichnung
(Eingangsinformation) von außen versehen, um die Testschaltung an den
Eingangsschaltungsteil 23 anzuschalten. Der Eingangsschaltungsteil 23 ist ein Schaltungsteil zum
Bestimmen, ob eine von dem Eingangsstift 7 eingegebene Information die Bedingungen
(Eingangsbedingungen) zum Anschalten der Testschaltung erfüllt oder nicht, und der
Eingangsschaltungsteil 23 gibt nur dann ein Hochpegelsignal aus, wenn der Eingang am
Eingangsstift 7 die Eingangsbedingungen erfüllt und gibt ansonsten ein Niedrigpegelsignal
aus.
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Die Schaltungen in der Nachfolgestufe sind in der Annahme konfiguriert, daß die
Testschaltung in den aktivierten Zustand (Eingangszustand) geht, wenn der Ausgang des
Eingangsschaltungsteils 23 auf dem hohen Pegel ist, und die Testschaltung in den
deaktivierten Zustand (Nichteingangszustand) geht, wenn er auf einem niedrigen Pegel ist.
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Der Ausgang (d) des Eingangsschaltungsteils 23 ist an die Schaltschaltung 24 geschaltet,
um die Steuerung des Ausgangs der Schaltschaltung 24 durchzuführen. Der Eingang der
Schaltschaltung 24 ist an den internen Signalerzeugungsschaltungsteil 22 angeschlossen,
und der Ausgang der Schaltschaltung 24 ist an den Meßstift 8 angeschlossen, um ein von
außen kommendes, zu messendes Signal zu messen.
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Wenn der Ausgang (d) des Eingangsschaltungsteil 23 auf dem hohen Pegel ist, wenn der
Ausgang nämlich in dem Eingangszustand ist, gibt die Schaltschaltung 24 das zu messende
Signal, das der Ausgang des internen Signalerzeugungsschaltungsteils 22 ist, an den
Meßstift 8 aus. Wenn er andererseits in dem normalen Betriebszustand ist, wenn der Ausgang
(d) des Eingangsschaltungsteils 23 nämlich auf dem niedrigen Pegel ist, geht der Ausgang
der Schaltschaltung 24 in den Hochimpedanzzustand.
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Der Ausgang des Meßstifts 8 ist an eine Signalformmeßvorrichtung, wie beispielsweise ein
Oszilloskop angeschlossen, und die Messung des Zyklus des zu messenden Signals wird
durchgeführt.
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Herkömmlicherweise ist die Zyklusmessung des zu messenden Signals, das von der
internen Signalerzeugungsvorrichtung erzeugt worden ist, durch Verbinden eines
Signalformmeßinstrumentes, wie beispielsweise eines Oszilloskops, mit dem Meßstift 8 durchgeführt
worden. Obwohl das Meßverfahren mittels eines Oszilloskops oder dergleichen für die
Bestimmung eines Bewertungspegels in dem Versuchsherstellungsstadium wirksam ist, ist
er nicht notwendigerweise realistisch, und die Funktion ist niedrig, um sie beim Testen und
Sortieren von Speichervorrichtungen in dem Massenproduktionsstadium anzuwenden.
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Darüber hinaus ist der Zyklus des internen Signals für die Streuung infolge von
Herstellprozessen anfällig, und wenn der Zyklus deswegen stark von dem Designziel der
Vorrichtung abweicht, könnte die Speichervorrichtung, die ein Produkt selbst ist, als defekt
klassifiziert werden. Aus diesem Grund wird es notwendig, den Test gemäß einem Verfahren
durchzuführen, das einen derartigen Zustand reproduziert, in dem die Nichtkonformität der
Speichervorrichtung antizipiert wird, wenn der Zyklus des internen Signals der
Vorrichtung stark von dem Designziel abweicht, was zu dem Problem führt, daß der Test
unerwünschterweise kompliziert wird.
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Weiterhin gab es ein Problem, daß es schwierig ist, die Messung des internen Signals,
welches asynchron zu dem von außen kommenden Signal arbeitet, durchzuführen, indem der
Speichertester verwendet wird, der ausdrücklich für den Zweck der Durchführung von
Tests in der Speichervorrichtung vorgesehen worden ist.
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Fig. 19 ist eine Zeichnung zum Beschreiben des Meßverfahrens TAA (Zeit von der
Erzeugung einer Adreßänderung bis zum Ausgang der Zelldaten) durch den Speichertester als
einem Beispiel der Messung der Änderung der Zeit der Ausgangssignalform.
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In dem Funktionstest, der den Lese- und Einschreibtest der Speichervorrichtung durchführt,
wird, wenn die Abtastimpulssetzzeit (Entscheidungszeit) sequentiell geändert wird, mit
dem Zeitpunkt des Auftretens einer Änderung in der Adresse in dem Lesezustand als dem
Startzeitpunkt (0s) das Entscheidungsergebnis des Speichertesters bis zu dem Zeitpunkt,
wo Daten von der Zelle noch nicht ausgegeben worden ist, NICHT BESTEHEN und wird
dem Ausgang der Daten folgend BESTEHEN.
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Auf diese Art und Weise ist es möglich, TAA durch Beobachtung des Zeitpunktes, zu
welchem das Entscheidungsergebnis des Speichertesters sich von NICHT BESTEHEN in BE-
STEHEN ändert, zu beobachten.
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Die Signale, die durch den Funktionstest gemessen werden können, sind jedoch Signale,
die innerhalb einer feststehenden Zeit mit der Änderung des Signals (hier einer Änderung
in der Adresse), das an der Speichervorrichtung vom Speichertester eingegeben worden ist,
ausgegeben werden, und ein Signal asynchron zu einem von außen kommenden Signal
kann nicht getestet werden, weil es unmöglich ist, die Zeit (0s) zu setzen, die als eine
Referenz für die Messung an dem Speichertester dient.
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Um darüber hinaus die Abtastzeit zu ändern, ist es notwendig, das Muster der
Adreßänderung, das an der Vorrichtung von dem Speichertester eingegeben wird, zu ändern, um den
Messungsstartzeitpunkt von dem der vorhergehenden Messung auf den der nächsten
Messung zu setzen. Deshalb muß die Messung durchgeführt werden, nachdem die Abtastzeit
geändert worden ist, und zwar gemäß einer gänzlich unterschiedlichen Zeitbasis,
verglichen mit der vor der Änderung, so daß die Messung nicht auf eine einfache Art und Weise
durchgeführt werden kann.
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Wie dies vorstehend beschrieben worden ist, gab es bei einer Speichervorrichtung, die mit
einer Schaltung ausgerüstet ist, welche ein internes Signal mit einem feststehenden Zyklus
erzeugt, der asynchron zu einem von außen kommenden Signal ist, ein Problem, daß es
schwierig ist, die Messung an dem Zyklus und der Phasendifferenz des Signals mittels der
intrinsischen Funktionen und des Meßverfahrens des Speichertesters unter Verwendung
des herkömmlichen Speichertesters durchzuführen.
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Die vorliegende Erfindung schafft ein Testverfahren einer Speichervorrichtung, die mit
einer internen Signalerzeugungseinrichtung ausgerüstet ist, welche ein internes Signal mit
einem feststehenden Zyklus asynchron zu einem von außen kommenden Signal erzeugt,
wobei eine Eingangsschaltungseinrichtung eine Ausgabe erzeugt, wenn sie feststellt, daß
die Information Bedingungen für den durch die Speichervorrichtung durchzuführenden
Test erfüllt, und wenn eine Speichereinrichtung der Speichervorrichtung in einem für
Einschreiben von Daten freigegebenen Zustand ist, wobei eine Gatter-Einrichtung eine
Ausgabe erzeugt, um eine Puffereinrichtung zu aktivieren, durch welche das interne Signal in die
Speichervorrichtung eingeschrieben wird, indem das interne Signal über die
Puffervorrichtung an einen Dateneinschreibeingang der Speichervorrichtung angeschlossen wird und
dann die Messung bezüglich des internen Signals durchgeführt wird, indem das
eingeschriebene Datum aus der Speichervorrichtung nach außen genommen wird und
Datenänderungspunkte detektiert werden.
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Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung treten unter Bezugnahme auf die folgende detaillierte Beschreibung der Erfindung,
die anhand der begleitenden Figuren durchgeführt worden ist, klarer hervor, in welchen
zeigt:
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Fig. 1 ein Blockschaltbild der Konfiguration der Speichervorrichtung, die eine erste
Ausführungsform der vorliegenden Erfindung ist;
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Fig. 2 eine schematische Darstellung des Zeitablaufs der Signale beim Einschreiben für
verschiedene Teil in der Speichervorrichtung gemäß der Ausführungsform;
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Fig. 3 eine schematische Darstellung der Adresse und der Daten beim Einschreiben in
die Speichervorrichtung gemäß der Ausführungsform;
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Fig. 4 eine grafische Darstellung des Zeitablaufs der Signale beim Lesen für
verschiedene Teile in der Speichervorrichtung gemäß der Ausführungsform;
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Fig. 5 eine schematische Darstellung, die die Adresse und die Daten beim Lesen zeigt,
in der Speichervorrichtung gemäß der Ausführungsform;
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Fig. 6 eine schematische Darstellung der Einschreibbedingungen, wenn Daten sich
ändern, in der Speichervorrichtung gemäß der Ausführungsform;
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Fig. 7 eine schematische Darstellung der Meßgenauigkeit bei der Messung in der
Speichervorrichtung gemäß der Ausführungsform;
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Fig. 8 eine schematische Darstellung der Meßgrenzen bei der Messung in der
Speichervorrichtung gemäß der Ausführungsform;
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Fig. 9 ein Blockschaltbild der Konfiguration der Speichervorrichtung gemäß einer
zweiten Ausführungsform der Erfindung;
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Fig. 10 eine grafische Darstellung der Zeitabläufe beim Einschreiben der Signale mit
unterschiedlichen Phasen in der Speichervorrichtung gemäß der
Ausführungsform;
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Fig. 11 eine schematische Darstellung der Adresse und der Daten beim Einschreiben der
Signale mit unterschiedlichen Phasen in der Speichervorrichtung gemäß der
Ausführungsform;
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Fig. 12 eine grafische Darstellung der Zeitabläufe beim Lesen der Signale mit
unterschiedlichen Phasen in der Speichervorrichtung gemäß der Ausführungsform;
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Fig. 13 eine schematische Darstellung der Adresse und der Daten beim Lesen der
Signale mit unterschiedlichen Phasen in der Speichervorrichtung gemäß der
Ausführungsform;
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Fig. 14 eine grafische Darstellung der Zeitabläufe beim Einschreiben der Signale mit
unterschiedlichen Zyklen in der Speichervorrichtung gemäß einer dritten
Ausführungsform der Erfindung;
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Fig. 15 eine schematische Darstellung der Adresse und der Daten beim Einschreiben der
Signale mit unterschiedlichen Zyklen in der Speichervorrichtung gemäß der
Ausführungsform;
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Fig. 16 eine grafische Darstellung der Zeitabläufe beim Lesen der Signale mit
unterschiedlichen Zyklen in der Speichervorrichtung gemäß der Ausführungsform;
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Fig. 17 eine schematische Darstellung der Adressen und Daten beim Lesen von Signalen
mit unterschiedlichen Zyklen in der Speichervorrichtung gemäß der
Ausführungsform;
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Fig. 18 eine Darstellung eines Beispiels der Konfiguration einer herkömmlichen
Speichervorrichtung; und
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Fig. 19 eine grafische Darstellung der Konfiguration und der Funktionen der
herkömmlichen Speichervorrichtung und die Testschaltung.
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Bezug nehmend auf die Figuren werden als nächstes die Ausführungsformen der
vorliegenden Erfindung beschrieben.
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Fig. 1 ist ein Blockschaltbild, das die Konfiguration der Speichervorrichtung gemäß einer
ersten Ausführungsform der Erfindung zeigt, Fig. 2 ist eine grafische Darstellung der
Zeitabläufe der Signale für verschiedene Teile beim Einschreiben in die
Speichervorrichtung gemäß der Ausführungsform, Fig. 3 ist eine schematische Darstellung, die die
Adresse und die Daten beim Einschreiben in die Speichervorrichtung der Ausführungsform
zeigt, Fig. 4 ist eine grafische Darstellung der Zeitabläufe der Signale für verschiedene
Teile beim Lesen in der Speichervorrichtung gemäß der Ausführungsform, Fig. 5 ist eine
schematische Darstellung der Adressen und der Daten beim Lesen in der
Speichervorrichtung gemäß der Ausführungsform, Fig. 6 ist eine grafische Darstellung, die die
Einschreibbedingungen beim Ändern der Daten in der Speichervorrichtung gemäß der
Ausführungsform zeigt, Fig. 7 ist eine Zeichnung, die die Meßgenauigkeit bei der
Zyklusmessung in der Speichervorrichtung der Ausführungsform zeigt, und Fig. 8 ist eine
Zeichnung, die die Meßgrenzen bei der Zyklusmessung in der Speichervorrichtung der
Ausführungsform zeigt.
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Die Speichervorrichtung dieses Beispieles hat im allgemeinen, wie in der Fig. 1 gezeigt,
eine Wortwähladreßstiftgruppe 1, eine Bitwähladreßstiftgruppe 2, eine I/O-Stiftgruppe 3,
einen /CS-Stift 4, einen /WE-Stift 5, einen /OE-Stift 6, einen Eingangsstift 7, eine UND-
Schaltung 9, eine UND-Schaltung 10, eine UND-Schaltung 11, einen Zeilenadreßpufferteil
12, einen Zeilendekoderteil 13, einen Spaltenadreßpufferteil 14, einen Spaltendekoderteil
15, einen Speicherzellenarrayteil 16, einen Dateneingangs-(DIN)-Teil 17, einen
Eingangssteuerteil 18, einen Schreibverstärkerschaltungsteil 19, einen Leseverstärkerschaltungsteil
20, einen Ausgangssteuerteil 21, einen internen Signalerzeugungsschaltungsteil 22, einen
Eingangsschaltungsteil 23, eine UND-Schaltung 25, eine UND-Schaltung 26, einen
Inverter 27 und einen internen Signalpuffer 28.
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Von diesen Komponenten sind die Konfiguration und Funktionen der
Wortwähladreßstiftgruppe 1, der Bitwähladreßstiftgruppe 2, der I/O-Stiftgruppe 3 des /CS-Stifts 4, des /WE-
Stifts 5, des /OE-Stifts 6, des Eingangsstifts 7, der UND-Schaltung 9, der UND-Schaltung
10, der UND-Schaltung 11, des Zahlenadreßpufferteils 12, des Zeilendekoderteils 13, des
Spaltenadreßpufferteils 14, des Spaltendekoderteils 15, des Speicherzellenarrayteils 16, des
Dateneingangs-(DIN)-Puffers 17, des Eingangssteuerteils 18, des
Einschreibverstärkerschaltungsteils 19, des Leseverstärkerschallungsteils 20, des Ausgangssteuerteils 21, des
internen Signalerzeugungsschaltungsteils 22 und des Eingangsschaltungsteils 23 die
gleichen wie diejenigen bei dem in der Fig. 18 gezeigten herkömmlichen Beispiel, so daß
eine detaillierte Beschreibung dieser Komponenten im folgenden weggelassen wird.
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Der Eingangsstift 7, der interne Signalerzeugungsschaltungsteil 22, der
Eingangsschaltungsteil 23 und der interne Signalpuffer 28 bilden bei diesem Beispiel einen
Testschaltungsteil 1 100A.
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Die UND-Schaltung 25 erzeugt einen Hochpegelausgang, wenn der Ausgang der UND-
Schaltung 9 und der Ausgang des Inverters 27 beide auf dem hohen Pegel sind, und erzeugt
ansonsten einen Niedrigpegelausgang. Die UND-Schaltung 26 erzeugt einen
Hochpegelausgang, wenn der Ausgang der UND-Schaltung 9 und der Ausgang des
Eingangsschaltungsteils 23 beide auf dem hohen Pegel sind, und erzeugt ansonsten einen
Niedrigpegelausgang. Der Inverter 27 erzeugt einen Ausgang, bei dem die Polarität des Ausgangs des
Eingangsschaltungsteils 23 invertiert ist. Der interne Signalpuffer 28 erzeugt ein Signal,
das den Ausgang des internen Signalerzeugungsschaltungsteils 22 puffert.
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Als nächstes werden, bezugnehmend auf die Fig. 1 die Konfiguration und die Funktionen
dieses Beispiels beschrieben.
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Um die Beschreibung bezüglich der Speichervorrichtung dieses Beispiels zu vereinfachen,
werden als erstes die Schaltungskonfiguration und die Schaltungsfunktionsweise als ein
SRAM beschrieben, wobei der Schaltungsteil zur Auffrischung weggelassen worden ist.
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Die Speichervorrichtung dieses Beispiels unterscheidet sich von der in der Fig. 18
gezeigten herkömmlichen Speichervorrichtung darin, daß ihr die Schaltschaltung 24 fehlt, die
durch den Ausgang (d) des Eingangsschaltungsteils 23 gesteuert ist, und daß ihr der
Meßstift 8 fehlt, der das interne Signal von dem internen Signalerzeugungsschaltungsteil 22
über den die Schaltschaltung 24 ausgibt, und sie hat einen internen Signalpuffer 28, um das
interne Signal von dem internen Signalerzeugungsschaltungsteil 22 zu dem
Eingangssteuerteil 18 in Antwort auf die Ausgabe der UND-Schaltung 9 zuzuführen, und daß der
Betrieb des Dateneingangspuffers 17 in Antwort auf den Ausgang der UND-Schaltung 25
gesteuert wird.
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Hierbei erzeugt die UND-Schaltung 26 einen Hochpegelausgang, wenn sowohl der
Ausgang (d) des Eingangsschaltungsteils 23 als auch der Ausgang (a) der UND-Schaltung 9
auf dem hohen Pegel sind, um den internen Signalpuffer 28 zu aktivieren, und die UND-
Schaltung 25 erzeugt einen Hochpegelausgang, wenn sowohl der Ausgang (e) des Inverters
27, der den Ausgang (d) des Eingangsschaltungsteils 23 invertiert, und der Ausgang (a) der
UND-Schaltung 9 auf dem hohen Pegel sind, um den Dateneingangspuffer 17 zu
aktivieren.
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In der Fig. 1 ist der Ausgang (a) der UND-Schaltung 9 an den Eingangssteuerteil 19 und
den Einschreibverstärkerschaltungsteil 19 angeschlossen und zusammen mit dem Ausgang
(e), der durch Invertieren des Ausgang (d) der UND-Schaltung 9 über den Inverter 27
erhalten worden ist, ist er an die Eingänge der UND-Schaltung 25 angeschlossen.
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Da der Ausgang (e) des Inverters 27 in dem normalen Verwendungszustand (dem Zustand,
in welchem die Testschaltung deaktiviert ist) des SRAM auf den hohen Pegel fixiert ist,
ändert sich der Ausgang (f) der UND-Schaltung 25 mit derselben Phase wie der Ausgang
(a) der UND-Schaltung 9.
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Wenn der Ausgang (a) der UND-Schaltung 9 auf dem hohen Pegel ist, nämlich wenn das
System in dem Einschreibbetrieb ist, ist der Eingangssteuerteil 18 aktiviert, und die
gewählt Bitleitung und der Schreibverstärkerschaltungsteil 19 gehen auf den verbundenen
Zustand, und darüber hinaus ist in dem Nichteingangszustand, in welchem der Ausgang (d)
des Eingangsschaltungsteils 23 auf den niedrigen Pegel geht, der Dateneingangspuffer 17
durch den Ausgang (f) der UND-Schaltung 25 aktiviert.
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Mittlerweile ist der Ausgang (c) der UND-Schaltung 11 an den Ausgangssteuerteil 21
angeschlossen, und das System ist so konfiguriert, daß, wenn der Ausgang (c) auf dem hohen
Pegel ist, nämlich wenn es in dem DOUT-Ausgangszustand ist, dann der
Ausgangssteuerteil 21 aktiviert ist und der Ausgangssteuerteil 21 ansonsten deaktiviert ist.
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Darüber hinaus ist der Ausgang (b) der UND-Schaltung 10 ebenfalls an den
Leseverstärkerschaltungsteil 20 angeschlossen, so daß in dem Lesezustand der
Leseverstärkerschaltungsteil 20 aktiviert ist, und die gewählte Bitleitung und der Leseverstärkerschaltungsteil
20 werden in den geschalteten Zustand gebracht.
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Weiterhin ist das Signal von dem /CS-Stift 5 an den Zeilenadreßpufferteil 12 und den
Spaltenadreßpufferteil 14 angeschlossen, und wenn der SRAM in dem unausgewählten
Zustand ist, sind der Zeilenadreßpufferteil 12 und der Spaltenadreßpufferteil 14 deaktiviert,
so daß die Auswahl der Wortleitung und der Bitleitung nicht stattfindet.
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In der Speichervorrichtung dieses Beispiels ist das interne Signal (das zu messende Signal),
das die Ausgabe des internen Signalerzeugungsschaltungsteils 22 ist, das unter
Verwendung der Testschaltung gemessen werden soll, an verschiedene Schaltungsblöcke jedes
Speichervorrichtungsproduktes angeschlossen, die als ein Eingang und für die Steuerung
der jeweiligen internen Schaltungen verwendet werden, und in der Realität unterscheidet
sich das Verfahren zur Verwendung des Ausgangs des internen
Signalerzeugungsschaltungsteils 22 für die jeweiligen Speichervorrichtungen. Solche internen Signale umfassen
beispielsweise ein Signal zur Bewirkung eines Auffrischens der Speicherzelle und
verschiedene Arten von Signalen, die für die interne Steuerung der Speichervorrichtung
notwendig sind. Da jedoch das Verfahren zum Verwenden des Ausgangs des internen
Signalerzeugungsschaltungsteils 22 keine spezielle Signifikanz bei der Beschreibung der
vorliegenden Erfindung hat, werden das Anschlußziel des Ausgangs und das Verfahren der
Verwendung des Ausgangs des internen Signalerzeugungsschaltungsteils 22 hierbei nicht
im einzelnen berührt.
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Als nächstes wird unter Bezugnahme auf die Fig. 1 die Schaltungskonfiguration der
Testschaltung in der Speichervorrichtung gemäß dieses Beispieles beschrieben.
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Das zu messende Signal von dem internen Signalerzeugungsschaltungsteil 22 ist an den
Eingang des internen Signalpuffers 28 angeschlossen, und der Ausgang des internen
Signalpuffers 28 ist an den Eingang des Eingangssteuerteils 18 angeschlossen.
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Der Testschaltungsteil 100A ist mit dem Eingangsstift 7 zum Eingeben der Bedingungen
(Eingangsbedingungen) zum Aktivieren der Testschaltung versehen, um Bedingungen
(Eingangsbedingungen) zum Aktivieren der Testschaltung von außen an den
Eingangsschaltungsteil 23 einzugeben.
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Der Eingangsschaltungsteil 23 ist ein Schaltungsteil zum Bestimmen, ob eine von dem
Eingangsstift 7 eingegebene Information die Eingangsbedingungen erfüllt oder nicht, und
der Eingangsschaltungsteil 23 gibt nur dann ein Hochpegelsignal aus, wenn der Eingang an
dem Eingangsstift 7 die Eingangsbedingungen erfüllt, und gibt ansonsten ein
Niedrigpegelsignal aus. Daß die Eingangsbedingungen erfüllt sind, wird beispielsweise durch die
Tatsache bestimmt, daß die Eingangsspannung des Eingangsstifts innerhalb der Vorrichtung eine
vorgeschriebene Spannung überschreitet.
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Die Schaltung in der Nachfolgestufe ist unter der Annahme konfiguriert, daß die
Testschaltung in dem aktivierten Zustand (Eingangszustand) ist, wenn der Ausgang des
Eingangsschaltungsteils 23 auf dem hohen Pegel ist, und die Testschaltung in dem
deaktivierten Zustand (Nichteingangszustand) ist, wenn der Ausgang auf dem niedrigen Pegel ist.
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Der Ausgang (d) des Eingangsschaltungsteils 23 und der Ausgang (a) der UND-Schaltung
9 zum Bestimmen des Einschreibzustandes sind mit dem Eingang der UND-Schaltung 26
verbunden. Der Ausgang (g) der UND-Schaltung 26 ist an den internen Signalpuffer 28
angeschlossen, und ist sowohl, wenn er in dem Einschreibzustand als auch in dem
Eingangszustand ist, auf dem hohen Pegel und aktiviert den Ausgang des internen
Signalpuffers 28.
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Wenn er im Gegensatz hierzu in einem anderen Zustand als vorstehend ist, geht der
Ausgang (g) der UND-Schaltung 26 auf den niedrigen Pegel und setzt den Ausgang des
internen Signalpuffers 28 auf einen Hochimpedanzzustand. Der Eingangssteuerteil 18 und der
Einschreibverstärkerschaltungsteil 19 sind zu allen Zeitpunkten in dem aktivierten Zustand,
wenn der Ausgang (a) der UND-Schaltung 9 auf einem hohen Pegel ist.
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Da darüber hinaus das Signal (e), das durch Konvertieren der Phase des Ausgangs (d) des
Eingangsschaltungsteils 23 in die entgegengesetzte Phase über den Inverter 27 erhalten
worden ist, an einen Eingang der UND-Schaltung 25 zusammen mit dem Ausgang (a) der
UND-Schaltung 9 angeschlossen ist, werden die Eingangsdaten von I/O-Stiftgruppe 3 über
den Dateneingangspuffer 17 auf den Eingangssteuerteil 18 übertragen, wenn das System
sowohl in dem Nichteingangszustand als auch in dem Einschreibzustand ist.
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Im Gegensatz hierzu geht in dem Eingangszustand, da der Ausgang (e) des Inverters 27 auf
den niedrigen Pegel geht, der Ausgang (f) der UND-Schaltung 25 auf den niedrigen Pegel,
für alle Zeitpunkte, ungeachtet des Pegels des Ausgangs (a) der UND-Schaltung 9, wobei
der Ausgang des Dateneingangspuffers 17 in dem Eingangszustand deaktiviert ist.
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Da der Ausgang (d) des Eingangsschaltungsteils 23 und der Ausgang (e) des Inverters 27 in
zueinander entgegengesetzter Phasenbeziehung sind, werden der Ausgang des internen
Signalpuffers 28 und der Ausgang des Dateneingangspuffers 17 niemals gleichzeitig
aktiviert, das zu messende Signal wird in die Speicherzelle eingeschrieben, wenn das System
sowohl in dem Einschreibzustand als auch in dem Eingangszustand ist, und die Daten von
der I/O-Stiftgruppe 3 werden in die Speicherzelle eingeschrieben, wenn das System in dem
Einschreibzustand und in dem Nichteingangszustand ist.
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Als nächstes wird unter Bezugnahme auf die Fig. 1 bis 8 das Meßverfahren des
internen Signals in der Speichervorrichtung dieses Beispiels beschrieben. Die Messung des
internen Signals in der Speichervorrichtung dieses Beispiels wird durch Einschreiben des
internen Signals in die Speicherzellen und durch Auslesen der eingeschriebenen Daten
durchgeführt.
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In der Fig. 2 sind die Änderungen der Signale für verschiedene Teil bei Verwendung des
Testmodus gezeigt.
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In der Figur wird am /CS-Stift 4 ein Niedrigpegelsignal eingegeben und am /OE-Stift 6 ein
Hochpegelsignal eingegeben. Durch Eingeben der Eingangsbedingungen am Eingangsstift
7 für eine Zeitspanne (1) in der Figur ändert sich der Ausgang (d) des
Eingangsschaltungsteils 23 vom niedrigen Pegel auf den hohen Pegel, und der Eingangszustand wird nach dem
Zeitpunkt (2) in der Figur gehalten.
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Nach einem Zeitpunkt (3) in der Figur wird die Adresse sequentiell von der Adresse 0 bis
zur Endadresse mit einer gewissen feststehenden Einschreibzykluszeit (TCYCLE)
inkrementiert. Darüber hinaus wird gleichzeitig durch Eingeben des Niedrigpegelimpulses an
den Eingang des /WE-Stiftes 5 für jeden Zyklus der Pegel des internen Signals zu diesem
Zeitpunkt in die Speicherzelle während der Periode eingeschrieben, in welcher der Eingang
am /WE-Stift 5 auf dem niedrigen Pegel ist.
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Innerhalb der Periode von TCYCLE wird "0" in die Speicherzelle eingeschrieben, wenn
das interne Signal auf dem niedrigen Pegel ist, und es wird "1" in die Speicherzelle
eingeschrieben, wenn das interne Signal auf dem hohen Pegel ist.
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Hierbei ist das interne Signal ein Signal, das asynchron zu einem von außen kommenden
Signal erzeugt wird, und der Zeitpunkt, zu welchem es vom niedrigen Pegel zum ersten
Mal nach dem Eintreten auf den hohen Pegel ansteigt, ist in der Figur (4), und der
Zeitpunkt für das Ansteigen zum nächsten Mal ist in der Figur (5), so daß der Zyklus des zu
messenden Signals in der Zeitspanne von (4) bis (5) ist.
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Fig. 3 zeigt Daten, die gemäß der in der Fig. 2 gezeigten Funktionsweise in den
Speicherzellen in die jeweiligen Adressen eingeschrieben werden. Wenn hierbei das Datum,
das in der vorhergehenden Adresse (N-1) eingeschrieben ist, "0" ist, und das nächste
eingeschriebene Datum "1" ist, ist die letztere Adresse als die Adresse N definiert, und danach,
wenn das Datum, das in die vorhergehende Adresse (M-1) eingeschrieben ist, "0" ist, und
das nächste eingeschriebene Datum "1" ist, ist die letztere Adresse als die Adresse M
definiert.
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Fig. 4 zeigt den Zeitablaufplan beim Lesen durch den Speichertester.
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Wie in der Fig. 4 gezeigt, wird durch Eingeben eines Niedrigpegelsignals an dem /CS-
Stift 4 und eines Hochpegelsignals an dem /WE-Stift 5 das Datenauslesen aus den
Speicherzellen nach dem Zeitpunkt (1) gestartet. Beginnend mit dem Zeitpunkt (2) werden
durch Geben von Adressen dergestalt, daß sie sequentiell von der Adresse 0 bis zur
Endadresse erhöht werden, die ausgelesenen Daten von der I/O-Stiftgruppe 3 nach einer
vorbestimmten Zeit für jede Adresse ausgegeben. Hierbei ist die Zeit von der Adreßzuordnung
bis zu dem Datenausgang für jedes Produkt der Speichervorrichtung bestimmt.
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In dem Lesezustand kann der Speichertester für zu messende Daten in dem Lesezyklus
einer bezeichneten Adresse bestimmen, "1" einem Pegel an der höheren Seite als einem
Ausgangsentscheidungspegel des Testers zuzuordnen und "0" einem Pegel an der unteren
Seite zuzuordnen. Darüber hinaus ist es möglich, die Entscheidungszeit eines solchen
Lesetests auf einen Zeitpunkt später als den Zeitpunkt der Ausgangserzeugung von der I/O-
Stiftgruppe 3 zusetzen, da dies eine Funktion zum ändern der Entscheidungszeit zu diesem
Zeitpunkt hat und den Pegel zu lesen, indem der erwartete Wert für die Entscheidung BE-
STEHEN auf "0" oder "1" gesetzt wird und der zu erwartende Wert für die Entscheidung
NICHT BESTEHEN auf "1" oder "0" festgelegt wird, so daß der Zustand der
Ausgangsdaten für jede Adresse vom Ergebnis BESTEHEN oder NICHT BESTEHEN bestätigt
werden kann.
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In der Fig. 5 sind Adressen und Daten beim Lesen unter Verwendung des Speichertesters
gezeigt.
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Der Zyklus des zu messenden Signals kann durch Extrahieren einer Adresse N, an welcher
sich das Datum von "0" in "1" ändert, und durch eine Adresse M, an der sich das Datum in
der Fig. 5 als nächstes von "0" in "1" ändert und durch Multiplizieren der Differenz (M-
N) mit der Zykluszeit (TCYCLE) zum Einschreiben bestimmt werden.
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In der Fig. 6 sind Einschreibbedingungen gezeigt, wenn Einschreibdaten geändert werden.
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Wenn die Zeit, in welcher das eingegebene Einschreibdatum von /D auf D umgeschaltet
wird, existiert während des Zeitumschaltens ein Punkt, an dem sich das Einschreibdatum
für die Speicherzelle von /D in D ändert. Hierbei wird der Zeitpunkt der Adreßänderung 0s
genannt und der Zeitpunkt, zu welchem das Einschreibdatum von /D in D geschaltet wird,
wird Ta genannt.
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In diesem Fall wird die Signalform, bei der sich das Signal von dem niedrigen Pegel auf
den hohen Pegel zu einem früheren Zeitpunkt als Ta ändert, a genannt, und die Signalform,
bei welcher sich das Signal von dem niedrigen Pegel auf den hohen Pegel zu einem
späteren Zeitpunkt als Ta ändert, wird b genannt. Im Fall der Signalform a wird, da die
Änderung zu einem früheren Zeitpunkt als Ta stattfindet, "1" das Datum D sein, das an einer
Adresse A von Interesse eingeschrieben wird, und im Fall der Signalform b wird, da die
Änderung zu einem Zeitpunkt später als Ta stattfindet, "0" das Datum von /D sein, das an
der Adresse A eingeschrieben wird.
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Die Fig. 7 beschreibt die Meßgenauigkeit der Zyklusmessung, wobei als ein Beispiel die
Relation zwischen den Adressen N und M verwendet wird, an welchen sich das
Einschreibdatum von "0" in "1" ändert, wie dies in der Fig. 3 gezeigt ist, und die
Änderungspunkte des tatsächlichen Signals gemessen werden.
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In der Fig. 7 ist die Zeit, in welcher das zu messende Signal ansteigt, die Zeitspanne von
(6) bis (8) und die nächste Zeit des Anstiegs ist die Zeitspanne von (9) bis (11).
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Wenn der wahre Wert des Zyklus des zu messenden Signals Tresult genannt wird, ist der
maximale Zyklus Tc bei der vorliegenden Messung die Zeitspanne von (6) bis (11) mit
dem Wert Tresult + TCYCLE, und der minimale Zyklus Tb ist die Zeitspanne von (8) bis
(9) mit dem Wert Tresult - TCYCLE, so daß daher die Meßgenauigkeit ± TCYCLE ist.
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Fig. 8 beschreibt die meßbaren Grenzen gemäß dem Meßverfahren dieses Beispiels.
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Als ein Beispiel wird der Fall beschrieben, bei der die Messung an dem Zyklus des zu
messenden Signals für eine Speichervorrichtung durchgeführt wird, die eine Adresse von
1 Mbits pro I/O hat, wenn die Adresse von der Adresse 0 auf die Endadresse erhöht wird,
wobei angenommen wird, daß die minimale Einschreibzykluszeit (TCYCLE), die durch
den Speichertester gegeben ist, 5 ns beträgt.
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Da die Messung des Zyklus durchgeführt wird, indem eine Adresse ermittelt wird, an
welcher sich das zu messende Signal von "0" in "1" ändert, und indem eine Adresse ermittelt
wird, bei dem sich das Signal als nächstes von "0" in "1" ändert, kann Tresult des Zyklus,
das durch die Messung erzielbar ist, weniger als S der Gesamtadressen, nämliche 0,5 M.S
ns genommen werden.
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Darüber hinaus ist die Meßgenauigkeit zu diesem Zeitpunkt gleich 5 ns, gleich TCYCLE,
aber dieser Wert variiert in Abhängigkeit von der Zykluszeit, die ihr durch den
Speichertester gegeben ist. Wenn längere Zyklen als der vorstehende Wert zu messen sind, können
zweimal so große Zyklen gemessen werden, indem für TCYCLE 10 ns genommen wird,
und es können zehnmal so große Zyklen gemessen werden, indem TCYCLE gleich
50 ns genommen wird. Anzumerken ist jedoch, daß, da die Meßgenauigkeit
dementsprechend auf 10 ns oder 50 ns verschlechtert wird, es notwendig ist, den Tester innerhalb eines
garantierten Bereiches der Meßgenauigkeit zu verwenden. Es wird zusammengefaßt:
Zyklus des zu messenden Signals = (M - N).(TCYCLE), (1)
Meßgenauigkeit = ± (TCYCLE). (2)
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Auf diese Art und Weise kann gemäß der Speichervorrichtung dieses Beispiels die
Bewertung und Analyse des Zyklus des internen Signals erleichtert werden. Darüber hinaus kann
durch Vorbereiten einer Schaltung, die den Zyklus des internen Signals durch Schneiden
einer Sicherung einstellbar macht, und durch Einstellen des Zyklus des internen Signals auf
einen gewünschten Wert durch Messen des Zyklus im Wafer-Zustand es erleichtert
werden, den Zyklus des internen Signals für jede Vorrichtung zu trimmen und demgemäß die
Ausbeute der Speichervorrichtungsprodukte zu verbessern und die Zuverlässigkeit der
Produkte zu unterstützen.
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Als nächstes werden als eine zweite Ausführungsform eine Speichervorrichtung, die eine
Messung der Phasendifferenz zwischen Signalen für eine Anzahl von internen Signalen mit
unterschiedlichen Phasen für den Fall einer Multibit-Speichervorrichtung ermöglicht, und
ein Testverfahren der Speichervorrichtung beschrieben.
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Fig. 9 ist ein Blockschaltbild, das die Konfiguration der Speichervorrichtung für die
zweite Ausführungsform der Erfindung zeigt, Fig. 10 ist eine Zeichnung, die den
Zeitablauf beim Einschreiben der Signalformen unterschiedlicher Signale in der
Speichervorrichtung gemäß der Ausführungsform zeigt, Fig. 11 ist eine Zeichnung, die die Adressen
und Daten beim Einschreiben der Signale mit unterschiedlichen Phasen in die
Speichervorrichtung der Ausführungsform zeigt, Fig. 12 ist eine Zeichnung, die den Zeitablauf des
Lesens von Signalen mit unterschiedlichen Phasen in der Speichervorrichtung gemäß der
Ausführungsform zeigt, und Fig. 13 ist eine Zeichnung, die die Adressen und Daten beim
Lesen der Signale mit unterschiedlichen Phasen in der Speichervorrichtung gemäß der
Ausführungsform zeigt.
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Die Speichervorrichtung dieses Beispiels hat im allgemeinen, wie in der Fig. 9 gezeigt,
eine Wortwähladreßstiftgruppe 1, eine Bitwähladreßstiftgruppe 2, I/O-Stifte 3-1, 3-2, . . .
und 3-n, einen /CS-Stift 4, einen /WE-Stift S. einen /OE-Stift 6, einen Eingangsstift 7, eine
UND-Schaltung 9, eine UND-Schaltung 10, eine UND-Schaltung 11, einen
Zeilenadreßpufferteil 12, einen Zeilenadreßdekoderteil 13, einen Spaltenadreßpufferteil 14, einen
Spaltendekoderteil 15, einen Speicherzellenarrayteil 16, Dateneingangs-(DIN)-Puffer 17-1,
17-2, . . . und 17-n, einen Eingangssteuerteil 18A, einen Einschreibverstärkerschaltungsteil
19, einen Leseverstärkerschaltungsteil 20, einen Ausgangssteuerteil 21A, interne
Signalerzeugungsschaltungsteile 22-1 und 22-2, einen Eingangsschaltungsteil 23, eine UND-
Schaltung 25, eine UND-Schaltung 26, einen Inverter 27 und interne Signalpuffer 28-1 und
28-2.
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Von diesen Komponenten wird, da die Konfiguration und Funktionen der
Wortwähladreßstiftgruppe 1, der Bitwähladreßstiftgruppe 2 des /CS-Stifts 4, des /WE-Stifts 5, des /OE-
Stifts 6, des Eingangsstifts 7, der UND-Schaltung 9, der UND-Schaltung 10, der UND-
Schaltung 11, des Zeilenadreßpufferteils 12, des Zeilendekoderteils 13, des
Spaltenadreßpufferteils 14, des Spaltendekoderteils 15, des Speicherzellenarrayteils 16, des
Einschreibverstärkerschaltungsteils 19, des Leseverstärkerschaltungsteils 20, des
Eingangsschaltungsteils 23, der UND-Schaltung 25, der UND-Schaltung 26 und des Inverter 27,
ähnlich wie jene der ersten Ausführungsform wie in Fig. 1 gezeigt sind, eine detaillierte
Beschreibung derselben weggelassen.
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Bei diesem Beispiel ist das System so konfiguriert, daß die Eingangsdaten von einer
Anzahl von I/O-Stiften 3-1, 3-2, . . . und 3-n über die entsprechende Anzahl von
Dateneingangspuffern 17-1, 17-2, . . . und 17-n in den Eingangssteuerteil 18A eingegeben werden
und die Ausgangsdaten von dem Ausgangssteuerteil 21A über die Anzahl von I/O-Stiften
3-1, 3-2, . . . und 3-n ausgegeben werden.
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Darüber hinaus sind zwei interne Signalerzeugungsschaltungsteils 22-1 und 22-2
vorgesehen, um interne Signale zu erzeugen, und dementsprechend sind zwei interne Signalpuffer
28-1 und 28-2 vorgesehen.
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Der Eingangsstift 7, die internen Signalerzeugungsschaltungsteile 22-1 und 22-2, der
Eingangsschaltungsteil 23 und die internen Signalpuffer 28-1 und 28-2 bilden bei diesem
Beispiel den Testschaltungsteil 100B.
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Die Dateneingangspuffer 17-1, 17-2, . . . und 17-n erzeugen jeweils die Puffer der Signale
der Eingangsdaten von den I/O-Stiften 30-1, 3-2, . . . und 3-n, wenn der Ausgang (f) der
UND-Schaltung 25 einen hohen Pegel hat. Der Eingangssteuerteil 18A gibt die von den
Dateneingangspuffern 17-1, 17-2, . . . und 17-n eingegebenen Daten aus, wenn der Ausgang
der UND-Schaltung 9 einen hohen Pegel hat. Die internen Signalerzeugungsschaltungsteile
22-1 und 22-2 erzeugen jeweils interne Signale mit feststehenden Zyklen asynchron zu
einem von außen kommenden Signal. Die internen Signalpuffer 28-1 und 28-2 erzeugen
jeweils gepufferte Signale der Signale von den internen Signalerzeugungsschaltungsteilen
22-1 und 22-2.
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Als nächstes werden unter Bezugnahme auf die Fig. 9 die Konfiguration und die
Funktionen der Speichervorrichtung dieses Beispiels beschrieben. In der folgenden Beschreibung
werden nur die Unterschiede gegenüber dem Fall der ersten Ausführungsform wie in der
Fig. 1 gezeigt, erwähnt.
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In einer Speichervorrichtung, die Multibit-Eingangs/Ausgangs-Daten hat, beispielsweise
n-Bits, ist die Phasenmessung eines Maximums von n internen Signalen möglich, aber in
diesem Beispiel wird, wenn die Speichervorrichtung zwei interne
Signalerzeugungsschaltungsteile 22-1 und 22-2 hat, die Phasenmessung zwischen internen Signalen von den
internen Signalerzeugungsschaltungsteilen 22-1 und 22-2 beschrieben.
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Als erstes werden Schaltungsblöcke bezüglich des Einschreibvorganges beschrieben. Der
I/O-Stift 3-1 ist an den Eingang des Dateneingangspuffers 17-1 angeschlossen, der
Ausgang des Dateneingangspuffer 17-1 ist an einen Eingang des Eingangssteuerteils 18A
angeschlossen, und der Ausgang des Eingangssteuerteils 18A ist an den Eingang des
Einschreibverstärkerschaltungsteils 19 angeschlossen. Der Dateneingang von dem I/O-Stift 3-1
wird über den Dateneingangspuffer 17-1 und den Eingangssteuerteil 18A auf den
Einschreibverstärkerschaltungsteil 19 übertragen, und die Daten, welche durch den
Einschreibverstärkerschaltungsteil 19 verstärkt werden, werden auf die gewählte Bitleitung
ausgegeben.
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Auf diese Art und Weise wird das Datum unter denjenigen Speicherzellen, die an die
gewählte Bitleitung innerhalb des Speicherzellenarrayteils 16 angeschlossen sind, in die
Speicherzelle eingeschrieben, deren Wortleitung gewählt ist.
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Analog sind die I/O-Stifte 3-2, . . . und 3-n an den Eingang der Dateneingangspuffer 17-2, . . .
bzw. 17-n angeschlossen, die Ausgänge der Dateneingangspuffer 17-2, . . . und 17-n sind an
den Eingang des Eingangssteuerteils 18A angeschlossen, und der Ausgang des
Eingangssteuerteils 18A ist an den Eingang des Einschreibverstärkerschaltungsteils 19
angeschlossen, so daß Daten von den I/O-Stiften 3-2, . . . und 3-n jeweils über separate
Dateneingangspuffer an den Eingangssteuerteil 18A angeschlossen sind und durch den
Einschreibverstärkerschaltungsteil 19 in separate Speicherzellen eingeschrieben werden.
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Zu diesem Zeitpunkt ist der Ausgang (f) der UND-Schaltung 25 an die
Dateneingangspuffer 17-1, 17-2, . . . und 17-n angeschlossen, und wenn der Ausgang (f) des UND-
Schaltungsteils 25 auf einem hohen Pegel ist, werden die Ausgänge der
Dateneingangspuffer 17-1, 17-2, ... und 17-n simultan aktiviert.
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Als nächstes wird der Testschaltungsteil 100B beschrieben. Der Ausgang des internen
Signalerzeugungsschaltungsteils 22-1 ist an den Eingang des internen Signalpuffers 28-1
angeschlossen, und der Ausgang des internen Signalerzeugungsschaltungsteils 22-1 ist an
die Datenleitung von dem I/O-Stift 3-1 an der Eingangsseite des Eingangssteuerteils 18A
angeschlossen. Analog ist der Ausgang des internen Signalerzeugungsschaltungsteils 22-2
an den Eingang des internen Signalpuffers 28-2 angeschlossen, und der Ausgang des
internen Signalpuffers 28-21 ist an die Datenleitung von dem I/O-Stift 3-2 an der Eingangsseite
des Eingangssteuerteils 18A angeschlossen.
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Der Ausgang (g) der UND-Schaltung 26 ist an die internen Signalpuffer 28-1 bzw. 28-2
angeschlossen, gibt ein Hochpegelsignal aus, wenn das System in dem Einschreibzustand
sowie auch in dem Eingangszustand ist, und aktiviert die Ausgänge der jeweiligen internen
Signalpuffer 28-1 und 28-2. In einem anderen Zustand als vorstehend geht der Ausgang (g)
der UND-Schaltung 26 auf den niedrigen Pegel und bringt die Ausgänge der jeweiligen
internen Signalpuffer 28-1 und 28-2 auf den Hochimpedanzzustand.
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Der Zeitablauf beim Einschreiben des internen Signals mit unterschiedlichen Phasen in die
Speichervorrichtung dieses Beispiels wird in der Fig. 10 beschrieben, und die Adressen
und Daten beim Einschreiben der internen Signale mit unterschiedlichen Phasen in der
Speichervorrichtung gemäß dieses Beispiels werden in der Fig. 11 beschrieben.
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Wenn die zu messenden Signale in die Speicherzellen mit einer feststehenden
Dateneinschreibzykluszeit (TCYCLE) unter Verwendung desselben Meßverfahrens wie bei der
ersten Ausführungsform eingeschrieben werden, wobei die Adressen von der Adresse 0 bis
zur Endadresse sequentiell inkrementiert werden, sind die Zyklen eines zu messenden
Signals (C) und eines zu messenden Signals (D) die Periode vom Zeitpunkt (4) bis zum
Zeitpunkt (5) bzw. vom Zeitpunkt (6) bis zum Zeitpunkt (7), und daher ist die Phasendifferenz
zwischen den zwei Signalen die Zeitspanne vom Zeitpunkt (4) bis zum Zeitpunkt (6).
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In der Fig. 11 ist die Adresse N zwischen den zwei zu messenden Signalen definiert als
die Adresse, bei der zum ersten Mal das Datum einer vorhergehenden Adresse "0" ist und
das folgende Datum "1" ist, und die Adresse M ist als diejenige Adresse definiert, bei der
zu einem zweiten Mal ein vorhergehendes Datum "0" ist und das folgende Datum "1" ist.
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Was mit Datum 1 gemeint ist, repräsentiert das eingeschriebene Ergebnis des zu
messenden Signals (C), und das Datum 2 repräsentiert das eingeschriebene Ergebnis des zu
messenden Signals (D).
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Als nächstes werden bezüglich des Leseverfahrens unter Verwendung des Speichertesters
der Zeitablauf beim Lesen der Signale mit unterschiedlichen Phasen anhand der Fig. 12
beschrieben bzw. die Adressen und Daten beim Lesen der Signale mit unterschiedlichen
Phasen anhand der Fig. 13 beschrieben.
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Durch Verwenden des gleichen Meßverfahrens wie bei der ersten Ausführungsform
werden für jeden I/O-Stift Daten für jede Adresse ausgegeben, wie dies in der Fig. 12 gezeigt
ist. In diesem Fall hat der Speichertester die Funktion für jeden I/O-Stift BESTANDEN
oder NICHT BESTANDEN zu bestimmen, so daß es möglich ist, die Adresse, an der die
Änderung von BESTANDEN in NICHT BESTANDEN stattfindet, für jeden I/O-Stift
extrahiert werden kann.
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Die Adresse, die einer derartigen Änderung entspricht, ist, wie in der Fig. 13 gezeigt, die
Adresse N und die Adresse M für den I/O-Stift 3-1, nämlich für die Signalform (C), und
die Adresse (N + 1) und die Adresse (M + 1) für den I/O-Stift 3-2, nämlich für die Signalform
(D).
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Demgemäß ist bei dem Beispiel in der Fig. 13 die Phasendifferenz zwischen den zwei
Signalen gleich:
(N + 1) N).(Zykluszeit zum Einschreiben) = Zykluszeit zum Einschreiben (3)
und der Meßfehler ist gleich der Zykluszeit zum Einschreiben.
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Wie vorstehend angegeben, kann gemäß der Speichervorrichtung und dem Testverfahren
der Speichervorrichtung dieses Beispiels die Phasendifferenz zwischen zwei internen
Signalen leicht gemessen werden, wenn die Speichervorrichtung zwei interne Signale hat.
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Als nächstes werden als eine dritte Ausführungsform als Fall einer
Multibit-Speichervorrichtung eine Speichervorrichtung und ein Testverfahren der Speichervorrichtung
beschrieben, das die Messung der entsprechenden Zyklen für eine Anzahl von internen Signalen
mit unterschiedlichen Zyklen erlaubt.
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Fig. 14 ist eine Zeichnung, die den Zeitablauf beim Einschreiben der Signale mit
unterschiedlichen Zyklen in der Speichervorrichtung gemäß der dritten Ausführungsform der
Erfindung zeigt, Fig. 15 ist eine Zeichnung, die die Adressen und Daten beim
Einschreiben der Signale mit unterschiedlichen Zyklen in der Speichervorrichtung gemäß dieser
Ausführungsform zeigt, Fig. 16 ist eine Zeichnung, die den Zeitablauf des beim Lesen der
Signale mit unterschiedlichen Zyklen in der Speichervorrichtung gemäß dieser
Ausführungsform zeigt, und Fig. 17 ist eine Zeichnung, die die Adressen und Daten beim Lesen
der Signale mit unterschiedlichen Zyklen in der Speichervorrichtung dieser
Ausführungsform zeigt.
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Die Konfiguration dieses Beispiels ist die gleiche wie diejenige bei der zweiten
Ausführungsform. Für den Fall des Einschreibens werden, ähnlich wie im Fall der zweiten
Ausführungsform, die Zeitabläufe beim Einschreiben der Signale mit unterschiedlichen Zyklen
in der Fig. 14 beschrieben, und die Adressen und Daten des Einschreibens der Signale mit
unterschiedlichen Zyklen werden in der Fig. 15 beschrieben.
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Durch Verwenden des gleichen Meßverfahrens wie bei der zweiten Ausführungsform
haben die Zyklen eines zu messenden Signals (E) und eines zu messenden Signale (F) die
Zeitspanne von (4) bis (5) bzw. die Zeitspanne von (6) bis (7).
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In der Fig. 15 ist von den zwei zu messenden Signalen für das gemessene Signal (E) mit
vorlaufender Phase die Adresse, bei der zum ersten Mal das Datum einer vorhergehenden
Adresse gleich "0" und das folgende Datum "1" ist, als die Adresse N definiert, und die
Adresse, bei der zum zweiten Mal eine vorhergehende Adresse gleich "0" ist und die
folgende Adresse "1" ist, ist als die Adresse M definiert.
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Darüber hinaus repräsentiert das Datum 1 das Ergebnis des gemessenen Signals (E), und
das Datum 2 repräsentiert das Ergebnis des Einschreibens des gemessenen Signals (F).
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Als nächstes werden, bezogen auf das Leseverfahren unter Verwendung des
Speichertesters, die Zeitabläufe beim Lesen der Signale mit unterschiedlichen Zyklen in der Fig. 16
beschrieben, und die Adressen und Daten beim Lesen der Signale mit unterschiedlichen
Zyklen sind in der Fig. 17 beschrieben.
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Durch Verwenden desselben Meßverfahrens wie bei der zweiten Ausführungsform werden
Daten für jede Adresse für jeden I/O-Stift ausgegeben, wie dies in der Fig. 16 gezeigt ist.
Da der Speichertester die Funktion hat, die Bestimmung zwischen BESTANDEN und
NICHT BESTANDEN durchzuführen, ist es für jeden I/O-Stift möglich, die Adresse zu
extrahieren, bei der die Änderung von BESTANDEN in NICHT BESTANDEN stattfindet.
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Bei dem Beispiel in der Fig. 17 ist die Adresse, bei der BESTANDEN sich in NICHT
BESTANDEN ändert; die Adresse N und die Adresse M für die Daten des I/O-Stifts 3-1,
nämlich für die Signalform (E), und die Adresse (N + 1) und die Adresse (M + 2) für die
Daten am I/O-Stift 3-2, nämlich für die Signalform (F).
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Demgemäß ist der Zyklus des zu messenden Signals (E) gleich (M - N).(Zykluszeit beim
Einschreiben), und der Zyklus des zu messenden Signals (F) ist gleich (M - N +
1).(Zykluszeit beim Einschreiben).
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In diesem Fall ist der Zyklusmeßfehler der jeweiligen Signale die Zykluszeit beim
Einschreiben.
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Wie vorstehend angegeben, ist es gemäß der Speichervorrichtung und dem Testverfahren
der Speichervorrichtung gemäß diesem Beispiel möglich, den Zyklus der zwei internen
Signale für den Fall einer Speichervorrichtung mit zwei internen Signalen leicht zu messen.
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Vorstehend sind die Ausführungsformen der vorliegenden Erfindung im einzelnen unter
Bezugnahme auf die Figuren beschrieben worden. Die spezifischen Konfigurationen sind
jedoch nicht auf diese Ausführungsformen begrenzt, und diese sind in der Erfindung selbst
dann enthalten, wenn innerhalb des Bereiches, der nicht vom Schutzumfang der Erfindung
abweicht, Modifikationen des Designs oder dergleichen eingeführt werden. Beispielsweise
ist die Messung der Phasendifferenz zwischen den internen Signalen nicht auf die
Phasendifferenz zwischen spezifischen zwei internen Signalen begrenzt und kann ähnlich auf die
Phasendifferenz zwischen beliebigen zwei internen Signalen aus beliebig vielen internen
Signalen angewandt werden. Darüber hinaus kann die Messung der Zyklen von zwei
internen Signalen auf beliebige zwei interne Signale aus beliebig vielen internen Signalen
angewandt werden. Die Messung der Phasendifferenz oder des Zyklus von zwei internen
Signalen ist nicht auf den Fall der Messung begrenzt, bei der die Eingangspfade von den I/O-
Stiften 3-1 und 3-2 verwendet werden und kann durch Verwendung beliebiger zwei
Eingangspfade aus den Eingangspfaden von n I/O-Stiften durchgeführt werden, die diese mit
den internen Signalpuffern verbinden, indem Adressen entsprechend jedes dieser I/O-Stifte
extrahiert werden. Darüber hinaus kann die Phase eines oder mehrerer interner Signale
unter Verwendung der Adresse als einer Referenz gemessen werden.
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Die Speichervorrichtung gemäß dieser Erfindung ist nicht auf die
Halbleiterspeichervorrichtung begrenzt und ist auch an irgendeiner Art von Speichervorrichtung anwendbar, die
interne Signale mit feststehenden Zyklen asynchron zu einem externen Signal erzeugt.
Darüber hinaus ist die Erfindung auch in dem Fall anwendbar, in welchem das interne
Signal nicht notwendigerweise einen konstanten Zyklus hat. Darüber hinaus ist es klar zu
ersehen, daß das Testverfahren der Speichervorrichtung gemäß dieser Erfindung nicht auf
den Fall einer Speichervorrichtung begrenzt ist, und auch bei anderen Vorrichtungen, die
eine Speicherschaltung enthalten, anwendbar ist, wie beispielsweise einem hoch
integrierten Schaltkreis (LSI) eines Mikrocomputers.
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Wie vorstehend beschrieben, wird gemäß dem Testverfahren der Speichervorrichtung
gemäß dieser Erfindung in einer Speichervorrichtung, die mit einer Einrichtung zum
Erzeugen eines oder mehrerer interner Signale mit festem Zyklus asynchron zu einem externen
Signal ausgerüstet ist, das interne Signal in den Speicher unter Verwendung von Adressen
eingeschrieben, die sich mit einer konstanten Zykluszeit ändern, und wird dann gelesen,
und der Zyklus und die Phasendifferenz oder dergleichen werden durch Konvertieren des
Änderungspunktes in den Lesedaten mittels des Adressenwertes und der Zykluszeit
gemessen. Als Ergebnis kann der Zyklus, die Phasendifferenz oder dergleichen des internen
Signals gemessen werden, ohne daß eine Signalformmeßvorrichtung, wie beispielsweise ein
Oszilloskop, verwendet wird, und demgemäß ist es möglich, durch Anwenden dieser
Erfindung bei der Massenfertigung von Speichervorrichtungen oder dergleichen, die
Produktivität zu verbessern und zur Verbesserung der Ausbeute und Unterstützung der Produkte
infolge der Einfachheit der Einstellung des Zyklus des internen Signals in der internen
Signalerzeugungsschaltung beizutragen.
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Obwohl die Erfindung unter Bezugnahme auf die spezifischen Ausführungsformen
beschrieben worden ist, soll diese Beschreibung nicht in einem begrenzenden Sinne
angesehen werden. Verschiedene Modifikationen der offenbarten Ausführungsformen sind für
den Fachmann unter Bezugnahme auf die Beschreibung der Erfindung denkbar. Es wird
daher davon ausgegangen, daß die anhängenden Patentansprüche jegliche Modifikationen
oder Ausführungsformen abdecken, wenn sie innerhalb des wahren Umfangs der Erfindung
fallen.