CN1238858C - 测试存储设备的方法 - Google Patents

Abstract

本发明公开了一种配备了内部信号产生装置的存储器设备的测试方法，该内部信号产生装置产生具有与来自外部的信号异步的固定周期的内部信号，其中当引入信息被输入时，一旦判别所述存储器设备满足用于执行测试的条件，引入电路装置就产生一个输出，和当所述引入电路装置的输出被产生时以及存储器设备的存储器装置处于写允许状态时，通过将内部信号写到经缓冲器装置把内部信号连接到存储器装置的数据写输入的存储器装置，门装置产生一个输出以激活缓冲器装置，然后从存储器装置读取被写入的数据到外部，通过检测数据变化点来进行与所述内部信号有关的测量。

Description

测试存储设备的方法

技术领域

本发明涉及一种测试存储设备的方法，特别涉及测试诸如在它的内部配备一个电路的半导体存储设备之类的存储设备，该电路产生具有与来自外部信号异步的固定周期的内部信号。

背景技术

利用动态随机存取存储器(DRAM)处理的易失性存储器单元的设备需要刷新操作以便防止由保持单元引起的数据破坏。然而，根据产品，设备内有一些自动地完成刷新控制而不必来自外部的刷新控制。

这样的存储器设备通常在它的内部配备电路，它产生具有固定周期的信号(内部信号)，并且根据内部信号的周期控制存储器单元的刷新操作。

这样的存储设备的内部信号的周期通常还被用作临界信号，它支配设备的各种特性和电路余限。在这些环境下，在测试模式中内部信号的波形通常被提取到外部等等，以便被用于评估，分析等等。

常规的，通过存储设备内的测试电路部分的装置，通过从内部电路到存储设备的外部测量引脚输出被测量的信号来完成存储设备的内部信号周期的测量，和连接引脚到波形测量仪器，比如示波器。

在此情况下，通过引入电路部件和开关电路构成存储设备内的测试电路部件，把它们提供附加到存储设备的标准结构配置。

图18显示了示例的静态随机存取存储器(SRAM)的常规存储设备的结构的例子，其中出于简化描述，省略了用于刷新的电路部分。

如图18所示，常规的存储设备通常包括：字选择地址引脚组1，数字选择地址引脚组2，I/O引脚组3，/CS引脚4，/WE引脚5，/OE引脚6，引入引脚7，测量引脚8，与电路9，与电路10，与电路11，行地址缓冲器部件12，行解码器部件13，列地址缓冲器部件14，列解码部件15，存储器单元阵列部件16，数据输(DIN)缓冲器17，输入控制部件18，写放大器电路部件21，读出放大器部件20，输出控制部件21，内部信号产生电路部件22，引入电路部件23和开关(SW)电路24。

这些部件中，引入引脚7，测量引脚8，内部信号产生电路部件22，引入电路部件23和开关电路24形成测试电路部件100。

字选择地址引脚组1，数字选择引脚组2，I/O引脚组3，/CS引脚4，/WE引脚5和/OE引脚6形成SRAM的外部输入/输出引脚。

字选择地址引脚组1输入行地址数据来用于包括多个比特的字线选择。数字选择地址引脚组2输入列地址数据来用于包括多个比特的数字线选择。I/O(数据输入/输出)引脚组3输入写数据到存储器单元阵列部件16。/CS(芯片选择)引脚4输入芯片选择信号来用于设置操作条件的存储设备的各个部件。

/WE(允许写入)引脚5输入允许写入信号来对存储器单元阵列部件16选择写操作和数据的读操作。/OE(允许输出)引脚6输入允许输出信号来用于输出读数据。引入引脚7输入用于启动测试电路的引入条件。测量引脚8输出用于测量的内部波形。

当到/CS引脚4的输入和到/WE引脚5的输入是低电平时，与电路9产生高电平输出，否则产生低电平输出。当到/CS引脚4的输入是低电平和到/WE引脚5的输入是高电平时，与电路10产生高电平输出，否则产生低电平输出。当到/OE引脚6的输入是低电平和与电路10的输出是高电平时，与电路11产生高电平输出，否则产生低电平输出。

行地址缓冲器部件12产生来自字选择地址引脚组1的行地址数据的缓冲的输出。通过解码包括多个比特的行地址数据，行解码器部件13选择字线。列地址缓冲器部件14产生来自数字选择地址引脚组2的列地址数据的缓冲的输出。通过解码包括多个比特的列地址数据，列解码器部件15选择数字线。

存储器单元阵列部件16配备对应于字线和数字线的以矩阵形式排列的多个存储器单元，并且在选择的字线和数字线的相交上的存储器单元被产生为允许写入或读取状态。

当与电路9的输出是高电平时，数据输入缓冲器17产生来自I/O引脚组3的输入数据的缓冲的输出。当与电路9的输出是高电平时，输入控制部件18输出来自数据输入缓冲器17的输入数据。

当与电路9的输出是高电平时，写放大器电路部件19放大来自输入控制电路18的输出和把结果输出到选择的数字线。当与电路10的输出是高电平时，读出放大器电路部件20放大来自数字线的输入和把结果输出。当与电路11的输出是高电平时，输出控制部件21把来自读出放大器电路部件20的输入输出到I/O引脚组3。

内部信号产生电路部件22产生与来自外部的信号异步的固定周期的内部信号。这里的意思是来自外部的信号是从外界来的信号而不是到存储设备的电源，其包括：例如，输入到I/O引脚组、地址引脚组、/CS引脚、/OE引脚或引入引脚等的信号。

引入电路部件23确定是否来自引入7的输入信息满足引入条件，当它满足条件时产生高电平。当引入电路部件23的输出是高电平时，开关电路24把来自内部信号产生电路部件22的内部信号输出到测量引脚8。

接下来，参考图18和图19，将描述包括测试电路的常规存储设备的结构和功能。

以下，为了简化描述，将简要描述省略了用于刷新的电路部分的作为SRAM的常规存储设备的电路结构和电路操作。

正常的，SRAM和外部输入/输出引脚一样具有地址引脚组(字选择地址引脚组1和数字选择地址引脚组2)，I/O引脚组3，/CS引脚4，/WE引脚5和/OE引脚6。

当到/CS引脚4的输入是高电平时，SRAM处于未选择的状态，并且写入到存储器单元阵列部件16和从存储器单元阵列部件16中读出将不再发生，无论其他的引脚处于什么状态。

相反，当到/CS引脚4的输入是低电平时，SRAM处于选择的状态，并且当到/WE引脚5的输入是高电平时，SRAM转到读取状态，并且从对应于由地址引脚组选择的地址的存储器单元中读取数据。此外，当到/WE引脚5的输入是低电平时，它转到写入状态，并且从I/O引脚组3写入数据到对应于由地址引脚组选择的地址的存储器单元。

而且，在读取状态中，只有当到/OE引脚6的输入是低电平时，从存储器单元读取的数据从I/O引脚组3被输出到外界，并且当到/OE引脚6的输入是高电平时，从I/O引脚组3到外界的输出处于高阻抗状态。

为了实现上述的操作，对SRAM设备通常采取下面的电路结构配置。

首先，将描述有关地址选择的电路块。地址引脚组被分成用于选择字线的引脚组(字选择地址引脚组1)，和用于选择数字线的另一组(数字选择地址组2)。字选择地址引脚组1经行地址缓冲器部件12被连接到行解码器部件13，并且行解码器部件13在存储器单元阵列部件16内执行字线的选择。而且，数字选择地址引脚组2通过列地址缓冲器部件14被连接到列解码器部件15，并且列解码器部件15在存储器单元阵列部件16内执行数字线的选择。

接着，将描述有关写操作的电路块。I/O引脚组3被连接到数据输入缓冲器17的输入，将数据输入缓冲器17的输出连接到输入控制部件18的输入，并且将输入控制部件18的输出连接到写放大器电路部件19的输入。

从I/O引脚组3输入的数据经数据输入缓冲器17和输入控制部件18被发送到写放大器电路部件19，并且响应于列地址，写放大器电路部件19中放大的数据被输出在选择的数字线上。在此方式中，在连接到存储器单元阵列部件16内的选择的数字线的存储器单元中，数据被写到其字线被选择的存储器单元。

接下来，将描述有关读操作的电路块。将读出放大器电路部件20的输出连接到输出控制部件21的输入，并且将输出控制部件21的输出连接到I/O引脚组3。在此方式中，存储器单元阵列部件16内的选择的字线上的存储器单元中的数据被输出在数字线上，并且选择的数字线上的数据被发送到读出放大器电路部件20，而且由读出放大器电路部件20放大的数据经输出控制部件21从I/O引脚组3被输出到外界。

除了上面的描述，提供了与电路9和与电路10以便在写状态和读状态之间区分。将来自/CS引脚4和/WE引脚5的信号连接到与电路9和与电路10，而且配置系统以至于在写状态中与电路9的输出(a)是高电平，而在读状态中与电路10的输出(b)是高电平，同时在其他的状态中与电路9和与电路10的输出是低电平。

而且，提供与电路11以便区分是否它是处于用于输出读取的数据到外界的状态(DOUT输出状态)。与电路10的输出(b)和来自/OE引脚6的信号被分别连接到与电路11的输入，并且配置该系统以至于只有当它是处于DOUT状态时与电路11的输出是高电平，否则它是低电平。

与电路9的输出(a)被连接到数据输入缓冲器17，输入控制部件18和写放大器电路部件19，并且当输出(a)是高电平时，就是说，在写操作状态中，数据输入缓冲器17，输入控制部件18和写放大器电路部件19被激活，并且选择的数字线和写放大器电路部件19进入连接的状态。

同时，与电路11的输出(c)被连接到输出控制部件21，并且配置系统以至于当输出(c)是高电平时，也就是当它处于DOUT状态时，输出控制部件21被激活，否则输出控制部件21被无效。此外，将与电路10的输出(b)连接到读出放大器电路部件20，并在整个读操作过程中，读出放大器电路部件20被激活，以便选择的数字线和读出放大器电路部件20被带入连接的状态。

而且，将来自/CS引脚4的信号连接到行地址缓冲器部件12和列地址缓冲器部件14，并且当SRAM处于非选择状态时，行地址缓冲器部件12和列地址缓冲器部件14无效，以至于不将发生字线和数字线的选择。

测试电路部分100配备用于从外部的一个目的地(引入信息)输入的引入引脚7，用于激活测试电路到引入电路部件23。引入电路部件23是一个电路，用于确定是否来自引入引脚7的输入信息满足用于激活测试电路的条件(引入条件)，并且仅当到引入引脚7的输入满足引入条件时，引入电路部件23输出高电平信号，否则输出低电平信号。

配置后面阶段中电路，通过假设当引入电路部件23的输出是高电平时，测试电路转到激活的状态(引入状态)，并且当它是低电平时，测试电路转到无效状态(非引入状态)。

将引入电路23的输出(d)连接到开关电路24以完成开关电路24的输出的控制。将开关电路24的输入连接到内部信号产生电路部件22，并且将开关电路24的输出连接到测量引脚8，用于对来自外界的被测量的一个信号进行测量。

当引入电路部件23的输出(d)是高电平时，就是说，当该输出处于引入状态时，开关电路24输出被测量的信号到测量引脚8，该信号是内部信号产生电路部件22的输出。另一方面，当它处于正常操作状态时，就是说，引入电路部件23的输出(d)是低电平时，开关电路24的输出转到高阻抗状态。

将测量引脚8的输出连接到诸如示波器的波形测量设备，并且取得了测量信号的周期的测量。

常规的，由内部信号产生设备产生的被测量信号的周期测量通过连接诸如示波器之类的波形测量仪器到测量引脚8来完成。尽管，通过示波器等装置的测量方法在试验制造阶段有效地用于确定评估电平，但在大规模生产阶段，对于测试和分类存储设备来说，它是不现实的，而且可行性是很低的。

而且，由于制造处理，内部信号的周期倾于离散，并且因为当周期大大偏差设备的设计目标时，生产的存储设备本身会被归类为有缺陷的。为此，需要按照再生这样一种状态的方法来完成测试，当设备的内部信号的周期大大偏差设计目标时，通过预先考虑存储设备的一致性，这就导致一个问题，即测试相反变为很复杂。

而且，有一个问题是，通过使用明确准备用于完成测试存储设备目的的存储器测试仪，它难于取得与来自外部信号异步操作的内部信号的测量。

图19是一个图，描述通过存储器测试仪进行的TAA的测量方法(来自地址的产生的时间改变到单元数据的输出)，作为改变在输出信号波形的时间的测量的例子。

在进行存储设备的读和写测试的功能测试中，当选通设置时间(判决时间)被顺序的改变时，由于读取状态的地址中的改变的时间的出现作为开始时间(0s)，当来自单元的数据还没有被输出时，直到定时为止，存储测试仪的判决结果是故障(FALL)，并且跟随着数据的输出它变为通过(PASS)。

在此方式中，通过观察时间能够测量TAA，在该时间上存储测试仪的决定结果从故障到通过改变。

然而，能通过功能测试测量的信号是固定时间内被输出的信号，随着从存储测试仪输入到存储设备的信号中的改变(这里，改变地址)而变化，并且因为它不能够设置作为在存储器测试仪上用于测量的基准的时间(0s)，因此，不能测试与来自外部的信号异步的信号。

而且，为改变选通时间，需要改变地址改变的模式以从存储器测试仪输入到设备，以便从先前的测量到下一个测量设置测量开始时间。为此，在选通时间变化之后，按照与变化之前完全不同的时间基础，必须进行测量，以至于不能以简单的方式进行测量。

发明内容

如上所述，对于配备了电路的存储设备，它产生具有与来自外部的信号异步的固定周期的内部信号，存在的问题是通过使用常规的存储器测试仪，它难于利用固有的功能和存储器测试仪的测量方法在周期上以及信号的相位差上完成测量。

为了解决上述技术问题，本发明提供了一种利用测试电路部件测试存储设备的方法，该测试电路部件包括：内部信号产生装置、引入电路装置和门装置，所述内部信号产生装置输出具有与来自外部的信号异步的固定周期的内部信号，所述测试方法包括如下步骤：当输入引入信息时，一旦判别所述存储器设备满足进行测试的条件，则所述引入电路装置就产生输出；当所述引入电路装置产生输出、并且所述存储器设备的存储器装置处于写允许状态时，通过以下方式使所述门装置产生输出以启动缓冲器装置：经所述缓冲器装置把所述内部信号连接到所述存储器装置的数据写输入端，将所述内部信号写到所述存储器装置；以及，通过从所述存储器装置读取被写入的数据到外部，来执行与所述内部信号有关的测量，并检测所述数据中的变化点。

本发明还提供了一种利用测试电路部件对配备了多个内部信号产生装置的多比特存储器设备进行测试的方法，该测试电路部件包括：内部信号产生装置、引入电路装置和门装置，所述内部信号产生装置输出具有与来自外部的信号异步的各自的固定周期的内部信号，该测试方法包括如下步骤：当输入引入信息时，一旦判别所述存储器设备满足用于执行测试的条件，则所述引入电路装置产生输出；当所述引入电路装置产生输出、并且所述存储器设备的存储器装置处于写允许状态时，通过以下方式使所述门装置产生输出以激活对应于各个内部信号产生装置的缓冲器装置：经各自的缓冲器装置，把各个内部信号连接到对应于所述存储器装置的比特数的多个数据写输入端之外的任意的输入端，将所述多个内部信号写到所述存储器装置；以及，通过从所述存储器装置读取多个被写入的数据到外部，来进行与所述多个内部信号有关的测量，并检测各个数据的变化点。

依照本发明的上述技术方案，本发明能测量内部信号的周期、相位差等而不用使用波形测量设备，比如示波器，并因此，通过应用本发明而大规模的生产存储器设备等等，能够提高生产力，和有助于提高产量以及增强产品，因为容易调节内部信号产生电路中的内部信号的周期。

附图说明

结合参考附图，通过下面对本发明的详细描述，本发明的上述和其他的目的，特点和优点将更加清楚易懂，其中：

图1是一个方框图，显示了本发明第一实施例的存储器设备的结构；

图2是显示了实施例的存储器设备中的用于各部分的写入上的信号的定时图；

图3是显示了在实施例的存储设备中在写入上的地址和数据图；

图4是显示了实施例的存储器设备中用于各部分的读取上的信号的定时图，；

图5是显示了实施例的存储器设备中的地址和读取上的数据图；

图6是显示了实施例的存储器设备中当数据被改变时的写入的状态图；

图7是显示了实施例的存储器设备中的测量上的测量精度图；

图8是显示了实施例的存储设备中的测量上的测量限制图；

图9是显示了本发明第二实施例的存储器设备的结构的方框图，；

图10是一个显示了实施例的存储器设备中的具有不同相位的信号的写入上的定时图；

图11是一个显示了实施例的存储器设备中具有不同相位的信号的写入上的地址和数据图；

图12是一个显示了实施例的存储器设备中具有不同相位的信号的读取上的定时图；

图13是一个显示了实施例的存储器设备中的具有不同相位的信号的读取上的地址和数据图；

图14是一个显示了本发明第三实施例的存储器设备中具有不同周期的信号的写入上的定时图；

图15是一个显示了实施例的存储器设备中的具有不同周期的信号的写入上的地址和数据图；

图16是一个显示了实施例的存储器设备中的具有不同周期的信号的读取上的定时图；

图17是一个显示了实施例的存储器设备中的具有不同周期的信号的读取上的地址和数据图；

图18是一个图，显示了常规存储器设备的结构的例子；和

图19是一个图，显示了常规的存储器设备和测试电路的结构配置和功能。

具体实施方式

下面，将参考附图描述本发明的实施例。

图1是一个方框图，显示了按照本发明第一实施例的存储器设备的结构，图2是一个显示了实施例的存储器设备中写入上的针对各部件的信号的定时图，图3是一个显示了实施例的存储器设备中写入上的地址和数据图，图4是一个显示了实施例的存储器设备中在读取上的对于各部分的信号的定时图，图5是一个显示了实施例的存储器设备中的读取上的地址和数据图，图6是一个图，显示了实施例的存储器设备中当数据被改变时的写入的条件；图7是一个图，显示了实施例的存储器设备中的周期测量上的测量精度，以及图8是一个图，显示了实施例的存储设备中周期测量上的测量限制。

如图1所示，该例的存储器设备通常包括：字选择地址引脚组1，数字选择地址引脚组2，I/O引脚组3，/CS引脚4，/WE引脚5，/OE引脚6，引入引脚7，与电路9，与电路10，与电路11，行地址缓冲器部件12，行解码器部件13，列地址缓冲器部件14，列解码器部件15，存储器单元阵列部件16，数据输入(DIN)部件17，输入控制部件18，写放大器电路部件19，读出放大器电路部件20，输出控制部件21，内部信号产生电路部件22，引入电路部件23，与电路25，与电路26，反相器27和内部信号缓冲器28。

这些部件中，字选择地址引脚组1，数字选择地址引脚组2，I/O引脚组3，/CS引脚4，/WE引脚5，/OE引脚6，引入引脚7，与电路9，与电路10，与电路11，行地址缓冲器部件12，行解码器部件13，列地址缓冲器部件14，列解码器部件15，存储器单元阵列部件16，数据输入(DIN)缓冲器17，输入控制部件18，写放大器电路部件19，读出放大器电路部件20，输出控制部件21，内部信号产生电路部件22和引入电路部件23的结构和功能是与图18所示的常规示例相同的，所以在下面将省略这些部件的详细描述。

引入引脚7，内部信号产生电路部件22，引入电路部件23和内部信号缓冲器28构成该例中的测试电路部件100A。

当与电路9的输出和反相器27的输出都是高电平时，与电路25产生该电平输出，否则产生低电平输出。当与电路9的输出和引入电路部件23的输出都是高电平时，与电路26产生高电平，否则产生低电平输出。反相器27产生一个输出，其中引入电路部件23的输出极性被倒置。内部信号缓冲器28产生一个信号，它缓冲内部信号产生电路部件22的输出。

接下来，参考图1，将描述该例的结构和功能。

首先，为了简化描述该例的存储器设备，将描述其中省略了用于刷新的电路部件的作为SRAM的电路结构和电路操作。

该例的存储器设备不同于图18所示的常规的存储器设备，其中它缺少由引入电路部件23的输出(d)控制的开关电路24和经开关电路24输出来自内部信号产生电路部件22的内部信号的测量引脚8，并具有内部信号缓冲器28，用于把来自内部信号产生电路部件22的内部信号送到输入控制部件18以响应于与电路9的输出，并且响应于与电路25的输出控制数据输入缓冲器17的操作。

这里，当引入电路部件23的输出(d)和与电路9的输出(a)是高电平时，与电路26产生高电平输出以激活内部信号缓冲器28，并且当倒置引入电路部件23的输出(d)的反相器27的输出(e)和与电路9的输出(a)都是高电平时，与电路25产生高电平输出以激活数据输入缓冲器17。

图1中，与电路9的输出(a)被连接到输入控制部件18和写放大器电路部件19，连同通过倒置经反相器27的与电路9的输出(d)获得的输出(e)一起被连接到与电路25的输入。

在SRAM的正常使用状态中(其中测试电路被无效)，由于反相器27的输出(e)被固定在高电平上，与电路25的输出(f)随着与电路9的输出(a)以相同的相位改变。

当与电路9的输出(a)是高电平时，就是说，系统处于写操作时，输入控制部件18被激活，并且选择的数字线和写放大器电路部件19转到连接的状态，而且，在非引入状态中，引入电路部件23的输出(d)转到低电平，数据输入缓冲器17由与电路25的输出(f)来激活。

同时，将与电路11的输出(c)连接到输出控制部件21，并配置系统以至于当输出(c)是高电平时，就是说，当它处于DOUT输出状态时，输出控制部件21被激活，否则输出控制部件21是无效的。

而且，将与电路10的输出(b)也连接到读出放大器电路部件20，以便在读取状态中，读出放大器电路部件20被激活，并且将选择的数字线和读出放大器电路部件20置入连接的状态。

而且，将来自/CS引脚5的信号连接到行地址缓冲器部件12和列地址缓冲器部件14，并当SRAM处于非选择状态时，行地址缓冲器部件12和列地址缓冲器部件14是无效的，以便不会发生字线和数字线的选择。

在该例的存储器设备中，通过使用测试电路测量内部信号产生电路部件22输出的内部信号(被测量的信号)，将该内部信号连接到每个存储器设备产品的多种电路块，被用作一个输入和用于各个内部电路的控制，而实际中，内部信号产生电路部件22的内部信号输出的使用方法对各自的存储器设备是不同的。例如，这样的内部信号(例如)包括用于引起存储器单元刷新的信号，和存储器设备的内部控制所需的各类信号。然而，由于在本发明的描述中内部信号产生电路部件22的输出的使用方法没有特殊的意义，这里不会特别的涉及输出的连接目的地和内部信号产生电路部件22的输出的使用方法。

接下来，参考图1，将描述该例的存储器设备中测试电路的电路结构。

将来自内部信号产生电路部件22的被测量的信号连接到内部信号缓冲器28的输入，并且将内部信号缓冲器28的输出连接到输入控制部件18的输入。

测试电路部件100A配备引入引脚7，用于从外部把激活测试电路的条件(引入条件)输入到引入电路部件23。

引入电路部件23是一个电路部件，用于确定是否来自引入引脚7的输入信息满足引入条件，并当到引入引脚7的输入满足引入条件时引入电路部件23输出高电平信号，否则输出低电平信号。例如，确定引入条件被满足，事实是引入引脚的输入电压超过设备内的预定电压。

配置下一级中的电路，假设当引入电路部件23的输出是高电平时，测试电路处于激活的状态(引入状态)，并且当输出是低电平时，测试电路处于无效的状态(非引入状态)。

用于确定写状态的引入电路部件23的输出(d)和与电路9的输出(a)被连接到与电路26的输入。与电路26的输出(g)被连接到内部信号缓冲器28，当它处于写状态以及处于引入状态时，是高电平，并激活内部信号缓冲器28的输出。

相反，当它不是处于上面的状态时，与电路26的输出(g)转到低电平，并设置内部信号缓冲器28的输出到高阻抗状态。当与电路9的输出(a)是高电平时，整个时期中输入控制部件18和写放大器电路部件19处于激活的状态。

而且，由于经反相器27通过把引入电路部件23的输出(d)的相位倒置成相反的相位而获得的信号(e)连同与电路9的输出(a)被连接到与电路25的输入，当系统处于非引入状态以及处于写状态时，来自I/O引脚3的输入数据通过数据输入缓冲器17被发送到输入控制部件18。

相反，在引入状态中，由于反相器27的输出(e)转到低电平，所有时间上与电路25的输出(f)转到低电平而和与电路9的输出(a)电平无关，数据输入缓冲器17的输出在引入状态中是无效的。

由于引入电路部件23的输出(d)和反相器27的输出(e)是相互反相位的关系，内部信号缓冲器28的输出和数据输入缓冲器17的输出将不会同时被激活，当系统处于写状态以及在引入状态时，被测量的信号将被写到存储器单元，并且当系统处于写状态和在非引入状态时，来自I/O引脚组3的数据将被写到存储器单元。

接下来，参考图1到图8，将描述该例的存储设备中内部信号的测量方法。通过把内部信号写到存储器单元和通过读取写入的数据来完成该例的存储器设备中的内部信号的测量。

在图2中，当使用测试模式时显示了针对各部件的信号的变化。

在图中，低电平信号被输入到/CS引脚4以及高电平信号被输入到/OE引脚6。对图中的周期(1)，通过把引入条件输入到引入引脚7，引入电路部件23的输出(d)从低电平改变到高电平，并且在图中的时间(2)之后引入状态被保持。

从图中的时间(3)，地址随确定的固定的写入周期时间(TCYCLE)被顺序的递增，从地址0到的最终地址。而且，在相同的时间上，对于每个周期，通过把低电平脉冲输入到/WE引脚5的输入，在该周期中在那个时间上，内部信号的电平被写到存储器单元，其中/WE引脚5的输入是低电平。

在TCYCLE的周期内，当内部信号是低电平时，‘0’被写到存储器单元，且当内部信号是高电平时，‘1’被写到存储器单元。

这里，内部信号是与来自外部的信号异步产生的信号，并且该时间是图中的(4)，在输入之后，它第一次从低电平上升到高电平，并且下一次上升的时间是图中的(5)，以至于被测量信号的周期是从时间(4)到时间(5)。

图3显示了按照图2所述的操作在每个被写入的地址上的存储器单元中的数据。

这里，当被写到在地址(N-1)之前的数据是‘0’时，下一个被写的数据是‘1’，最后的地址被定义成地址N，并且此后，当被写到地址(M-1)之前的数据是‘0’时，下一个被写的数据是‘1’，最后的地址被定义成地址M。

图4显示了经存储器测试仪在读取上的定时。

如图4所示，通过把低电平信号输入到/CS引脚4和把高电平信号输入到/WE引脚5，从存储器单元的数据读取在时间(1)之后开始。随时间(2)开始，通过给出地址以便从地址0到最终地址顺序的增加，对每个地址的预定时间之后从I/O引脚组3输出读取的数据。这里，对存储器设备的每个产品确定从地址分配到数据输出的时间。

在读取状态中，存储器测试仪能够对一个指定的地址的读取周期中被测量的数据，确定分配‘1’到一个在高于测试仪的输出判决电平的较高端电平上，以及分配‘0’到一个较低端的电平上。而且，由于它具有改变那个时间上的判决时间的功能，它能够在一个时间上设置这样的读取测试的判决时间，该时间迟于来自I/O引脚组3的输出产生的时间，并通过设置期望值读取电平，用于决定通过(PASS)被固定在‘0’或‘1’上，以及设置期望的值，用于决定FAIL固定在“1”或“0”上，以至于对每个地址的输出数据的状态能根据通过(PASS)或故障(FAIL)的结果而被确定。

图5中显示了通过使用存储器测试仪的在读取上的地址和数据。

通过提取地址N(在其上数据从‘0’改变到‘1’)和地址M(其上从图5的下一处数据从‘0’改变到‘1’)，并通过相乘(M-N)差和用于写入的周期时间(TCYCLE)，能够确定被测量的信号的周期。

图6显示了当写数据被改变时的写入条件。

当写数据被输入的时间从/D到D切换时，在时间改变过程中，存在一个点，在该点上到存储器单元的写数据从/D到D改变。这里，地址改变的时间称作0s，并且写数据从/D到D的切换的时间上的点被称作Ta。

在此情况下，在早于Ta的定时上，信号从低电平改变到高电平的波形将被称作a，并且在迟于Ta的定时上，信号从低电平改变到高电平的波形将被称作b。然后，在波形a的情况下，由于改变发生在早于Ta的定时上，是D的数据的‘1’被写到相关的一个感兴趣的地址A，并在波形b的情况下，由于改变发生在迟于Ta的定时上，是/D的数据‘0’被写到地址A。

图7显示了周期测量上的测量精度，通过如图3所示的把地址N和M之间的关系作为一个例子，其上写数据从‘0’到‘1’改变，并显示了被测量的实际信号的改变点。

在图7中，被测量信号上升的时间是周期从(6)-(8)，并且上升的下一个时间是周期从(9)-(11)。

这里，当被测量的信号的周期的真值被称作T_结果(Tresult)时，本测量中的最大周期Tc是具有值T_结果+TCYCLE的周期从(6)-(11)，并且最小周期Tb是具有值T_结果-TCYCLE的周期(8)-(9)，因此，测量精度是+TCYCLE。

图8描述了按照该例的测量方法的可测量的限制。

作为一个例子，将描述这种情况，其中对于具有每I/O 1Mbit的地址的存储器设备在被测量的信号的周期上进行测量，当地址从地址0被增加到最终地址时，通过假设由存储器测试仪给出的最小写周期时间(TCYCLE)是5ns。

由于通过获得地址来执行周期的测量，在该地址上被测量的信号从‘0’到‘1’改变，和下一个信号从‘0’到‘1’改变的地址，通过测量可获得的周期T_结果能少于全部地址的1/2，就是说，少于0.5M×5ns。

而且，测量精度在时间上是5ns，等于TCYCLE，但该值取决于由存储器测试仪给出的周期时间而变化。当周期长于上述被测量的值时，通过取TCYCLE为10ns可以测量两倍大小的周期，并通过取TCYCLE为50ns，可以测量10倍大的周期。然而注意的是，由于按照10ns或50ns的测量精度被恶化，需要在测量精度保证的范围内使用测试仪。概括起来为：

被测量的信号的周期＝(MN)×(TCYCLE)，           (1)

测量精度＝±(TCYCLE)                           (2)

在此方式中，按照该例的存储器设备，内部信号的周期的评估和分析能被简单实现。而且，通过准备一个由保险丝断路的可调节内部信号的周期的电路，和通过调节内部信号的周期到通过测量晶片状态中的周期的期望值，对每个设备很容易微调内部信号的周期，并因此提高了存储器设备产品的产量和增强了产品的可靠性。

接下来，作为第二实施例，将描述一种存储器设备，它能够测量在多比特存储器设备的情况下具有不同相位的多个内部信号的信号之间的相位差，并描述存储器设备的测试方法。

图9是一个方框图，显示了本发明第二实施例的存储器设备的结构配置。图10是一个图，显示了该实施例的存储器设备中不同信号的波形的写入上的定时，图11是一个图，显示了实施例的存储器设备中具有不同相位的信号的写入上的地址和数据，图12是一个图，显示了实施例的存储器设备中具有不同相位的信号的读取上的定时，图13是一个图，显示了实施例的存储器设备中的具有不同相位的信号的读取上的地址和数据。

如图9所示，该例的存储器设备通常包括，字选择地址引脚组1，数字选择地址引脚组2，I/O引脚3-1、3-2、、和3-n，/CS引脚4，/WE引脚5，/OE引脚6，引入引脚7，与电路9，与电路10，与电路11，行地址缓冲器部件12，行地址解码器部件13，列地址缓冲器部件14，列解码器部件15，存储器单元阵列部件16，数据输入(DIN)缓冲器17-1、17-2、、和17-n，输入控制部件18A，写放大器电路部件19，读出放大器电路部件20，输出控制部件21A，内部信号产生电路部件22-1和22-2，引入电路部件23，与电路25，与电路26，反相器27和内部信号缓冲器28-1和28-2。

这些部件中，由于字选择地址引脚组1，数字选择地址引脚组2，/CS引脚4，/WE引脚5，/OE引脚6，引入引脚7，与电路9，与电路10，与电路11，行地址缓冲器部件12，行地址解码器部件13，列地址缓冲器部件14，列解码器部件15，存储器单元阵列部件16，写放大器电路19，读出放大器电路部件20，引入电路部件23，与电路25，与电路26和反相器27的结构和功能是与图1所示的那些相同，因而在下面将省略有关这些部件的详细描述。

在该例中，配置系统以至于经相应的多个数据缓冲器部件17-1，17-2，，17-n把来自多个I/O引脚3-1，3-2，，和3-n的输入数据输入到输入控制部件18A，和经多个I/O引脚3-1，3-2，，3-n输出来自输出控制部件21A的输出数据。

而且，为了产生内部信号提供了两个内部信号产生电路部件22-1和22-2，和与此对应，提供了两个内部信号缓冲器28-1和28-2。

引入引脚7，内部信号产生电路部件22-1和22-2，引入电路部件23和内部信号缓冲器28-1和28-2构成该例中的测试电路部件。

当与电路25的输出(f)是高电平时，数据输入缓冲器17-1，17-2，，和17-n从I/O引脚30-1，3-2，，和3-n分别产生输入数据的缓冲的信号。当与电路9的输出是高电平时，输入控制部件18A输出来自数据输入缓冲器17-1，17-2，，17-n的输入数据。内部信号产生电路部件22-1和22-2分别产生与来自外部的信号异步的固定周期的内部信号。内部信号缓冲器28-1和28-2分别产生来自内部信号产生电路22-1和22-2的信号的缓冲的信号。

接下来，参考图9，将描述该例的存储器设备的结构和功能。在下列描述中只涉及与图1所示的第一实施例不同的情况。

例如，在具有多比特的存储器设备中，n比特，输入/输出数据，最大n个内部信号的相位测量是可能的，但在该例中，当存储器设备具有两个内部信号产生电路22-1和22-2时，将描述来自内部信号产生电路部件22-1和22-2的内部信号之间的相位测量。

首先，将描述有关写操作的电路块。将I/O引脚3-1连接到数据输入缓冲器17-1的输入，将数据输入缓冲器17-1的输出连接到输入控制部件18A的输入，和将输入控制部件18A的输出连接到写放大器电路部件19的输入。来自I/O引脚3-1的数据输入经数据输入缓冲器17-1和输入控制部件18A被发送到写放大器电路部件19，并且将由写放大器电路部件19放大的数据输出到选择的数字线上。

在此方式下，数据被写到存储器单元，写到在存储器单元中被选择的一个字线上，这些存储器单元被连接到存储器单元阵列部件16内的选择的数字线上。

类似的，将I/O引脚3-2，，和3-n分别连接到数据输入缓冲器17-2、、和17-n的输入，将数据输入缓冲器17-2、、和17-n的输出连接到输入控制部件18A的输入，和将输入控制部件18A的输出连接到写放大器电路部件19的输入，以至于来自I/O引脚3-2、、和3-n的数据分别经各自的数据输入缓冲器被连接到输入控制部件18A，并通过写放大器电路部件19被写到各自的存储器单元。

此时，将与电路25的输出(f)连接到数据输入缓冲器17-1、17-2、、和17-n，并当与电路部件25的输出(f)是高电平时，数据输入缓冲器17-1、17-2、、和17-n的输出被同时启动。

接下来，将描述测试电路部件100B。将内部信号产生电路部件22-1的输出连接到内部信号缓冲器28-1的输入，将内部信号产生电路部件22-1的输出连接到来自输入控制部件18A的输入端上的I/O引脚3-1的数据线。类似的，将内部信号产生电路部件22-2的输出连接到内部信号缓冲器28-2的输入，将内部信号产生电路部件22-2的输出连接到来自输入控制部件18A的输入端上的I/O引脚3-2的数据线。

将与电路26的输出(g)分别连接到内部信号缓冲器28-1和28-2，当系统处于写状态以及处于引入状态时输出高电平信号，并激活各个内部信号缓冲器28-1和28-2的输出。在不是上面的状态中，与电路26的输出(g)转到低电平，并把各个内部信号缓冲器28-1和28-2的输出带到高阻抗状态。

将描述图10中该例的存储器设备中的写入具有不同相位的内部信号的定时，并将描述图11中该例的存储器设备中的写入具有不同相位的内部信号上的地址和数据。

当被测量的信号被写到存储器单元，同时利用与第一实施例中的相同的测量方法，用固定的数据写周期时间(TCYCLE)顺序的从地址0到最终地址递增地址，则被测量信号(C)和被测信号(D)的周期分别是周期从时间(4)-时间(5)和从时间(6)-(7)，并因此两个信号之间的相位差是从时间(4)-时间(6)的周期。

在图11中，地址N在被测量的两个信号之间被定义，作为用于第一时间的地址，字该地址其前面的数据是‘0’和跟随的数据是‘1’，并且地址M被定义成用于第二时间的地址，其上前面的数据是‘0’和随后的数据是‘1’。

而且，这意味着通过数据1表示被测量的信号(C)的写入的结果，和数据2表示被测量的信号(D)的写入的结果。

接着，与使用存储器测试仪的读取方法相同，将分别参考图12描述在读取具有不同相位的信号上的定时，和描述图13中在读取具有不同相位的信号上的地址和数据。

通过使用与第一实施例相同的测量方法，用于每个地址的数据被输出用于每个I/O引脚，如图12所示。在此方式下，存储器测试仪具有对每个I/O引脚确定PASS(通过)或FAIL(故障)的功能，以便能够提取在对每个I/O引脚发生从通过(PASS)到故障(FAIL)的地址值。

如图13所示，对应于这样改变的地址是针对I/O引脚3-1的地址N和地址M，就是说，对于波形(C)，和针对I//O引脚3-2的地址(N+1)和地址(M+1)，即针对波形(D)。

因此，在图13的例子中，两个信号之间的相位差等于：

((N+1) N)×(用于写的周期时间)＝用于写的周期时间 (3)

并且测量误差等于用于写入的周期时间。

如上所述，按照该例的存储器设备的存储器设备和测试方法，当存储器设备具有两个内部信号时，两个内部信号之间的相位差可以容易的测量。

接下来，作为第三实施例，将描述在多比特存储器设备的情况下，存储器设备和存储器设备的测试方法，它能够测量具有不同周期的多个内部信号的各自的周期。

图14是一个图，显示了本发明第三实施例的存储器设备中具有不同周期的信号的写入上的定时，图15是一个图，显示了该实施例的存储器设备中的具有不同周期的信号的写入上的地址和数据，图16是一个图，显示了该实施例的存储器设备中的具有不同周期的信号的读取上的定时，图17是一个图，显示了该实施例的存储器设备中的具有不同周期的信号的读取上的地址和数据。

该例的结构配置与第二实施例的相同。在写入的情况与第二实施例相同的情况下，写入具有不同周期的信号上的定时被描述在图14中，并且写入具有不同周期的信号上的地址和数据将被描述在图15中。

通过使用与第二实施例相同的测量方法，被测量的信号(E)和被测量的信号(F)的周期分别是周期从(4)-(5)和周期从(6)-(7)的期间。

在图15中的两个测量的信号中，对于具有提前的相位的测量信号(E)，对于第一时间的地址被定义成地址N，其上前面的地址数据是‘0’和随后的数据是‘1’，并且用于第二时间的地址被定义成地址M，其上前面的地址‘0’和随后的地址是‘1’。

而且，数据1表示测量信号(E)的写入的结果，和数据2表示测量信号(F)的写入的结果。

接着，与使用存储器测试仪的读取方法相同，将描述图16中的读取具有不同周期的信号上的定时，和描述图17中的读取具有不同周期的信号上的地址和数据。

通过使用与第二实施例相同的测量方法，用于每个地址的数据被输出用于每个I/O引脚，如图16所示。在此情况下，由于存储器测试仪具有确定PASS(通过)和FAIL(故障)的执行功能，因而能够提取地址，其上对于每个I/O引脚发生从PASS(通过)到FAIL(故障)的变化。

在图17的例子中，对于I/O引脚3-1的数据，其上PASS(通过)变化到FAIL(故障)的地址是地址N和地址M，就是说，对于波形(E)，和针对I/O引脚3-2的数据的地址(N+1)和地址(M+2)，就是说，针对于波形(F)。

因而，被测量信号(E)的周期等于(M N)×(写的周期时间)，并且被测量信号(F)的周期等于(M N+1)×x(写的周期时间)。

在此情况下，各个信号的周期测量误差是写的周期时间。

如上所述，按照该例的存储器设备的存储器设备和测试方法，在存储器设备具有两个内部信号的情况下，能够容易地测量两个内部信号的周期。

如上所述，通过参考附图已经详细描述了本发明的实施例。然而，具体的结构不限于这些实施例，并且在不脱离本发明的范围内，即使是引入了设计的修改等等，它们也被包括在本发明中。例如，内部信号之间的相位差的测量不限于特定的两个内部信号之间的相位差，可以同样的应用于任意的许多内部信号中的任意两个内部信号之间的相位差。而且，两个内部信号的周期的测量可以应用于任意的许多内部信号中的任意的两个信号。测量两个内部信号的相位差或周期不限于利用来自I/O引脚3-1和3-2的测量的情况，而可以通过利用n个I/O引脚的输入路径中的任意两个输入路径来执行，连接它们到内部的信号缓冲器，通过提取对应于这些I/O引脚的每个的地址。而且，使用地址作为一个参考基准，可以测量一个或多个内部信号的相位。

本发明的存储器设备不限于半导体存储器设备，还可以应用于任何类型的存储器设备，它们产生具有与外部信号异步的固定周期的内部信号。而且，本发明还可以应用于这种情况，其中内部信号不必具有恒定的周期。而且，显而易见的是，本发明的存储器设备的测试方法不限于存储器设备的情况，还可以应用于包含存储器电路的其它的设备，比如微型计算机的大规模集成电路(LSI)。

如上所述，按照本发明的存储器设备的测试方法，在存储器设备中配备一个装置，用于产生具有与外部信号异步的固定周期的一个或多个内部信号，通过使用在恒定周期时间上变化的地址将内部信号写到存储器，和然后读取，并且通过在读取数据中变换改变点，利用地址值和周期时间测量周期和相位差等。

尽管参考具体的实施例已经描述了本发明，但本说明书不意味着构成有限定的理解。对于本领域技术人员来说，参考本发明的描述，很容易对所公开的实施例进行各种修改。因此所附的权利要求将覆盖对于落入本发明的真实范围的任何修改或实施例。

Claims (7)

1.一种利用测试电路部件测试存储设备的方法，该测试电路部件包括：内部信号产生装置、引入电路装置和门装置，所述内部信号产生装置输出具有与来自外部的信号异步的固定周期的内部信号，所述测试方法包括如下步骤：

当输入引入信息时，一旦判别所述存储器设备满足进行测试的条件，则所述引入电路装置就产生输出；

当所述引入电路装置产生输出、并且所述存储器设备的存储器装置处于写允许状态时，通过以下方式使所述门装置产生输出以启动缓冲器装置：经所述缓冲器装置把所述内部信号连接到所述存储器装置的数据写输入端，将所述内部信号写到所述存储器装置；以及

通过从所述存储器装置读取被写入的数据到外部，来执行与所述内部信号有关的测量，并检测所述数据中的变化点。

2.如权利要求1所述的存储器设备的测试方法，其中与所述内部信号有关的测量是对所述内部信号的周期的测量。

3.一种利用测试电路部件对配备了多个内部信号产生装置的多比特存储器设备进行测试的方法，该测试电路部件包括：内部信号产生装置、引入电路装置和门装置，所述内部信号产生装置输出具有与来自外部的信号异步的各自的固定周期的内部信号，该测试方法包括如下步骤：

当输入引入信息时，一旦判别所述存储器设备满足用于执行测试的条件，则所述引入电路装置产生输出；

当所述引入电路装置产生输出、并且所述存储器设备的存储器装置处于写允许状态时，通过以下方式使所述门装置产生输出以激活对应于各个内部信号产生装置的缓冲器装置：经各自的缓冲器装置，把各个内部信号连接到对应于所述存储器装置的比特数的多个数据写输入端之外的任意的输入端，将所述多个内部信号写到所述存储器装置；以及

通过从所述存储器装置读取多个被写入的数据到外部，来进行与所述多个内部信号有关的测量，并检测各个数据的变化点。

4.如权利要求3所述的测试方法，其中与内部信号有关的测量是各个内部信号周期的测量，这些内部信号来自由所述存储器设备拥有的多个内部信号产生装置。

5.如权利要求3所述的测试方法，其中所述内部信号的周期是通过从所述存储器设备中读取写入的数据、检测所述数据中的两个改变点，并通过计算写周期时间和对应于所述两个改变点的地址间的差的乘积来确定两个改变点之间的时间来测量的。

6.如权利要求3所述的存储器设备的测试方法，其中与所述内部信号有关的测量是各个内部信号之间的相位差的测量，该内部信号来自于所述存储器设备拥有的两个内部信号产生装置。

7.如权利要求6所述的存储器设备的测试方法，其中所述两个内部信号之间的相位差是通过从所述存储器设备中读取写入的数据、检测两个数据中的改变点、并通过计算写周期时间和对应于两个改变点的地址间的差的乘积确定两个改变点之间的时间来测量的。

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