588373 玖、發明說明 (胃明胃兌明應敘明··發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明) 卜)所屬之抟術頜域 本發明係有關一種記憶元件之測試方法，.且更特別的是 有關一種諸如半導體記憶體之類內部配備有可產生具有固 定週期而與外部信號同步之內部信號之電路的記億元件用 測試方法。 (二)先前技術 使用由動態隨機存取記憶體（DRAM )構成的揮發性記憶體 單元的元件必需進行更新作業以防止因單元保持造成資料 的破壞。不過取決於其產品，有些元件可在沒有外來的必 要更新控制下於元件內自動施行更新控制。 正常情況下這種記憶元件內部配備有可產生具有固定週 期之信號（內部信號）的電路，且係以該內部信號的週期爲 基礎控制各記憶體單元的更新作業。 吾人也經常會使用這種記憶元件之內部信號的週期當作 在元件的各種性質以及電路邊際上佔優勢的臨界信號。在 這種情況下，正常情況下會在測試之類模式中將內部信號 的波形拿到外面以便用在評估及分析之類作業上。 習知地，該記憶元件之內部信號週期的量測作業，係藉 由記億元件內的測試電路部位將待測信號從內部電路輸出 到該記憶元件的外部量測銷栓上，並將該銷栓連接到諸如 示波器之類的波形量測儀器上而施行的。 此例中，該記億元件內的測試電路部位係由該記憶元件 內除了標準結構之外所提供的登錄電路部位及開關（SW )電 路構成的。 第1 8圖中顯示的是一種習知記憶元件內顯示爲靜態隨機 存取記憶體（SRAM )的結構實例，其中爲求簡化說明而省略 了更新用的電路部分。 如第1 8圖所示，一般而言該習知記憶元件係包括：一字 元選擇位址銷栓組1 ; 一數位選擇位址銷栓組2 ; —資料輸 入/輸出（I / 0 )銷栓組3 ; —晶片選用（C / S )銷栓4 ; 一書寫 動作（/ WE )銷栓5 ; —輸出動作（/ 0E )銷栓6 ; —登錄銷栓7 ;一量測銷栓8 ; —及閘電路9 ; 一及閘電路1 0 ; —及閘 電路1 1 ; 一列位址緩衝器位1 2 ; —列解碼器部位1 3 ; — 行位扯緩衝器部位1 4 ; 一行解碼器部位1 5 ; —記憶單元陣 列部位1 6 ; —資料輸入（D I N )緩衝器1 7 ; —輸入控制部位 1 8 ; —書寫放大器電路部位1 9 ; 一感知放大器電路部位20 ;一輸出控制部位2 1 ; —內部信號產生電路部位22 ; —登 錄電路部位23 ;以及一開關（SW)電路24。 這些元件中，係由登錄銷栓7、量測銷栓8、內部信號產 生電路部位22、登錄電路部位23及開關（SW)電路24形成 一測試電路部位100。 字元選擇位址銷栓組1、數位選擇位址銷栓組2、I / 0銷 栓組3、/CS銷栓4、/WE銷栓5及/OE銷栓6則形成了該SRAM 的外部輸入/輸出（I / 〇 )銷栓。 該字元選擇位址銷栓組1會輸入由複數個位元構成的字 -6 - 588373 元線選擇用列位址資料。該數位選擇位址銷栓組2會輸入 由複數個位兀構成的數位線選擇用列位址畜料。該I / Q (畜 料/輸出）銷栓組3會將書寫資料輸入到該記憶體單元陣列 部位1 6上，並輸出自該記憶體單元陣列部位丨6讀取到的 資料。該/ CS (晶片選用）銷栓4會輸入晶片選用信號以便將 該記憶體單元的各個部位設定到操作條件上。 該/ WE (書寫動作）銷栓5會輸入一書寫動作信號以便爲該 記憶體單元陣列部位1 6選擇資料的書寫作業及讀取作業。 該/ 0E (輸出動作）銷栓6會輸入一輸出動作信號以便輸出所 讀取的資料。該登錄銷栓7會輸入各登錄資料以便啓動該 測試電路。該量測銷栓8會輸出該內部波形以便進行量測 〇 該及閘電路9會於該/CS銷栓4的輸入端以及該/WE銷栓 5的輸入端兩者都落在低位準時產生一高位準輸出，否則 便產生一低位準輸出。該及閘電路1 0會於該/ CS銷栓4的 輸入端落在低位準、且該/ WE銷栓5的輸入端落在高位準 時產生一高位準輸出，否則便產生一低位準輸出。該及閘 電路1 1會於該/ 0E銷栓6的輸入端落在低位準且該及閘電 路1 0的輸出端落在高位準時產生一高位準輸出，否則便產 生一低位準輸出。 該列位址緩衝.器部位1 2會爲來自該字元選擇位址銷栓組 1的列位址資料產生已緩衝的輸出。該列解碼器部位1 3係 藉由對由複數個位元構成的列位址資料進行解碼而選出一 字元線。該行位址緩衝器部位1 4會爲來自該數位選擇位址 一 7- 銷栓組2的列位址資料產生已緩衝的輸出。該行解碼器部 位1 5係藉由對由複數個位元構成的行位址資料進行解碼而 選出一數位線。 該記憶體單元陣列部位1 6係配備有依矩陣形式排列而對 應於各字元線的複數個記憶體單元，且會將落在所選出之 子兀線與該數位線之交點上的記憶體單元帶進書寫或讀取 動作狀態。 該資料輸入緩衝器1 7會於該及閘電路9的輸出落在高位 準時爲來自該I / 0銷栓組3的輸入資料產生已緩衝的輸出 。該輸入控制部位1 8會於該及閘電路9的輸出落在高位準 時輸出來自該資料輸入緩衝器1 7的輸入資料。 該書寫放大器電路部位1 9會放大來自該輸入控制部位18 的輸出、並在該及閘電路9的輸出落在高位準時將該結果 輸出到所選出的數位線上。該感知放大器電路部位2 0會放 大來自該數位線的輸入、並在該及閘電路1 0的輸出落在高 位準時輸出該結果。該輸出控制部位2 1會於該及閘電路1 1 的輸出落在高位準時將來自該感知放大器電路部位20的輸 入輸出到該I / 0銷栓組3上。 該內部信號產生電路部位2 2會產生具有與外來信號同步 之固定週期的內部信號。這裡，該外來信號意指來自外面 除了該憶元件之電源以外的信號，這類信號包含輸入到該 I /〇銷栓組、位址銷栓組、/ CS銷栓、/ OE銷栓或登錄銷栓 之類上的信號。 該登錄電路部位2 3會判定來自該登錄銷栓7的輸入資訊 一 8 - 588373 是否滿足各登錄條件，並在其滿足各登錄條件時產生一高 位準輸出。該開關電路24會於該登錄電路部位23的輸出 落在高位準時將來自該內部信號產生電路部位22的內部信 號輸出到該量測銷栓8上。 接下來將參照第1 8和1 9圖以說明一種包含該測試電路 之習知記憶元件的結構及功能。 以下爲了簡化說明，將在省略其更新用電路部分下簡略 地說明像SRAM之類習知記憶元件的電路結構及電路作業。 正常情況下，該SRAM具有如下配件以當作外部輸入/輸 出銷栓：位址銷栓組（該字元選擇位址銷栓組1和數位選擇 位址銷栓組2 ) ; — I / 0銷栓組3 ; — / CS銷栓4 ; 一 / WE銷 栓5及一 / 0E銷栓6。 當該/CS銷栓4的輸入端落在高位準時，該SRAM係處於 未選出狀態，且無論其他銷栓所處的狀態爲何，都無法在 該記憶體單元陣列部位1 6內的記憶體單元上進行來回書寫 及讀取（資料）的作業。 反之當該/ CS銷栓4的輸入端落在低位準時，該SRAM係 處於選出狀態，且當/ WE銷栓5的輸入落在高位準時，該SRAM 會走向讀取狀態、並讀取來自對應於那時由該位址銷栓組 選出之位址的記憶體單元的資料。除此之外，當/ WE銷栓5 的輸入落在低位準時，該SRAM會走向讀取狀態、並將來自 該I / 0銷栓組3的資料書寫到對應於那時由該位址銷栓組 選出之位址的記憶體單元上。 此外在讀取狀態中，只有當該/ 0E銷栓6的輸入落在低 - 9 一 588373 位準時會由該I / 〇銷栓組3將從該記憶體單元讀取到的資 料輸出到外面，且當該/ Ο Ε銷栓6的輸入落在高位準時從 該I / 0銷栓組3到外面的輸出作業係處於高阻抗狀態。 爲了實現如上所述的作業，係在正常情況下採用下列結 構當作該SRAM元件。 首先，將要說明和位址選擇有關的電路區塊。將該位址 銷栓組分割成一字元線選擇用銷栓組（字元選擇位址銷栓組 1 )以及另一個數位線選擇用銷栓組（數位選擇位址銷栓組2 ) 。該字元選擇位址銷栓組1係經由該列位址緩衝器部位i 2 連接到該列解碼器部位1 3上，且該列解碼器部位1 3會在 該記憶體單元陣列部位1 6內執行字元線的選擇作業。此外 ，該數位選擇位址銷栓組2係經由該行位址緩衝器部位} 4 連接到該行解碼器部位1 5上，且該行解碼器部位丨5會在 該記憶體單元陣列部位1 6內執行數位線的選擇作業。 接下來，將要說明和書寫作業有關的電路區塊。該ι/〇 銷栓組3係連接於該資料輸入緩衝器1 7的輸入端上，該資 料輸入緩衝器1 7的輸出端係連接於該輸入控制部位1 8的 輸入端上，且該輸入控制部位1 8的輸出端係連接於該書寫 放大器電路部位1 9的輸入端上。 經由該資料輸入緩衝器1 7和輸入控制部位1 8將由該I /〇 銷栓組3輸入的資料傳送到該書寫放大器電路部位1 9上， 在所選出的數位線上輸出已於該書寫放大器電路部位1 9受 到放大的資料以回應該行位址。依這種方式，在連接於該 記憶體單元陣列部位1 6內所選出數位線上的各記憶體單元 -10- 588373 中，將資料書寫到已選出其字元線的記憶體單元上。 接下來，將要說明和讀取作業有關的電路區塊。該感知 放大器電路部位2 0的輸出端係連接於該輸出控制部位21 的輸入端上，且該輸出控制部位2 1的輸出端係連接於該I / 〇 銷栓組3上。依這種方式，將位於該記憶體單元陣列部位 1 6內所選擇出字元線上之記憶體單元內的資料輸出到一數 位線之上，將所選出數位線上的資料傳送到該感知放大器 電路部位2 0上，並經由該輸出控制部位2 1從該I / 0銷栓 組3將因該感知放大器電路部位20受到放大的資料。 除了上述說明之外，設置該及閘電路9和及閘電路1 0以 便在書寫狀態與讀取狀態之間作區分。將來自該/ CS銷栓4 和/ WE銷栓5的信號連接於該及閘電路9和及閘電路1 0上 ’並建造該系統使得在書寫狀態中該及閘電路9的輸出端 (a )係落在高位準上，且在讀取狀態中該及閘電路丨〇的輸 出端（b )係落在高位準；而在另一狀態中該及閘電路9和及 閘電路1 0的輸出端則係落在低位準上。 此外，設置該及閘電路1 1以便區分出是否處於用以將所 讀取資料輸出到外面的狀態（DOUT輸出狀態）中。分別將該 及閘電路1 0的輸出端（b )以及來自該/ OE銷栓6的信號連 接到該及閘電路1 1的各輸入端上，並建造該系統使得該及 閘電路1 1的輸出端只有當處於DOUT狀態時是落在高位準 上否則便會落在低位準上。 該及閘電路9的輸出端（a )係連接於該資料輸入緩衝器1 7 '輸入控制部位1 8和書寫放大器電路部位1 9，且當該輸 -11- 588373 出端（a )落在高位準、亦即處於書寫狀態中時，會啓動該資 料輸入緩衝器1 7、輸入控制部位1 8和書寫放大器電路部 位1 9 ’並將所選出的數位線及該書寫放大器電路部位！ 9 帶進已連接狀態。 期間，將該及閘電路1 1的輸出端（c )連接到該輸出控制 部位21上，並建造該系統使得該輸出控制部位2丨·會在其 輸出端（c )落在高位準、亦即處於DOUT狀態時被啓動，但 是該輸出控制部位2 1不會在其他狀態下被啓動。除此之外 ，將該及閘電路1 0的輸出端（b )連接到該感知放大器電路 部位2 0上，並於讀取作業期間啓動該感知放大器電路部位 2 0，以致可將所選出的數位線及該感知放大器電路部位2 0 帶進已連接狀態。 此外’將來自該/ CS銷栓4的信號連接於該列位址緩衝 器部位1 2和行位址緩衝器部位1 4上，且當SRAM係處於未 選出狀態時，制動該列位址緩衝器部位1 2和行位址緩衝器 部位1 4，以致不會進行任何字完線及數位線的選擇作業。 該測試電路部位1 0 0係設置有一登錄銷栓7以便從外面 輸入一指示（登錄資訊）以啓動該登錄電路部位23上的測試 電路。該登錄電路部位2 3指的是一種用以判定來自該登錄 銷栓7的輸入資訊是否滿足用於啓動該測試電路的條件（各 登錄條件）的電路部位，且該登錄電路部位2 3只會在該登 錄銷栓7的輸入滿足各登錄條件時輸出一高位準信號，否 則便會輸出一低位準信號。 在後階段內各電路的建造方式是假設該測試電路會在該 - 1 2 - 588373 登錄電路部位2 3的輸出端落在高位準時走向啓動狀態（登 錄狀態），且該測試電路會在該登錄電路部位2 3的輸出端 落在高位準時走向啓動狀態（登錄狀態），且該測試電路會 在該登錄電路部位2 3的輸出端落在低位準時走向制動狀態 (非登錄狀態）。 該登錄電路部位2 3的輸出端（d )係連接於該開關電路24 以上施行對該開關電路2 4之輸出端的控制。將該開關電路 2 4的輸入端連接於該內部信號產生電路部位2 2上，並將 該開關電路24的輸出端連接於該量測銷栓8上，以便量測 外來的待測信號。 當該登錄電路部位2 3的輸出端（d )落在高位準時，亦即 當該輸出端係處於登錄狀態時、該開關電路24會將該待測 信號、亦即該內部信號產生電路部位22的輸出輸出到該量 測銷栓8上。另一方面，當該登錄電路部位2 3的輸出端落 在正常狀態、亦即田當該輸出端落在低位準時，該開關電 路24之輸出端會走向高阻抗狀態。 將該量測銷栓8的輸出端連接到諸如示波器之類的波形 量測儀器上，並對該待測信號的週期進行量測。 習知，由內部信號產生元件產生之待測信號的週期量測 作業係藉由量測銷栓8之連接有諸如示波器之類的波形量 測儀器而完成的。雖然藉由諸如示波器之類波形量測儀器 施行的量測方法對判定試驗製造階段內的評估位準而言是 很有效率的，然而並非必定實用且應用在量產階段內各記 憶體單元之測試及篩選作業上的可行性很低。 -13- 此外，該內部信號的週期傾向肇因於製程而出現色散， 且當其週期因此而大幅偏離元件之設計目標時，則於該內 部信號中製作的記憶體單元可能被分類爲有缺陷的。因爲 這個理由，變成必需根據能夠重現這種狀態的方法進行測 試，因爲預期記憶體單元會在信號的週期大幅偏離元件之 設計目標時出現不一致性，而這會引致使測試作業變複雜 的不必要的問題。 另外，存在有很難藉由使用在爲記憶體單元進行測試目 的下明確製備的記憶體測試器對依與外來信號同步方式操 作之內部信號進行量測的問題。 第1 9圖係用以說明一種藉由記憶體測試器施行之TAA( 從產生位址變化到輸出單元資料的時間）量測方法當作一種 輸出信號波形在時間變化上之量測作業實例的示意圖。 在施行該記憶元件之讀取和書寫測試的功能測試作業中 ’當依序改變閃光設定時間（判定時間）時，將讀取狀態內 發生位址改變的時間當作起始時間（〇秒），記憶體測試器 的判定結果直到尙未輸出來自該單元之資料的時序爲止都 是不合格（FAIL)的，且隨著資料的輸出而變爲合格（pASS) 的。 依這種方式’吾人能夠藉由觀測該記憶體測試器的判定 結果從不合格（FAIL)變爲合格（PASS)的時間而量測其τΑΑ 〇 不過’可藉由該功能測試作業進行量測的信號，指的是 在彳皮於日己丨思目豆測g式器將信號上的變化（這裡指的是位址的改 -14 一 588373 變）輸入到記憶兀件上的固定時間之內所畅出的丨目號，且因 爲無法設定出扮演著該記憶體測試器上之量測用參考點角 色的時間（〇秒）故不能對與外來信號不同步的信號進行量 測。 此外，爲了改變其閃光時間，必要的是改變將要從該記 憶體測試器輸入到該元件上之位址變化的圖案，以便設定 出從前一次量測到下一次量測的量測起始時間。因爲這個 理由，必須在根據較之改變前完全不同的時間基礎改變其 閃光時間之後完成量測作業，以致無法依簡單方式進行量 測。 如上所述，對配備有電路以產生具有與外來信號同步之 固定週期之內部信號的記憶元件而言，存在有很難使用習 知記憶體測試器而藉著該記憶體測試器的內稟功能 (i n t r i n s i c f u n c t i ο n s )及量測方法進行信號週期及相位差 上的量測。 (三)發明內容 本發明的目的是提供一種用於配備有內部信號產生機制 之記億元件的測試方法，該內部信號產生機制可產生具有 與外來信號同步之固定週期的內部信號，其中一登錄電路 機制會在區分出該資訊滿足將要由該記憶元件施行之測試 條件時產生輸出’且一閘極機制會在該記憶元件之該記憶 體機制處於書寫資料動作狀態時產生輸出以啓動一緩衝器 機制’如是可藉著經由該緩衝器機制將該內部信號連接到 該記憶元件之資料書寫輸入端上而將該內部信號書寫到該 - 15 - 588373 記憶元件上，然後再藉由從該記憶元件將所書寫的資料讀 取到外面並偵測各資料改變點以施行該內部信號的相關量 測作業。 (四)實施方式 接下來將參照各附圖說明根據本發明的較佳實施例。 第1圖係用以顯示一種根據本發明第一實施例之記憶元， 件結構的方塊圖。第2圖顯示的是用以在根據本發明第一 實施例之記憶元件內不同部位上書寫各信號的時序圖。第 3圖係用以顯示在根據本發明第一實施例之記憶元件內書 寫各信號之位址及資料的示意圖。第4圖顯示的是用以在 根據本發明第一實施例之記憶元件內不同部位上讀取各信 號的時序圖。第5圖係用以顯示在根據本發明第一實施例 之記憶元件內讀取各信號之位址及資料的示意圖。第6圖 係用以顯示在根據本發明第一實施例之記憶元件內出現資 料改變時書寫各信號之條件的示意圖。第7圖係用以顯示 在根據本發明第一實施例之記憶元件內進行量測之量測準 確度的示意圖。第8圖係用以顯示在根據本發明第一實施 例之記憶元件內進行量測之量測極限的示意圖。 一般而言如第1圖所示，此實例的記憶元件係包括：一 字元選擇位址銷栓組1 ; 一數位選擇位址銷栓組2 ; 一 j / 〇 銷栓組3 ; — / CS銷栓4 ; 一 / WE銷栓5 ; — / 0E銷栓6 ; — 登錄銷栓7 ; —及閘電路9 ; 一及閘電路1 〇 ; —及閘電路1 1 ;一列位址緩衝器部位1 2 ; —列解碼器部位1 3 ; —行位址 緩衝器部位1 4 ; 一行解碼器部位1 5 ; —記憶體單元陣列部 -1 6 - 588373 位16 ; —資料輸入（DIN)緩衝器17 ; —輸入控制部位ι8 ; 一書寫放大器電路部位1 9 ; 一感知放大器電路部位20 ; — 輸出控制部位2 1 ; —內部信號產生電路部位2 2 ; —登錄電 路部位2 3 ; —及閘電路2 5 ; —及閘電路2 6 ; —反相器2 7 ;以及一內部信號緩衝器28。 這些元件中，該字元選擇位址銷栓組1、數位選擇位址 銷栓組2、I / 0銷栓組3、/ C S銷栓4、/ WE銷栓5、/ OE銷 栓6、登錄銷栓7、及閘電路9、及閘電路1 〇、及閘電路i丄 、列位址緩衝器部位1 2、列解碼器部位1 3、行位址緩衝器 部位1 4、行解碼器部位1 5、記憶體單元陣列部位1 6、資 料輸入（D I N )緩衝器1 7、輸入控制部位丨8、書寫放大器電 路部位1 9、感知放大器電路部位2 0、輸出控制部位2 1、 內部信號產生電路部位22及登錄電路部位2 3等元件的結 構和功能係與如第1 8圖所示之習知實例中的那些元件的結 構和功能相同’因此以下省略有關這些元件的詳細說明。 本實例中由登錄銷栓7、內部信號產生電路部位2 2、登 錄電路部位23及內部信號緩衝器28構成一測試電路部位 1 00A ° 該及閘電路2 5會於該及閘電路9的輸出端以及該反相器 27的輸出端兩者都落在高位準時產生一高位準輸出，否則 便產生一低位準輸出。該及閘電路2 ό會於及閘電路9的輸 出端以及該登錄電路部位2 3的輸出端兩者都落在高位準時 產生一高位準輸出，否則便產生一低位準輸出。該反相器 27會產生一輸出以反轉該登錄電路部位23之輸出的偏極 - 1 7- 588373 性。該內部信號緩衝器2 8會產生一信號以緩衝該內部信號 產生電路部位2 2的輸出。 接下來將參照第1圖說明本實例的結構和功能。 首先，爲了簡化有關本實例之記憶元件的說明，將要說 明的是像SRAM之類省略其更新用電路部分的電路結構和電 路作業。 本實例之記憶元件與如第1 8圖所示之習知記憶元件的差 異是，少了受登錄電路部位2 3之輸出端（d )控制的開關電 路24以及經由該開關電路24輸出來自該內部信號產生電 路部位2 2之內部信號的量測銷栓8，而具有用以將來自該 內部信號產生電路部位22之內部信號供應到該輸入控制部 位1 8上以回應該及閘電路9的輸出的內部信號緩衝器2 8 ’並使該資料輸入緩衝器1 7的作業受到控制以回應該及閘 電路2 5的輸出。 這裡，該及閘電路2 6會於該登錄電路部位2 3之輸出端（d ) 以及該及閘電路9的輸出端（a )兩者都落在高位準時產生一 高位準輸出以啓動該內部信號緩衝器2 8，且該及閘電路2 5 會於用以使用登錄電路部位23之輸出端（d)反相之反相器 2 7的輸出端（e )以及該及閘電路9的輸出端（a )兩者都落在 高位準時產生一高位準輸出以啓動該資料輸入緩衝器丨7。 第1圖中，係將該及閘電路9的輸出端（a )連接於該輸入 控制部位1 8和書寫放大器電路部位1 9上，並連同藉著經 由該反相器27使該登錄電路部位23之輸出端（d )反相所得 的輸出（e )將之連接到及閘電路2 5的輸入端上。 - 1 8 - 588373 由於在S R A Μ的正常使用狀態（未啓動測試電路的狀態）下 該反相器2 7的輸出端（e )係處於高位準，故該及聞電路2 5 的輸出端（f)會在與該及閘電路9的輸出端（a)相同的相位 上發生變化。 當該及閘電路9的輸出端（a )在系統處於書寫作業下落在 高位準時’會啓動該輸入控制部位1 8而所選出的數位線及 書寫放大器電路部位1 9則會走向已連接狀態，且此外該登 錄電路部位23之輸出端（d)會於非登錄狀態下走向低位準 ’該資料輸入緩衝器1 7則因爲該及閘電路2 5的輸出端（f ) 受到啓動。 期間，係將該及閘電路1 1的輸出端（c )連接於該輸出控 制ηβ位2 1上’而系統的建造方式是在該輸出端（c )落在高 位準時亦即當系統處於DOUT輸出狀態時啓動該輸出控制部 位2 1，否則使該輸出控制部位2 1受到制動。 此外’同時將該及閘電路1 〇的輸出端（b )連接於該感知 放大器電路部位2 〇上，以致可在讀取狀態下啓動該感知放 大器電路部位20，並將所選出的數位線及該感知放大器電 路部位2 0帶進已連接狀態。 另外，將來自該/ CS銷栓4的信號連接到該列位址緩衝 器部位1 2和行位址緩衝器部位1 4上，並且，當SRAM處於 未選擇狀態，該列位址緩衝器部位1 2與行位址緩衝器部位 1 4係不作動，因此不會進行字元線及數位線的選擇作業。 在本實例的記憶元件中，係將由該內部信號產生電路部 位2 2輸出將要藉著使用測試電路進行量測的內部信號，連 -19- 588373 接到每一個記憶元件產品的各多樣性電路區塊上當作輸A 並用以控制個別的內部電路，且事實上對個別的記憶元件 而言，使用該內部信號產生電路部位2 2之輸出的方法是各 不相同的。這類內部信號包含例如用於造成各記憶體單元 進行更新的信號以及各種用於對各記憶元件進行內部控制 的必要信號。不過，由於使用該內部信號產生電路部位2 2 之輸出的方法對本發明而言不具任何特殊重要性，故在此 的說明將不會明確地觸及該輸出之連接終點以及使用該內 部信號產生電路部位22之輸出的方法。 接下來，將參照第1圖說明本實例記憶元件中之測試電 路的電路結構。 將來自該內部信號產生電路部位2 2的待測信號連接到該 內部信號緩衝器2 8的輸入端上，並將該內部信號緩衝器2 8 的輸出端連接到該輸入控制部位1 8的輸入端上。 該測試電路部位1 00A設置有登錄銷栓7以便從外面將用 於啓動該測試電路的條件（各登錄條件）輸入到該登錄電路 部位2 3上。 該登錄電路部位2 3指的是一種用於判定來自該登錄銷栓 7的輸入資訊是否滿足各登錄條件的電路部位，且該登錄 電路部位2 3只會在該登錄銷栓7的輸入滿足各登錄條件時 輸出一高位準信號，否則便輸出一低位準信號。滿足各登 錄條件係例如藉由該登錄銷栓內的輸入電壓已超過元件之 內的預定電壓的事實加以判定的。 在後階段內電路的建造方式是假設該測試電路會在該登 -20 - 588373 錄電路部位2 3的輸出端落在高位準時處於已啓動狀態（登 錄狀態）’且該測試電路會在該登錄電路部位2 3的輸出端 落在低位準時處於非啓動狀態（非登錄狀態）。 將用於判定書寫狀態之該登錄電路部位2 3的輸出端（d ) 以及該及閘電路9的輸出端（a )連接到該及閘電路2 6的輸 入端上。連接於該內部信號緩衝器2 8上之該及閘電路2 6 的輸出端（g )會在處於書寫狀態以及登錄狀態時落在高位準 ，並啓動該內部信號緩衝器28的輸出端。 反之’當處於如上所述之外的狀態時，該及閘電路2 6的 輸出端（g)會走向低位準，並將該內部信號緩衝器28的輸 出端設定爲高阻抗狀態。該輸入控制部位1 8和書寫放大器 電路部位1 9會在該及閘電路9的輸出端（a )落在高位準的 所有時間內處於已啓動狀態。 此外，由於係將藉著經由該反相器27將該登錄電路部位 2 3之輸出端（d )相位轉換成相反相位所得到的信號（e )連同 該及閘電路9的輸出端（a )連接到該及閘電路2 5的輸入端 上，故可在系統處於非登#狀態以及書寫狀態時透過該資 料輸入緩衝器1 7將來自該I / 0銷栓組3的輸入資料傳送到 該輸入控制部位1 8上。 反之，於登錄狀態中，由於該反相器2 7的輸出端（e )會 走向低位準，無論該及閘電路9之輸出端（a )的位準爲何， 該及閘電路2 5的輸出端（f )會在所有時間走向低位準，故 可於登錄狀態中制動該資料輸入緩衝器1 7的輸出端。 由於該登錄電路部位2 3的輸出端（d )以及該反相器2 7的 - 21 - 588373 輸出_ ( e )係呈相位互爲相封的關係，永遠不會同時啓動琴 內部信號緩衝器28的輸出端和該資料輸入緩衝器1 7的輸 出端’故會在系統處於書寫狀態以及登錄狀態時將待測信 號書寫到記憶體單兀內，並在系統處於書寫狀態以及非啓 錄狀態時將來自該I /0銷栓組3的資料書寫到記憶體單元 內。 接下來將參照第1到8圖以說明用於量測本實例之記憶 元件內之內部信號的方法。本實例之記憶元件內之內部信 號的量測係藉由將該內部信號書寫到各記億體單元內並藉 由所書寫之資料而施行的。 第2圖中’顯不的是在使用測試模式時該信號在不同部 位上的變化。 圖中，係將一低位準信號輸入到該/ C S銷栓4上、並將 一高位準信號輸入到該/ 0E銷栓6上。藉由將各登錄條件 輸入到該登錄銷栓7上而達到如圖所示的時段（1 )，該登錄 電路部位2 3的輸出端（d )會從低位準變爲高位準，並在如 圖所示的時段（2 )之後保持登錄狀態。 從圖中的時間（3 )，依序以某種固定的書寫用週期時間 (TCYCLE )使位址從位址0增量到最後位址。此外在同一時 刻，藉由在每一個週期內將一低位準脈波輸入到該/ WE銷 栓5的輸入端上，並於該/ WE銷栓5的輸入端落在低位準 的時段內將那個時刻之內部信號的位準書寫到該記憶體單 元內。 在時段TCYCLE內，係於內部信號在低位準時將「0」書 - 22- 588373 寫到該記憶體單元內，並於內部信號落在高位準時將「1」 書寫到該記憶體單元內。 ^ 這裡，該內部信號指的是一種依與外來信號不同步的方 式產生的信號，且該信號第一次從低位準上升到高位準的 時間指的是如圖所示的時間（4 )，且下一次上升的時間指的 是如圖所示的時間（5 )，因此該待測信號的週期指的是從（4 ) 到（5 )的時間。 第3圖顯示的是該記憶體單元內落在根據如第2圖所示 之作業所書寫之位址上的資料。 這裡，當書寫到前一位址（N - 1 )的資料爲「〇」而下一個 書寫資料爲「1」時，係將後者的位址定義爲N，且之後當 書寫到前一位址（Μ - 1 )的資料爲「〇」而下一個書寫資料爲 ^ 1」時，係將後者的位址定義爲Μ。 第4圖顯示的是藉由記憶體測試器進行讀取的時序圖。 如第4圖所示，藉由將一低位準信號輸入到該/ c s銷栓4 上、並將一高位準信號輸入到該/ WE銷栓5上，可在時間（1 ) 之後開始從該記憶體單元讀取資料。從時間（2 )開始，藉由 給出位址以便使之依序從位址〇增加到最後位址，在預定 時間之後由該I / 〇銷栓組3對每一個位址輸出所讀取的資 料。這裡，係爲每一個具有記憶元件的產品定出從位址指 定的資料輸出的時間。 在讀取狀態中，該記憶體測試器能夠爲讀取週期內的待 測資料定出一指定位址，以便將「1」指定爲高於該測試器 判定位準一側的位準上，並將「0」指定爲較低一側的位準 - 2 3 - 588373 上。此外，由於具有改變那個時刻之判定時間的功能，故 能夠在比由該I / 0銷栓組3產生輸出之時間更晚的時間設 定出這種讀取測試的判定時間，並藉由設定出用以判定係 將合格固定在「0」或「1」上的期望値以及用以判定係將 不合格固定在「0」或「1」上的期望値以讀取其位準，以 致能夠從合格（PASS)或不合格（FAIL)的結果確認每一個位 址上輸出資料的狀態。 第5圖中顯示的是藉由使用該記憶體測試器所讀取到的 位址和資料。 可藉由在第5圖中粹取出資料會從「0」改變爲「1」的 位址N以及資料會從「0」改變爲「1」的下一個位址Μ， 並藉由將其差（Μ-Ν)乘以書寫用週期時間（TCYCLE)而定出該 待測信號的調期。 第6圖中顯示的是當改變其書寫資料時的書寫條件。 當將要輸入之書寫資料從/ D切換爲D時，於該時間改變 期間存在有一點會將書寫到該記憶體單元內的資料從/ D改 變爲D。這裡，係將該位址變換時間稱爲0秒，而將書寫 資料從/ D切換爲D的時間點則稱爲Ta。 此例中，係將該信號在比Ta更早的時序上從低位準變爲 高位準的波形稱爲a，並將該信號在比Ta更晚的時序上從 低位準變爲高位準的波形稱爲b。然後在波形a的例子裡 ，由於係在比Ta更早的時序上發生變化，故係將資料D書 寫到吾人感興趣的位址A上；且在波形b的例子裡，由於 係在比Ta更晚的時序上發生變化，故係將資料/ D書寫到 - 24- 588373 位址 A上。 第7圖係藉由採用如第3圖所示使資料從「〇」改變爲「 1」之位址Ν與Μ間的關係以及該真實待測信號上各改變點 當作實例以說明週期量測之量測準確度。 第7圖中’該待測信號的上升時間指的是從（6 )到（8 )的 時段，而下一.個上升時間指的是從（9 )到（1 1 )的時段。 這裡，在將該待測信號之週期的真實數値稱作T r e s u 1 t 時，此量測作業中的最大週期T c指的是從（6 )到（1 1 )數値 爲T r e s u 1 t +TCYCLE的時段，而其最小週期Tb指的是從（8 ) 到（9)數値爲Tresult-TCYCLE的時段，因此其量測準確度 M ± TCYCLE 。 第8圖說明的是根據本實例之量測方法的可量測極限。 當作實例，將要說明的是一種在用於每個I / 〇都含有1 百萬位元位址之記憶元件的待測信號週期上進行量測的例 子，其中係假設當其位址從位址〇增量到最後位址時由記 憶體測試器給定的最小書寫週期時間（TCYCLE )爲5奈秒。 由於係藉由取得待測信號從「〇」改變爲「1」之位址以 及該信號下一次從「0」改變爲「1」之位址而執行週期的 量測，故可將量測得的週期T r e s u 1 t取爲小於總位址的1 / 2 亦即小於Ο . 5Mx 5奈秒。
此外，在那個時刻的量測準確度是等於TCYCLE亦即5奈 秒，但是此數値會取決於由記憶體測試器給定的週期時間 而改變。當將要量測比上述數値更長的週期時，可藉由將 TCYCLE取爲1 0奈秒而量測兩倍大的週期，可藉由將TCYCLE -25- 588373 取爲5 0奈秒而量測十倍大的週期。不過，應該注意的是由 於其量測準確度會因1 〇奈秒或5 0奈秒而受到破壞’故必 需使用落在其量測準確度之保證範圍內的測試器。總言之 待測信號的週期=(M-N)X (TCYCLE) (1) 量測準確度TCYCLE (2) 依這種方式’根據本實例之記憶元件能夠有利於對內部 信號的週期進行評估及分析。此外’藉著製備一可藉由保 險絲的截斷調整其內部信號之調期的電路’並藉著量測晶 圓狀態內的週期而將該內部之週期調整爲必要數値，變得 很容易在每一個元件上修剪其內部信號的週期，且據此改 良各記憶元件產品的良率並強化各產品的可靠度。 接下來將要說明一種能夠在多位元記憶元件的例子裡對 複數個具有不同相位的內部信號上量測各信號之間相位差 的記憶元件，以及用於該記憶元件的測試方法當作第二實 施例。 第9圖係用以顯示一種根據本發明第二實施例之記憶元 件結構的方塊圖。第1 0圖顯示的是用以在根據本發明第二 實施例之記憶元件內書寫具有不同相位之信號的時序圖。 第1 1圖係用以顯示在根據本發明第二實施例之記憶元件內 用以書寫具有不同相位之信號之位址及資料的示意圖。第 1 2圖顯示的是用以在根據本發明第二實施例之記憶元件內 不同部位上讀取具有不同相位之信號的時序圖。第1 3圖係 用以顯不在根據本發明第二實施例之記憶元件內讀取具有 -26- 588373 不同相位之信號之位址及資料的示意圖。 一般而言如第9圖所示，此實例的記憶元件係包括：一 字元選擇位址銷栓組1 ; 一數位選擇位址銷栓組2 ; — I /〇 銷栓組3 - 1，3 - 2 ,…，和3 - η ; — / CS銷栓4 ; 一 / WE銷栓5 ; 一 / 0Ε銷栓6 ; —登錄銷栓7 ; —及閘電路9 ; 一及閘電路 1 0 ; —及閘電路1 1 ; 一列位址緩衝器部位1 2 ; —列解碼器 部位1 3 ; —行址址緩衝部位1 4 ; 一行解碼器部位1 5 ; — 記憶體單元陣列部位1 6 ; —資料輸入（D I Ν )緩衝器1 Τ-ΐ ， 1 7 - 2 , … ， 和 1 7 - η ; — 輸入控 制部位 1 8 A ; —書寫 放大器 電路部位1 9 ; 一感知放大器電路部位2 0 ; —輸出控制部位 21A; —內部信號產生電路部位22-1和22-2; —登錄電路 部位2 3 ; —及閘電路2 5 ; —及閘電路2 6 ; —反相器2 7 ; 以及一內部信號緩衝器28-1和28-2。 這些元件中，由於字元選擇位址銷栓組1、數位選擇位 址銷栓組2。/ CS銷栓4、/ WE銷栓5、/ 0E銷栓6、登錄銷 栓7、及閘電路9、及閘電路1 0、及閘電路1 1、列位址緩 衝器部位1 2、列解碼器部位1 3、行位址緩衝器部位1 4、 行解碼器部位1 5、記憶體單元陣列部位1 6、書寫放大器電 路部位1 9、感知放大器電路部位20、登錄電路部位23、 及閘電路25、及閘電路26及反相器27等元件的結構和功 能係與如第1圖所示之第一實施例中的那些元件的結構和 功能相同，因此以下省略有關這些元件的詳細說明。 本實例中，該系統的建造方式是經由對應的複數個資料 輸入緩衝器1 7 - 1，1 7 - 2 ,…，和1 7 - η將輸入資料從複數個I / 〇 - 27- 588373 銷栓組3 - 1，3 - 2 ,…，3 - η輸入到該輸入控制部位1 8 A上，並 經由該複數個I / 0銷栓組3 - 1，3 - 2，…，和3 - η輸出來自該輸 出控制部位2 1 Α的輸出的資料。 此外，設置有兩個內部信號產生電路部位2 2 - 1和2 2 - 2 以便產生各內部信號，且對應於此設置有兩個內部信號緩 衝器2 8 - 1和2 8 - 2。 本實例中係由登錄銷栓7、內部信號產生電路部位22 - 1 和22-2、登錄電路部位23及內部信號緩衝器28- 1和28-2 構成一測試電路部位1 Ο Ο B。 各資料輸入緩衝器1 7 - 1，1 7 - 2，…，和1 7 - η會在該及閘電 路2 5的輸出端（f )落在高位準時爲來自I / 0銷栓組3 - 1 , 3 -2 ,…，和3 - η的輸入資料產生個別的緩衝信號。該輸入控制 部位1 8 Α會在該及閘電路2 5的輸出端（f )落在高位準時輸 出來自各資料輸入緩衝器1 7 - 1，1 7 - 2，…，和1 7 - η的輸入資 料。該內部信號產生電路部位22 - 1和22 - 2會個別地產生 具有與外來信號同步之固定週期的內部信號。該內部信號 緩衝器2 8 - 1和2 8 - 2會爲來自該內部信號產生電路部位 22 - 1和22 - 2的各信號產生個別的緩衝信號。 接下來將參照第9圖說明本實例的結構和功能。下述說 明將只會提到與如第1圖所示之第一實施例不相同的部分。 可在具有例如11位元輸入/輸出資料之多位元記憶元件中 爲最多^個內部信號進行相位量測’但是此例中將要說明 的是，當該記憶元件含有兩個內部信號產生電路位22 - 1和 22-2時，在來自內部信號產生電路部位22 — 1和22~2之各 - 28- 588373 內部信號間的相位量測。 首先’將要說明有關書寫作業的電路區塊。該I / 〇銷栓 組3 - 1係連接於該資料輸入緩衝器1 7 - 1的輸入端上，該資 料輸入緩衝器17-1的輸出端係連接於該輸入控制部位ι8Α 的輸入端上，且該輸入控制部位1 8A的輸出端係連接於該 書寫放大器電路部位1 9的輸入端上。經由該資料輸入緩衝 器1 7 - 1及輸入控制部位1 8 A將資料從該I / 〇銷栓組3 - 1輸 入到該書寫放大器電路部位1 9上，並將因該書寫放大器電 路部位1 9而放大的資料輸出到所選出的數位線之上。 依這種方式，將資料書寫到該記憶體元陣列部位1 6內連 接於所選出數位線上之各記憶體單元中已選出其字元線的 記憶體單元上。 相似地，各I / 0銷栓組3 - 2，…和3 - η係分別連接於各資 料輸入緩衝器17-2，…，和17-η的輸入端上，各資料輸入緩 衝器1 7 - 2，…，和1 7 - η的輸出端係連接於該輸入控制部位 18Α的輸入端上，且該輸入控制部位18Α的輸出端係連接 於該書寫放大器電路部位1 9的輸入端上，以致可經由個別 的分開的資料輸入緩衝器將來自各I / 0銷栓組3 - 2，…，和 3 - η的資料連接到該輸入控制部位1 8 Α上，並透過該書寫 放大器電路部位1 9將之書寫到分開的記憶體單元上。 此時，係將該及閘電路2 5的輸出端（f )連接到各資料輸 入緩衝器1 7 - 1，1 7 - 2，…，和1 7 - η上，且在該及閘電路2 5的 輸出端（f )落在高位準同時啓動各資料輸入緩衝器17-1，17-2，…，和17-n的輸出端。 - 29- 588373 接下來，將要說明該測試電路部位1 00B。該內部信號產 生電路部位22 - 1的輸出端係連接於該內部信號緩衝器28 -1的輸入端上，且該內部信號產生電路部位22 - 1的輸出端 係連接於來自位於該輸入控制部位1 8 A輸入側之I / 0銷栓 組3 - 1的資料線上。相似地，該內部信號產生電路部位22 - 2 的輸出端係連接於該內部信號緩衝器28 - 2的輸入端上，且 該內部信號緩衝器2 8 - 2的輸出端係連接於來自位於該輸入 控制部位1 8 A輸入側之I / 0銷栓組3 - 2的資料線上。 該及閘電路26連接於各內部信號緩衝器28-1和28-2上 的輸出端（g )，分別會在系統處於書寫狀態以及登錄狀態時 輸出一高位準信號，並啓動個別內部信號緩衝器28 - 1和 28 - 2的輸出端。在除了如上所述之外的狀態中，該及閘電 路26的輸出端（g )會走向低位準，並將個別內部信號緩衝 器28 - 1和28-η的輸出端帶進高阻抗狀態。 第1 0圖說明的是用以在本實例之記憶元件內書寫具有不 同相位之內部信號的時序，第1 1圖說明的是用以在本實例 之記憶元件內書寫具有不同相位之內部信號的位址和資料 〇 當使用與第一實施例相同的量測方法在依序使位址以固 定資料書寫週期時間（TCYCLE )從位址0增量到最後位址下 將各待測信號書寫到各記憶體單元上時，待測信號（C )和待 測信號（D )的週期指的分別是從時刻（4 )到時刻（5 )以及時刻 (6 )到時刻（7 )的時段，且因此兩個信號之間的相位差指的 是從時段（4 )到時段（6 )的時段。 -30- 弟1 1圖中’係將兩個待測信號之間的位址N定義爲第一. 次出現前一位址之資料爲「0」且接著的資料爲「1」的位 址，並將位址Μ定義爲第二次出現前一位址之資料爲「0」 且接著的資料爲「1」的位址。 此外，資料1意指代表的是待測信號（C )的書寫結果，而 資料2代表的是待測信號（D )的書寫結果。 接下來有關於使用記憶體測試器的讀取方法，將分別參 骑第1 2圖說明用以讀取具有不同相位之信號的時序，並參 _第1 3圖說明用以讀取具有不同相位之信號的位址和資料 〇 藉由使用與第一實施例相同的量測方法，爲如第1 2圖所 $之每一個I / 0銷栓輸出用於每一個位址的資料。此例中 ’該記憶體測試器具有爲每一個I / 〇銷栓判定合格（PASS ) 或不合格（F A I L )的功能，以致能夠粹取出使每一個I / 〇銷 栓發生從合格變爲不合格的位址。 對應於如第1 3圖所示之變化的位址指的是用於該I /〇銷 栓組3 - 1亦即用於波形（c )的位址n和位址Μ以及用於該I / 0 銷栓組3 - 2亦即用於波形（D )的位址（Ν+丨）和位址（Μ+ 1 )。 據此於第1 3圖的實例中，兩個信號之間的相位差係等於 ((Μ+1 )-Ν)χ (書寫用週期時間）=書寫用週期時間 （3) 且其量測誤差係等於該書寫用週期時間。 如上所述’根據本實例之記憶元件以及該記憶元件的測 試方法’可在該記憶元件具有兩個內部信號時迅速地量測 - 3 1 - 588373 出兩個內部信號之間的相位差。 接下來將要說明一種記憶元件以及一種能夠在多位元記 憶元件的例子裡對複數個具有不同週期的內部信號上量測 個別週期的測試方法當作第三實施例。 第1 4圖顯示的是在根據本發明第三實施例之記憶元件內 用以書寫具有不同週期之信號的時序圖。第1 51圖係用以顯 示在根據本發明第三實施例之記憶元件內書寫具有不同週 期之信號之位址及資料的示意圖。第1 6圖顯示的是用以在 根據本發明第三實施例之記憶元件內不同部位上讀取具有 不同週期之信號的時序圖。第1 7圖係用以顯示在根據本發 明第三實施例之記憶元件內讀取具有不同週期之信號之位 址及資料的不意圖。 本實例具有與第二實施例相同的結構。對類似於第二實 施例之例子的書寫作業而言，將於第1 4圖中說明用以書寫 具有不同相位之信號的時序，並於第1 5圖中說明用以書寫 具有不同相位之信號的位址和資料。 藉由使用與第二實施例相同的量測方法，待測信號（E )和 待測信號（F )的週期指的分別是從時刻（4 )到時刻（5 )以及時 刻（6 )到時刻（7 )的時段。 於第1 5圖的兩個待測信號中，對具有領先相位的待測信 號（E )而言，係將第一次出現前一位址之資料爲「〇」且接 者的資料爲「1」的位址定義爲位址N，並將第一次出現前 二位址之資料爲「0」且接著的資料爲「1」的位址定義爲 位址Μ。 -32- 588373 此外’資料1意指代表的是待測信號（E )的書寫結果，而 資料2代表的是待測信號（F )的書寫結果。 接下來，有關於使用記憶體測試器的讀取方法，將分別 參照第1 6圖說明用以讀取具有不同週期之信號的時序，並 參照第1 7圖說明用以讀取具有不同週期之信號的位址和資 料。 藉由使用與第二實施例相同的量測方法，爲如第1 6圖所 示之每一個I / 〇銷栓輸出用於每一個位址的資料。此例中 ，由於該記憶體測試器具有爲每一個I / 0銷栓判定合格或 不合格的功能，故能夠粹取出使每一個I / 0銷栓發生從合 格變爲不合格的位址。 於第1 7圖的實例中，使該I / 0銷栓組3 - 1、亦即用於波 形（E )的資料從合格變爲不合格的位址指的是位址N和位址 Μ，而使該I / 0銷栓組3 - 2、亦即用於波形（F )的資料從合 格變爲不合格的位址指的是位址（Ν+ 1 )和位址（Μ + 2 )。 據此，該待測信號（Ε )的週期係等於（Μ - N ) X (書寫用週期 時間），而該待測信號（F )的週期係等於（Μ - Ν+ 1 ) X (書寫用 週期時間）。 此例中，個別信號的週期量測誤差係等於用以量寫的週 期時間。 如上所述，根據本實例之記憶元件以及該記憶元件的測 試方法，可在該記憶元件具有兩個內部信號時迅速地量測 出兩個內部信號的週期。 上述說明中，已參照各附圖詳細說明了本發明的各實施 -33- 588373 例。不過本發明的特定結構並不受限於這些實施例，故即 使當在不偏離本發明之架構範圍內引進各種設計之類修正 型式時本發明中也包含這類結構。例如，兩個內部信號之 間相位差的量測並不受限於對特定兩個內部信號之間相位 差的量測，且可依賴似方式應用在對任意的很多內部信號 中任意兩個內部信號之間相位差的量測。此外，可將兩個 內部信號之間週期的量測應用在對任意的很多內部信號中 任意兩個內部信號之間週期的量測。兩個內部信號之間相 位差或調期的量測並不受限於那些使用來自該I / 0銷栓3-1和3 - 2之輸入路徑的例子，且可藉由使用n個I / 〇銷栓 之輸入路徑中任意兩個輸入路徑、將它們連接到各內部信 號緩衝器上、並藉由粹取出對應於每一個這類I / 0銷栓的 位址而執行該量測作業。此外，可使用該位址當作參考點 以量測一個或複數個內部信號的相位。 本發明的記憶元件並不受限於半導體記憶元件，同時可 將之應用在任何一種能夠產生具有固定週期而與外部信號 同步之內部信號的記憶元件上。此外，也可將本發明應用 在其內部信號未必具有定常週期的例子上。此外，很淸楚 的是本發明之記憶元件測試方法並不受限於一種記憶元件 ，同時可將之應用在含有諸如具有微型電腦的大型積體電 路（LS I )之類記憶體電路的其他元件上。 如上所述，根據本發明的記憶元件測試方法，係於一記 憶元件內配備有用以產生一個或複數個具有與外來信號同 步之固定週期的內部信號的機制，該內部信號係藉由使用 - 3 4 - 588373 在定常週期時間上發生改變的位址而書寫到該記憶體上然 後再進行讀取’並藉由利用該位址値及週期時間以轉換所 讀取資料內的變化點以量測該調期或相位差之類。結果， 可在不使用諸如示波器之類的波形量測儀器下量測內部信 號的週期或相位差之類。且據此可將本發明應用在記憶元 件之類的量產上，而能夠改良其產量且對改良其良率作出 貢獻並強化其產品，因爲易於在內部信號產生電路內調整 內部信號週期的緣故。 雖然已參照各特定實施例說明了本發明，不過無意將此 中的說明解釋爲本發明的極限。對熟悉習用技術的人而言 能夠藉由參照本發明的說明而明白此中所揭示實施例的各 種修正型式。因此可預期的是本發明所附申請專利範圍將 涵蓋所有落在本發明之真實架構內的各種修正型式或實施 例。 (五1圖式簡單說明 本發明的這些及其他目的、特性、及優點將會因爲以下 參照各附圖對顯示用實施例的詳細說明而變得更明顯。 第1圖係用以顯示一種根據本發明第一實施例之記憶元 件結構的方塊圖。 第2圖顯示的是用以在根據本發明第一實施例之記憶元 件內不同部位上書寫各信號的時序圖。 第3圖係用以顯示在根據本發明第一實施例之記憶元件 書寫各信號之位址及資料的示意圖。 第4圖顯示的是用以在根據本發明第一實施例之記憶元 - 35 - 588373 件內不同部位上讀取各信號的時序圖。 第5圖係用以顯示在根據本發明第一實施例之記憶元件 內讀取各信號之位址及資料的示意圖。 第6圖係用以顯示在根據本發明第一實施例之記憶元件 內出現資料改變時書寫各信號之條件的示意圖。 第7圖係用以顯示在根據本發明第一實施例之記憶元件 內進行量測之量測準確度的示意圖。 第8圖係用以顯示在根據本發明第一實施例之記憶元件 內進行量測之量測極限的示意圖。 第9圖係用以顯不一種根據本發明第二實施例之記億元 件結構的方塊圖。 第1 0圖顯示的是用以在根據本發明第二實施例之記憶元 件書寫具有不同相位之信號的時序圖。 第1 1圖係用以顯示在根據本發明第二實施例之記憶元件 內用以書寫具有不同相位之信號之位址及資料的示意圖。 第1 2圖顯示的是用以在根據本發明第二實施例之記憶元 件內不同部位上讀取具有不同相位之信號的時序圖。 第1 3圖係用以顯示在根據本發明第二實施例之記憶元件 內讀取具有不同相位之信號之位址及資料的示意圖。 第1 4圖顯示的是在根據本發明第三實施例之記憶元件內 用以書寫具有不同週期之信號的時序圖。 第1 5圖係用以顯示在根據本發明第三實施例之記憶元件 內書寫具有不同週期之信號之位址及資料的示意圖。 第1 6圖顯不的是用以在根據本發明第Η實施例之記憶元 -36- 588373 件內不同部位上讀取具有不同週期之信號的時序圖。 第1 7圖係用以顯示在根據本發明第三實施例之記憶元件 內讀取具有不同週期之位址及資料的示意圖。 第1 8圖係用以顯示一種習知記憶元件之結構實例的方塊 圖示。 第1 9圖係用以顯示該習知記憶元件及其測試電路之結構 及功能的示意圖。 主要元件符號說明 1 2 3 3]，3-2,…，3-n 4 5 6 7 8 9 10 11 12 13 14 15 字元選擇位址銷栓組 數位選擇位址銷栓組 輸入/輸出銷栓組 輸入/輸出銷栓 晶片選用銷栓 書寫動作銷栓 輸出動作銷栓 登錄銷栓 量測銷栓 及閘電路 及閘電路 及閘電路 列位址緩衝器部位 列解碼器部位 行位址緩衝器部位 行解碼器部位
-37- 588373 16 17 17- 1 , 17-2，…，17-n
18 18A 19 20 21
21 A 22 22-1,22-2 23 24 25 , 26 27 28 28-1, 28-2 100， 100A， 100B 記憶體單元陣列部位 資料輸入（DIN)緩衝器 資料輸入（D I N )緩衝器 輸入控制部位 輸入控制部位 書寫放大器電路部位 感知放大器電路部位 輸出控制部位 輸出控制部位 內部信號產生電路部位 內部信號產生電路部位 登錄電路部位 開關（SW)電路 及閘電路 反相器 內部信號緩衝器 內部信號緩衝器 測試電路部位
- 38-