JP2003297096A - メモリ装置及びメモリ装置の試験方法 - Google Patents
メモリ装置及びメモリ装置の試験方法Info
- Publication number
- JP2003297096A JP2003297096A JP2002093211A JP2002093211A JP2003297096A JP 2003297096 A JP2003297096 A JP 2003297096A JP 2002093211 A JP2002093211 A JP 2002093211A JP 2002093211 A JP2002093211 A JP 2002093211A JP 2003297096 A JP2003297096 A JP 2003297096A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- output
- internal signal
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010998 test method Methods 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 claims abstract description 88
- 238000012360 testing method Methods 0.000 claims abstract description 55
- 230000008878 coupling Effects 0.000 claims abstract description 5
- 238000010168 coupling process Methods 0.000 claims abstract description 5
- 238000005859 coupling reaction Methods 0.000 claims abstract description 5
- 238000005259 measurement Methods 0.000 claims description 75
- 230000008859 change Effects 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 29
- 230000003139 buffering effect Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 16
- 230000004913 activation Effects 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 36
- 230000006870 function Effects 0.000 description 12
- 230000003213 activating effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 3
- 238000000691 measurement method Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101100116283 Arabidopsis thaliana DD11 gene Proteins 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Abstract
(57)【要約】
【課題】 メモリ装置の内部信号発生回路部からの被測
定信号の周期を、波形測定器を使用せずに測定可能にす
る。 【解決手段】 開示されるメモリ装置は、外部からの信
号に非同期で一定周期の内部信号を出力する内部信号発
生回路部２２を備えたメモリ装置において、エントリ情
報の入力時、メモリ装置がテストを行うべき条件を満た
していることを判別したことによって出力を発生するエ
ントリ回路部２３と、エントリ回路部２３の出力が発生
し、かつメモリ装置のメモリセルアレイ部１６が書き込
みを許容されている状態のとき、出力を発生するアンド
回路２６と、アンド回路２６の出力によって活性化され
たとき、内部信号をメモリセルアレイ部１６のデータ書
き込み入力に結合する内部信号用バッファ２８とを備え
ている。
定信号の周期を、波形測定器を使用せずに測定可能にす
る。 【解決手段】 開示されるメモリ装置は、外部からの信
号に非同期で一定周期の内部信号を出力する内部信号発
生回路部２２を備えたメモリ装置において、エントリ情
報の入力時、メモリ装置がテストを行うべき条件を満た
していることを判別したことによって出力を発生するエ
ントリ回路部２３と、エントリ回路部２３の出力が発生
し、かつメモリ装置のメモリセルアレイ部１６が書き込
みを許容されている状態のとき、出力を発生するアンド
回路２６と、アンド回路２６の出力によって活性化され
たとき、内部信号をメモリセルアレイ部１６のデータ書
き込み入力に結合する内部信号用バッファ２８とを備え
ている。
Description
【０００１】
【発明の属する技術分野】この発明は、デバイスの内部
に、外部からの信号に非同期で一定周期の内部信号を発
生する回路を備えた半導体記憶装置等のメモリ装置、及
びこの種メモリ装置の試験方法に関する。
に、外部からの信号に非同期で一定周期の内部信号を発
生する回路を備えた半導体記憶装置等のメモリ装置、及
びこの種メモリ装置の試験方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）プロセスの揮発性メモリセルを使用したデバイスで
は、セルホールド起因のデータ破壊を防止するために、
リフレッシュ動作を必要とするが、製品によっては、外
部からのリフレッシュ制御を必要とせずに、デバイス内
部において自動的にリフレッシュ制御を行うものがあ
る。このようなメモリ装置においては、通常、デバイス
内部に一定周期の信号（内部信号）を発生する回路を備
えていて、この内部信号の周期をもとに、メモリセルの
リフレッシュ動作を制御するようにしている。このよう
なメモリ装置の内部信号の周期は、デバイスの諸特性及
び回路マージン左右するクリティカルな信号として使用
されている場合も多く、このような場合には、通常、内
部信号の波形をテストモード等で外部に出力して、評
価，解析等に使用している。
ry）プロセスの揮発性メモリセルを使用したデバイスで
は、セルホールド起因のデータ破壊を防止するために、
リフレッシュ動作を必要とするが、製品によっては、外
部からのリフレッシュ制御を必要とせずに、デバイス内
部において自動的にリフレッシュ制御を行うものがあ
る。このようなメモリ装置においては、通常、デバイス
内部に一定周期の信号（内部信号）を発生する回路を備
えていて、この内部信号の周期をもとに、メモリセルの
リフレッシュ動作を制御するようにしている。このよう
なメモリ装置の内部信号の周期は、デバイスの諸特性及
び回路マージン左右するクリティカルな信号として使用
されている場合も多く、このような場合には、通常、内
部信号の波形をテストモード等で外部に出力して、評
価，解析等に使用している。
【０００３】従来、このような、メモリ装置の内部信号
の周期の測定を行う場合には、メモリ装置内のテスト回
路部を用いて、メモリの外部測定用ピンに内部回路から
の被測定信号を出力し、これにオシロスコープ等の波形
測定器を接続して、周期の測定を行うようにしていた。
そして、この場合のメモリ装置内のテスト回路部は、メ
モリ装置の構成に対して追加した、エントリ回路部及び
スイッチ（ＳＷ）回路によって構成されていた。
の周期の測定を行う場合には、メモリ装置内のテスト回
路部を用いて、メモリの外部測定用ピンに内部回路から
の被測定信号を出力し、これにオシロスコープ等の波形
測定器を接続して、周期の測定を行うようにしていた。
そして、この場合のメモリ装置内のテスト回路部は、メ
モリ装置の構成に対して追加した、エントリ回路部及び
スイッチ（ＳＷ）回路によって構成されていた。
【０００４】図１８は、従来のメモリ装置の構成例を示
したものであって、説明を簡単にするために、リフレッ
シュのための回路部分を省略した、ＳＲＡＭ（Static R
andom Access Memory ）としての回路構成を例示してい
る。従来のメモリ装置は、図１８に示すように、ワード
選択用アドレスピン群１と、ディジット選択用アドレス
ピン群２と、Ｉ／Ｏピン群３と、／ＣＳピン４と、／Ｗ
Ｅピン５と、／ＯＥピン６と、エントリピン７と、測定
ピン８と、アンド（ＡＮＤ）回路９と、アンド（ＡＮ
Ｄ）回路１０と、アンド（ＡＮＤ）回路１１と、ロウア
ドレスバッファ部１２と、ロウデコーダ部１３と、カラ
ムアドレスバッファ部１４と、カラムデコーダ部１５
と、メモリセルアレイ部１６と、データ入力（ＤＩＮ）
バッファ１７と、入力コントロール部１８と、ライトア
ンプ回路部１９と、センスアンプ回路部２０と、出力コ
ントロール部２１と、内部信号発生回路部２２と、エン
トリ回路部２３と、スイッチ（ＳＷ）回路２４とから概
略構成されている。これらのうち、エントリピン７，測
定ピン８，内部信号発生回路部２２，エントリ回路部２
３，スイッチ回路２４は、テスト回路部１００を形成し
ている。
したものであって、説明を簡単にするために、リフレッ
シュのための回路部分を省略した、ＳＲＡＭ（Static R
andom Access Memory ）としての回路構成を例示してい
る。従来のメモリ装置は、図１８に示すように、ワード
選択用アドレスピン群１と、ディジット選択用アドレス
ピン群２と、Ｉ／Ｏピン群３と、／ＣＳピン４と、／Ｗ
Ｅピン５と、／ＯＥピン６と、エントリピン７と、測定
ピン８と、アンド（ＡＮＤ）回路９と、アンド（ＡＮ
Ｄ）回路１０と、アンド（ＡＮＤ）回路１１と、ロウア
ドレスバッファ部１２と、ロウデコーダ部１３と、カラ
ムアドレスバッファ部１４と、カラムデコーダ部１５
と、メモリセルアレイ部１６と、データ入力（ＤＩＮ）
バッファ１７と、入力コントロール部１８と、ライトア
ンプ回路部１９と、センスアンプ回路部２０と、出力コ
ントロール部２１と、内部信号発生回路部２２と、エン
トリ回路部２３と、スイッチ（ＳＷ）回路２４とから概
略構成されている。これらのうち、エントリピン７，測
定ピン８，内部信号発生回路部２２，エントリ回路部２
３，スイッチ回路２４は、テスト回路部１００を形成し
ている。
【０００５】ワード選択用アドレスピン群１，ディジッ
ト選択用アドレスピン群２，Ｉ／Ｏピン群３，／ＣＳピ
ン４，／ＷＥピン５，／ＣＥピン６は、ＳＲＡＭの外部
入出力ピンを形成している。ワード選択用アドレスピン
群１は、複数ビットからなるワード線選択用ロウアドレ
スデータを入力する。ディジット選択用アドレスピン２
は、複数ビットからなるディジット線選択用カラムアド
レスデータを入力する。Ｉ／Ｏ（データ入出力）ピン群
３は、メモリセルアレイ部１６に対する書き込みデータ
を入力し、メモリセルアレイ部１６からの読み出しデー
タを出力する。／ＣＳ（チップセレクト）ピン４は、メ
モリ装置の各部を動作状態にするためのチップセレクト
信号を入力する。／ＷＥ（ライトイネーブル）ピン５
は、メモリセルアレイ部１６に対して、データの書き込
み動作と読み出し動作とを選択するためのライトイネー
ブル信号を入力する。／ＯＥ（アウトプットイネーブ
ル）ピン６は、読み出しデータを出力するための出力イ
ネーブル信号を入力する。エントリピン７は、テスト回
路を活性化するためのエントリ条件を入力する。測定ピ
ン８は、測定のために、内部波形を出力する。
ト選択用アドレスピン群２，Ｉ／Ｏピン群３，／ＣＳピ
ン４，／ＷＥピン５，／ＣＥピン６は、ＳＲＡＭの外部
入出力ピンを形成している。ワード選択用アドレスピン
群１は、複数ビットからなるワード線選択用ロウアドレ
スデータを入力する。ディジット選択用アドレスピン２
は、複数ビットからなるディジット線選択用カラムアド
レスデータを入力する。Ｉ／Ｏ（データ入出力）ピン群
３は、メモリセルアレイ部１６に対する書き込みデータ
を入力し、メモリセルアレイ部１６からの読み出しデー
タを出力する。／ＣＳ（チップセレクト）ピン４は、メ
モリ装置の各部を動作状態にするためのチップセレクト
信号を入力する。／ＷＥ（ライトイネーブル）ピン５
は、メモリセルアレイ部１６に対して、データの書き込
み動作と読み出し動作とを選択するためのライトイネー
ブル信号を入力する。／ＯＥ（アウトプットイネーブ
ル）ピン６は、読み出しデータを出力するための出力イ
ネーブル信号を入力する。エントリピン７は、テスト回
路を活性化するためのエントリ条件を入力する。測定ピ
ン８は、測定のために、内部波形を出力する。
【０００６】アンド回路９は、／ＣＳピン４の入力と／
ＷＥピン５の入力とがともにロウ（ＬＯＷ）レベルのと
き、ハイ（ＨＩＧＨ）レベルの出力を発生し、それ以外
のとき、ロウレベルの出力を発生する。アンド回路１０
は、／ＣＳピン４の入力がロウレベルで／ＷＥピン５の
入力がハイレベルのとき、ハイレベルの出力を発生し、
それ以外のときロウレベルの出力を発生する。アンド回
路１１は、／ＯＥピン６の入力がロウレベルで、アンド
回路１０の出力がハイレベルのとき、ハイレベルの出力
を発生し、それ以外のときロウレベルの出力を発生す
る。ロウアドレスバッファ部１２は、ワード選択用アド
レスピン群１からのロウアドレスデータをバッファリン
グした出力を発生する。ロウデコーダ部１３は、複数ビ
ットからなるロウアドレスデータをデコードしてワード
線を選択する。カラムアドレスバッファ部１４は、ディ
ジット選択用アドレスピン群２からのカラムアドレスデ
ータをバッファリングした出力を発生する。カラムデコ
ーダ部１５は、複数ビットからなるカラムアドレスデー
タをデコードしてディジット線を選択する。
ＷＥピン５の入力とがともにロウ（ＬＯＷ）レベルのと
き、ハイ（ＨＩＧＨ）レベルの出力を発生し、それ以外
のとき、ロウレベルの出力を発生する。アンド回路１０
は、／ＣＳピン４の入力がロウレベルで／ＷＥピン５の
入力がハイレベルのとき、ハイレベルの出力を発生し、
それ以外のときロウレベルの出力を発生する。アンド回
路１１は、／ＯＥピン６の入力がロウレベルで、アンド
回路１０の出力がハイレベルのとき、ハイレベルの出力
を発生し、それ以外のときロウレベルの出力を発生す
る。ロウアドレスバッファ部１２は、ワード選択用アド
レスピン群１からのロウアドレスデータをバッファリン
グした出力を発生する。ロウデコーダ部１３は、複数ビ
ットからなるロウアドレスデータをデコードしてワード
線を選択する。カラムアドレスバッファ部１４は、ディ
ジット選択用アドレスピン群２からのカラムアドレスデ
ータをバッファリングした出力を発生する。カラムデコ
ーダ部１５は、複数ビットからなるカラムアドレスデー
タをデコードしてディジット線を選択する。
【０００７】メモリセルアレイ部１６は、ワード線とデ
ィジット線とに対応してマトリクス状に配列された複数
のメモリセルを備え、選択されたワード線とディジット
線の交点にあるメモリセルが、書き込み又は読み出し可
能な状態になる。データ入力バッファ１７は、アンド回
路９の出力がハイレベルのとき、Ｉ／Ｏピン群３からの
入力データをバッファリングした出力を発生する。入力
コントロール部１８は、アンド回路９の出力がハイレベ
ルのとき、データ入力バッファ１７からの入力データを
出力する。ライトアンプ回路部１９は、アンド回路９の
出力がハイレベルのとき、入力コントロール部１８から
の出力を増幅して、選択されたディジット線に出力す
る。センスアンプ回路部２０は、アンド回路１０の出力
がハイレベルのとき、ディジット線からの入力を増幅し
て出力する。出力コントロール部２１は、アンド回路１
１の出力がハイレベルのとき、センスアンプ回路部２０
からの入力を、Ｉ／Ｏピン群３に出力する。
ィジット線とに対応してマトリクス状に配列された複数
のメモリセルを備え、選択されたワード線とディジット
線の交点にあるメモリセルが、書き込み又は読み出し可
能な状態になる。データ入力バッファ１７は、アンド回
路９の出力がハイレベルのとき、Ｉ／Ｏピン群３からの
入力データをバッファリングした出力を発生する。入力
コントロール部１８は、アンド回路９の出力がハイレベ
ルのとき、データ入力バッファ１７からの入力データを
出力する。ライトアンプ回路部１９は、アンド回路９の
出力がハイレベルのとき、入力コントロール部１８から
の出力を増幅して、選択されたディジット線に出力す
る。センスアンプ回路部２０は、アンド回路１０の出力
がハイレベルのとき、ディジット線からの入力を増幅し
て出力する。出力コントロール部２１は、アンド回路１
１の出力がハイレベルのとき、センスアンプ回路部２０
からの入力を、Ｉ／Ｏピン群３に出力する。
【０００８】内部信号発生回路部２２は、外部からの信
号に対して非同期で、一定周期の内部信号を発生する。
ここで、外部からの信号とは、メモリ装置に対して電源
以外に外部から入力される信号であって、例えば、Ｉ／
Ｏピン群，アドレスピン群，／ＣＳピン，／ＯＥピン，
エントリピンから入力される信号等がある。エントリ回
路部２３は、エントリピン７からの入力情報が、エント
リ条件を満たしているか否かを判断して、条件を満たし
ているとき、ハイレベルの出力を発生する。スイッチ回
路２４は、エントリ回路部２３の出力がハイレベルのと
き、内部信号発生回路部２２からの内部信号を測定ピン
８に出力する。
号に対して非同期で、一定周期の内部信号を発生する。
ここで、外部からの信号とは、メモリ装置に対して電源
以外に外部から入力される信号であって、例えば、Ｉ／
Ｏピン群，アドレスピン群，／ＣＳピン，／ＯＥピン，
エントリピンから入力される信号等がある。エントリ回
路部２３は、エントリピン７からの入力情報が、エント
リ条件を満たしているか否かを判断して、条件を満たし
ているとき、ハイレベルの出力を発生する。スイッチ回
路２４は、エントリ回路部２３の出力がハイレベルのと
き、内部信号発生回路部２２からの内部信号を測定ピン
８に出力する。
【０００９】次に、図１８，図１９を参照して、従来の
テスト回路を含むメモリ装置の構成と機能を説明する。
以下においては、従来のメモリ装置について、説明を簡
単にするため、リフレッシュのための回路部分を省略し
た、ＳＲＡＭとしての回路構成と回路動作とを簡単に説
明する。通常、ＳＲＡＭは外部入出力ピンとして、アド
レスピン群（ワード選択用アドレスピン群１，ディジッ
ト選択用アドレスピン群２）と、Ｉ／Ｏピン群３と、／
ＣＳピン４と、／ＷＥピン５と、／ＯＥピン６とを備え
ている。
テスト回路を含むメモリ装置の構成と機能を説明する。
以下においては、従来のメモリ装置について、説明を簡
単にするため、リフレッシュのための回路部分を省略し
た、ＳＲＡＭとしての回路構成と回路動作とを簡単に説
明する。通常、ＳＲＡＭは外部入出力ピンとして、アド
レスピン群（ワード選択用アドレスピン群１，ディジッ
ト選択用アドレスピン群２）と、Ｉ／Ｏピン群３と、／
ＣＳピン４と、／ＷＥピン５と、／ＯＥピン６とを備え
ている。
【００１０】／ＣＳピン４の入力が、ハイレベルのとき
は、ＳＲＡＭは非選択状態であり、他のピンがいかなる
状態であっても、メモリセルアレイ部１６におけるメモ
リセルへの書き込みと読み出しは、一切行われない。逆
に、／ＣＳピン４の入力が、ロウレベルのときは、ＳＲ
ＡＭは選択状態であって、／ＷＥピン５の入力がハイレ
ベルのときは、読み出し状態となり、このとき、アドレ
スピン群が選択しているアドレスに対応するメモリセル
から、データの読み出しを行う。また、／ＷＥピン５の
入力がロウレベルのときは、書き込み状態となり、この
とき、アドレスピン群が選択しているアドレスに対応す
るメモリセルに対して、Ｉ／Ｏピン群３からのデータの
書き込みを行う。また、読み出し状態において、／ＯＥ
ピン６の入力がロウレベルのときのみ、メモリセルから
の読み出しデータが、Ｉ／Ｏピン群３から外部に出力さ
れ、／ＯＥピン６の入力がハイレベルのときは、Ｉ／Ｏ
ピン群３から外部への出力は、ハイインピーダンス状態
である。
は、ＳＲＡＭは非選択状態であり、他のピンがいかなる
状態であっても、メモリセルアレイ部１６におけるメモ
リセルへの書き込みと読み出しは、一切行われない。逆
に、／ＣＳピン４の入力が、ロウレベルのときは、ＳＲ
ＡＭは選択状態であって、／ＷＥピン５の入力がハイレ
ベルのときは、読み出し状態となり、このとき、アドレ
スピン群が選択しているアドレスに対応するメモリセル
から、データの読み出しを行う。また、／ＷＥピン５の
入力がロウレベルのときは、書き込み状態となり、この
とき、アドレスピン群が選択しているアドレスに対応す
るメモリセルに対して、Ｉ／Ｏピン群３からのデータの
書き込みを行う。また、読み出し状態において、／ＯＥ
ピン６の入力がロウレベルのときのみ、メモリセルから
の読み出しデータが、Ｉ／Ｏピン群３から外部に出力さ
れ、／ＯＥピン６の入力がハイレベルのときは、Ｉ／Ｏ
ピン群３から外部への出力は、ハイインピーダンス状態
である。
【００１１】通常、ＳＲＡＭ装置においては、上述のよ
うな動作を実現するために、以下のような回路構成をと
っている。まず、アドレスの選択に関する回路ブロック
について説明する。アドレスピン群は、ワード線の選択
を行うためのピン群（ワード選択用アドレスピン群１）
と、ディジット線の選択を行うためのピン群（ディジッ
ト選択用アドレスピン群２）とに分かれる。ワード選択
用アドレスピン群１は、ロウアドレスバッファ部１２を
介してロウデコーダ部１３に接続され、ロウデコーダ部
１３はメモリセルアレイ部１６内のワード線の選択を行
う。また、ディジット選択用アドレスピン群２は、カラ
ムアドレスバッファ部１４を介してカラムデコーダ部１
５に接続され、カラムデコーダ部１５はメモリセルアレ
イ部１６内のディジット線の選択を行う。
うな動作を実現するために、以下のような回路構成をと
っている。まず、アドレスの選択に関する回路ブロック
について説明する。アドレスピン群は、ワード線の選択
を行うためのピン群（ワード選択用アドレスピン群１）
と、ディジット線の選択を行うためのピン群（ディジッ
ト選択用アドレスピン群２）とに分かれる。ワード選択
用アドレスピン群１は、ロウアドレスバッファ部１２を
介してロウデコーダ部１３に接続され、ロウデコーダ部
１３はメモリセルアレイ部１６内のワード線の選択を行
う。また、ディジット選択用アドレスピン群２は、カラ
ムアドレスバッファ部１４を介してカラムデコーダ部１
５に接続され、カラムデコーダ部１５はメモリセルアレ
イ部１６内のディジット線の選択を行う。
【００１２】次に、書き込み動作に関連する回路ブロッ
クについて説明する。Ｉ／Ｏピン群３は、データ入力バ
ッファ１７の入力と接続され、データ入力バッファ１７
の出力は、入力コントロール部１８の入力に接続され、
さらに、入力コントロール部１８の出力は、ライトアン
プ回路部１９の入力に接続されている。Ｉ／Ｏピン群３
から入力されたデータは、データ入力バッファ１７及び
入力コントロール部１８を介して、ライトアンプ回路部
１９へ伝達され、ライトアンプ回路部１９で増幅された
データは、カラムアドレスに応じて選択されたディジッ
ト線上に出力される。これによって、メモリセルアレイ
部１６内の選択されたディジット線上に接続されている
メモリセルのうち、ワード線が選択されているメモリセ
ルに対して、データの書き込みが行われる。
クについて説明する。Ｉ／Ｏピン群３は、データ入力バ
ッファ１７の入力と接続され、データ入力バッファ１７
の出力は、入力コントロール部１８の入力に接続され、
さらに、入力コントロール部１８の出力は、ライトアン
プ回路部１９の入力に接続されている。Ｉ／Ｏピン群３
から入力されたデータは、データ入力バッファ１７及び
入力コントロール部１８を介して、ライトアンプ回路部
１９へ伝達され、ライトアンプ回路部１９で増幅された
データは、カラムアドレスに応じて選択されたディジッ
ト線上に出力される。これによって、メモリセルアレイ
部１６内の選択されたディジット線上に接続されている
メモリセルのうち、ワード線が選択されているメモリセ
ルに対して、データの書き込みが行われる。
【００１３】次に、読み出し動作に関連する回路ブロッ
クについて説明する。センスアンプ回路部２０の出力は
出力コントロール部２１の入力に接続され、出力コント
ロール部２１の出力はＩ／Ｏピン群３に接続されてい
る。これによって、メモリセルアレイ部１６内の選択さ
れたワード線上のメモリセルのデータはディジット線に
出力され、さらに、選択されているディジット線上のデ
ータは、センスアンプ回路部２０に伝達され、センスア
ンプ回路部２０で増幅されたデータは、出力コントロー
ル部２１を介して、Ｉ／Ｏピン群３から外部へ出力され
る。
クについて説明する。センスアンプ回路部２０の出力は
出力コントロール部２１の入力に接続され、出力コント
ロール部２１の出力はＩ／Ｏピン群３に接続されてい
る。これによって、メモリセルアレイ部１６内の選択さ
れたワード線上のメモリセルのデータはディジット線に
出力され、さらに、選択されているディジット線上のデ
ータは、センスアンプ回路部２０に伝達され、センスア
ンプ回路部２０で増幅されたデータは、出力コントロー
ル部２１を介して、Ｉ／Ｏピン群３から外部へ出力され
る。
【００１４】また、書き込み状態と読み出し状態とを判
別するために、アンド回路９とアンド回路１０とを備え
ている。アンド回路９とアンド回路１０には、／ＣＳピ
ン４と／ＷＥピン５からの信号が接続されていて、書き
込み状態時には、アンド回路９の出力（ａ）がハイレベ
ルになり、読み出し状態時には、アンド回路１０の出力
（ｂ）がハイレベルになるとともに、それ以外の状態で
は、アンド回路９，アンド回路１０の出力がロウレベル
になるように構成されている。さらに、読み出しデータ
を外部に出力する状態（ＤＯＵＴ出力状態）か否かを判
別するために、アンド回路１１を備えている。アンド回
路１１の入力には、アドレス回路１０の出力（ｂ）と／
ＯＥピン６からの信号とが接続されていて、アンド回路
１１の出力は、ＤＯＵＴ出力状態時のみハイレベルとな
り、それ以外の状態ではロウレベルになるように構成さ
れている。
別するために、アンド回路９とアンド回路１０とを備え
ている。アンド回路９とアンド回路１０には、／ＣＳピ
ン４と／ＷＥピン５からの信号が接続されていて、書き
込み状態時には、アンド回路９の出力（ａ）がハイレベ
ルになり、読み出し状態時には、アンド回路１０の出力
（ｂ）がハイレベルになるとともに、それ以外の状態で
は、アンド回路９，アンド回路１０の出力がロウレベル
になるように構成されている。さらに、読み出しデータ
を外部に出力する状態（ＤＯＵＴ出力状態）か否かを判
別するために、アンド回路１１を備えている。アンド回
路１１の入力には、アドレス回路１０の出力（ｂ）と／
ＯＥピン６からの信号とが接続されていて、アンド回路
１１の出力は、ＤＯＵＴ出力状態時のみハイレベルとな
り、それ以外の状態ではロウレベルになるように構成さ
れている。
【００１５】アンド回路９の出力（ａ）は、データ入力
バッファ１７と入力コントロール部１８とライトアンプ
回路部１９とに接続されていて、出力（ａ）がハイレベ
ルのとき、すなわち、書き込み動作時には、データ入力
バッファ１７と入力コントロール部１８とライトアンプ
回路部１９とを活性化するとともに、選択されているデ
ィジット線とライトアンプ回路部１９とを接続状態にす
る。一方、アンド回路１１の出力（ｃ）は、出力コント
ロール部２１に接続されていて、出力（ｃ）がハイレベ
ルのとき、すなわち、ＤＯＵＴ出力状態では、出力コン
トロール部２１が活性化されるが、それ以外の状態で
は、出力コントロール部２１が非活性化されるように構
成されている。また、アンド回路１０の出力（ｂ）は、
センスアンプ回路部２０に接続されていて、読み出し動
作時には、センスアンプ回路部２０を活性化するととも
に、選択されているディジット線とセンスアンプ回路部
２０とを接続状態にする。また、／ＣＳピン４からの信
号は、ロウアドレスバッファ部１２とカラムアドレスバ
ッファ１４とに接続されていて、ＳＲＡＭが非選択状態
時には、ロウアドレスバッファ部１２とカラムアドレス
バッファ１４とは、非活性化されるので、ワード線とデ
ィジット線の選択は行われない。
バッファ１７と入力コントロール部１８とライトアンプ
回路部１９とに接続されていて、出力（ａ）がハイレベ
ルのとき、すなわち、書き込み動作時には、データ入力
バッファ１７と入力コントロール部１８とライトアンプ
回路部１９とを活性化するとともに、選択されているデ
ィジット線とライトアンプ回路部１９とを接続状態にす
る。一方、アンド回路１１の出力（ｃ）は、出力コント
ロール部２１に接続されていて、出力（ｃ）がハイレベ
ルのとき、すなわち、ＤＯＵＴ出力状態では、出力コン
トロール部２１が活性化されるが、それ以外の状態で
は、出力コントロール部２１が非活性化されるように構
成されている。また、アンド回路１０の出力（ｂ）は、
センスアンプ回路部２０に接続されていて、読み出し動
作時には、センスアンプ回路部２０を活性化するととも
に、選択されているディジット線とセンスアンプ回路部
２０とを接続状態にする。また、／ＣＳピン４からの信
号は、ロウアドレスバッファ部１２とカラムアドレスバ
ッファ１４とに接続されていて、ＳＲＡＭが非選択状態
時には、ロウアドレスバッファ部１２とカラムアドレス
バッファ１４とは、非活性化されるので、ワード線とデ
ィジット線の選択は行われない。
【００１６】テスト回路部１００は、テスト回路を活性
化するための指示（エントリ情報）を、外部からエント
リ回路部２３に入力するためのエントリピン７を備えて
いる。エントリ回路部２３は、エントリピン７からの入
力情報が、テスト回路を活性化するための条件（エント
リ条件）を満たしているか否かを判断する回路部であっ
て、エントリ回路部２３は、エントリピン７への入力
が、エントリ条件を満たしたときのみハイレベルを出力
し、それ以外の場合にはロウレベルを出力する。後段の
回路は、エントリ回路部２３の出力がハイレベルのと
き、テスト回路が活性化された状態（エントリ状態）に
なり、ロウレベルのときは、テスト回路が非活性化され
た状態（非エントリ状態）になることを想定して構成さ
れている。
化するための指示（エントリ情報）を、外部からエント
リ回路部２３に入力するためのエントリピン７を備えて
いる。エントリ回路部２３は、エントリピン７からの入
力情報が、テスト回路を活性化するための条件（エント
リ条件）を満たしているか否かを判断する回路部であっ
て、エントリ回路部２３は、エントリピン７への入力
が、エントリ条件を満たしたときのみハイレベルを出力
し、それ以外の場合にはロウレベルを出力する。後段の
回路は、エントリ回路部２３の出力がハイレベルのと
き、テスト回路が活性化された状態（エントリ状態）に
なり、ロウレベルのときは、テスト回路が非活性化され
た状態（非エントリ状態）になることを想定して構成さ
れている。
【００１７】エントリ回路部２３の出力（ｄ）は、スイ
ッチ回路２４に接続されていて、スイッチ回路２４の出
力の制御を行う。スイッチ回路２４の入力は、内部信号
発生回路部２２に接続されており、スイッチ回路２４の
出力は、外部からの被測定信号を測定するための測定ピ
ン８に接続されている。エントリ回路部２３の出力
（ｄ）がハイレベルのとき、すなわち、エントリ状態時
には、スイッチ回路２４は、内部信号発生回路部２２の
出力である被測定信号を、測定ピン８に出力する。一
方、通常動作状態時、すなわち、エントリ回路部２３の
出力（ｄ）がロウレベルのときは、スイッチ回路２４の
出力は、ハイインピーダンス状態となる。測定ピン８の
出力は、オシロスコープ等の波形測定器に接続されて、
被測定信号の周期の測定が行われる。
ッチ回路２４に接続されていて、スイッチ回路２４の出
力の制御を行う。スイッチ回路２４の入力は、内部信号
発生回路部２２に接続されており、スイッチ回路２４の
出力は、外部からの被測定信号を測定するための測定ピ
ン８に接続されている。エントリ回路部２３の出力
（ｄ）がハイレベルのとき、すなわち、エントリ状態時
には、スイッチ回路２４は、内部信号発生回路部２２の
出力である被測定信号を、測定ピン８に出力する。一
方、通常動作状態時、すなわち、エントリ回路部２３の
出力（ｄ）がロウレベルのときは、スイッチ回路２４の
出力は、ハイインピーダンス状態となる。測定ピン８の
出力は、オシロスコープ等の波形測定器に接続されて、
被測定信号の周期の測定が行われる。
【００１８】
【発明が解決しようとする課題】従来、内部信号発生回
路部２２からの被測定信号の周期測定は、測定ピン８に
オシロスコープ等の波形測定器を接続することによって
行われていた。しかしながら、このようなオシロスコー
プ等による測定方法は、設計，試作段階における評価レ
ベルでの判定には有効であるが、量産段階でのメモリ装
置の試験，選別に使用することは、必ずしも現実的では
なく、実現困難である。また、内部信号の周期には、製
造プロセスに起因するばらつきがあるが、これによっ
て、装置の設計目標から大きく外れた場合には、製品で
あるメモリ装置自体が不良品となることがあり得る。そ
のため、製品の内部信号の周期が設計目標から大きく外
れた場合に発生するメモリ装置の不具合を予め想定し
て、このような状態を再現するような方法で試験を行う
必要があり、試験が煩雑になるという問題がある。
路部２２からの被測定信号の周期測定は、測定ピン８に
オシロスコープ等の波形測定器を接続することによって
行われていた。しかしながら、このようなオシロスコー
プ等による測定方法は、設計，試作段階における評価レ
ベルでの判定には有効であるが、量産段階でのメモリ装
置の試験，選別に使用することは、必ずしも現実的では
なく、実現困難である。また、内部信号の周期には、製
造プロセスに起因するばらつきがあるが、これによっ
て、装置の設計目標から大きく外れた場合には、製品で
あるメモリ装置自体が不良品となることがあり得る。そ
のため、製品の内部信号の周期が設計目標から大きく外
れた場合に発生するメモリ装置の不具合を予め想定し
て、このような状態を再現するような方法で試験を行う
必要があり、試験が煩雑になるという問題がある。
【００１９】また、メモリ装置において、外部からの信
号に非同期で動作する内部信号の測定を、メモリ装置の
試験を行うためのメモリテスタを使用して行うことは困
難であるという問題があった。図１９は、メモリテスタ
による出力信号波形の変化時間の測定の例として、ＴＡ
Ａ（アドレスの変化の発生から、セルデータの出力まで
の時間）の測定方法について説明するものである。メモ
リ装置の読み書きの試験を行うファンクション試験を行
う際に、読み出し状態におけるアドレスの変化発生時を
スタート時刻（０Ｓ）として、順次、ストローブ設定時
間（判定時間）を変化させてゆくと、セルからのデータ
がまだ出力されていないタイミングまでは、メモリテス
タの判定結果はＦＡＩＬであり、セルからのデータが出
力された後は、ＰＡＳＳとなる。このように、メモリテ
スタの判定結果がＦＡＩＬからＰＡＳＳに変化する時間
によって、ＴＡＡを測定することができる。
号に非同期で動作する内部信号の測定を、メモリ装置の
試験を行うためのメモリテスタを使用して行うことは困
難であるという問題があった。図１９は、メモリテスタ
による出力信号波形の変化時間の測定の例として、ＴＡ
Ａ（アドレスの変化の発生から、セルデータの出力まで
の時間）の測定方法について説明するものである。メモ
リ装置の読み書きの試験を行うファンクション試験を行
う際に、読み出し状態におけるアドレスの変化発生時を
スタート時刻（０Ｓ）として、順次、ストローブ設定時
間（判定時間）を変化させてゆくと、セルからのデータ
がまだ出力されていないタイミングまでは、メモリテス
タの判定結果はＦＡＩＬであり、セルからのデータが出
力された後は、ＰＡＳＳとなる。このように、メモリテ
スタの判定結果がＦＡＩＬからＰＡＳＳに変化する時間
によって、ＴＡＡを測定することができる。
【００２０】しかしながら、ファンクション試験によっ
て測定可能な信号は、メモリテスタからメモリデバイス
へ入力される信号の変化（ここではアドレスの変化）を
基準として、一定時間内に出力される信号であって、外
部からの信号に非同期の信号に対しては、メモリテスタ
上での測定の基準となる時間（０Ｓ）の設定ができない
ため、試験を行うことができない。さらに、ストローブ
時間の変更を行うためには、前回の測定時と次回の測定
時とで、測定開始時間を設定するためにメモリテスタか
らデバイスに入力されるアドレス変化のパターンを変え
る必要があるが、これによって、ストローブ時間の変更
後には、変更前とは全く異なる時間軸によって測定を行
うことになるため、単純に測定を行うことができない。
て測定可能な信号は、メモリテスタからメモリデバイス
へ入力される信号の変化（ここではアドレスの変化）を
基準として、一定時間内に出力される信号であって、外
部からの信号に非同期の信号に対しては、メモリテスタ
上での測定の基準となる時間（０Ｓ）の設定ができない
ため、試験を行うことができない。さらに、ストローブ
時間の変更を行うためには、前回の測定時と次回の測定
時とで、測定開始時間を設定するためにメモリテスタか
らデバイスに入力されるアドレス変化のパターンを変え
る必要があるが、これによって、ストローブ時間の変更
後には、変更前とは全く異なる時間軸によって測定を行
うことになるため、単純に測定を行うことができない。
【００２１】このように、メモリデバイスの内部に、外
部からの信号に非同期で、一定周期の内部信号を発生す
る回路を備えたメモリ装置の場合、従来のメモリテスタ
による試験では、メモリテスタ本来の機能及び測定方法
によっては、上述のような信号の周期や位相差の測定を
行うことは困難であるという問題があった。
部からの信号に非同期で、一定周期の内部信号を発生す
る回路を備えたメモリ装置の場合、従来のメモリテスタ
による試験では、メモリテスタ本来の機能及び測定方法
によっては、上述のような信号の周期や位相差の測定を
行うことは困難であるという問題があった。
【００２２】この発明は上述の事情に鑑みてなされたも
のであって、メモリデバイスの内部に、外部からの信号
に非同期で、一定周期の信号を発生する回路を備えたメ
モリ装置の場合であっても、被測定信号の周期の測定が
可能な、メモリ装置及びメモリ装置の試験方法を提供す
ることを目的としている。
のであって、メモリデバイスの内部に、外部からの信号
に非同期で、一定周期の信号を発生する回路を備えたメ
モリ装置の場合であっても、被測定信号の周期の測定が
可能な、メモリ装置及びメモリ装置の試験方法を提供す
ることを目的としている。
【００２３】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明はメモリ装置に係り、外部から
の信号に非同期で一定周期の内部信号を出力する内部信
号発生手段を備えたメモリ装置において、エントリ情報
の入力時、メモリ装置がテストを行うべき条件を満たし
ていることを判別したことによって出力を発生するエン
トリ回路手段と、上記エントリ回路手段の出力が発生
し、かつ上記メモリ装置のメモリ手段が書き込みを許容
されている状態のとき、出力を発生するゲート手段と、
上記ゲート手段の出力によって活性化されたとき、上記
内部信号を上記メモリ手段のデータ書き込み入力に結合
するバッファ手段とを備えたことを特徴としている。
め、請求項１記載の発明はメモリ装置に係り、外部から
の信号に非同期で一定周期の内部信号を出力する内部信
号発生手段を備えたメモリ装置において、エントリ情報
の入力時、メモリ装置がテストを行うべき条件を満たし
ていることを判別したことによって出力を発生するエン
トリ回路手段と、上記エントリ回路手段の出力が発生
し、かつ上記メモリ装置のメモリ手段が書き込みを許容
されている状態のとき、出力を発生するゲート手段と、
上記ゲート手段の出力によって活性化されたとき、上記
内部信号を上記メモリ手段のデータ書き込み入力に結合
するバッファ手段とを備えたことを特徴としている。
【００２４】また、請求項２記載の発明はメモリ装置に
係り、外部からの信号に非同期で一定周期の内部信号を
出力する複数の内部信号発生手段を備えた多ビットメモ
リ装置において、エントリ情報の入力時、メモリ装置が
テストを行うべき条件を満たしていることを判別したこ
とによって出力を発生するエントリ回路手段と、上記エ
ントリ回路手段の出力が発生し、かつ上記メモリ装置の
メモリ手段が書き込みを許容されている状態のとき、出
力を発生するゲート手段と、上記ゲート手段の出力によ
って活性化されたとき、上記複数の内部信号を上記メモ
リ手段におけるビット数に対応する複数のデータ書き込
み入力中の任意の入力にそれぞれ結合する複数のバッフ
ァ手段とを備えたことを特徴としている。
係り、外部からの信号に非同期で一定周期の内部信号を
出力する複数の内部信号発生手段を備えた多ビットメモ
リ装置において、エントリ情報の入力時、メモリ装置が
テストを行うべき条件を満たしていることを判別したこ
とによって出力を発生するエントリ回路手段と、上記エ
ントリ回路手段の出力が発生し、かつ上記メモリ装置の
メモリ手段が書き込みを許容されている状態のとき、出
力を発生するゲート手段と、上記ゲート手段の出力によ
って活性化されたとき、上記複数の内部信号を上記メモ
リ手段におけるビット数に対応する複数のデータ書き込
み入力中の任意の入力にそれぞれ結合する複数のバッフ
ァ手段とを備えたことを特徴としている。
【００２５】また、請求項３記載の発明はメモリ装置の
試験方法に係り、外部からの信号に非同期で一定周期の
内部信号を出力する内部信号発生手段を備えたメモリ装
置において、エントリ情報が入力されたとき、上記メモ
リ装置がテストを行うべき条件を満たしていることを判
別してエントリ回路手段が出力を発生し、該エントリ回
路手段の出力が発生し、かつ上記メモリ装置のメモリ手
段が書き込みを許容されている状態のとき、ゲート手段
が出力を発生してバッファ手段を活性化することによっ
て、該バッファ手段を介して上記内部信号を上記メモリ
手段のデータ書き込み入力に結合して上記メモリ手段に
書き込んだのち、該メモリ手段から書き込まれたデータ
を外部に読み出して該データの変化点を検出することに
よって、上記内部信号に関する測定を行うことを特徴と
している。
試験方法に係り、外部からの信号に非同期で一定周期の
内部信号を出力する内部信号発生手段を備えたメモリ装
置において、エントリ情報が入力されたとき、上記メモ
リ装置がテストを行うべき条件を満たしていることを判
別してエントリ回路手段が出力を発生し、該エントリ回
路手段の出力が発生し、かつ上記メモリ装置のメモリ手
段が書き込みを許容されている状態のとき、ゲート手段
が出力を発生してバッファ手段を活性化することによっ
て、該バッファ手段を介して上記内部信号を上記メモリ
手段のデータ書き込み入力に結合して上記メモリ手段に
書き込んだのち、該メモリ手段から書き込まれたデータ
を外部に読み出して該データの変化点を検出することに
よって、上記内部信号に関する測定を行うことを特徴と
している。
【００２６】また、請求項４記載の発明は、請求項３記
載のメモリ装置の試験方法に係り、上記内部信号に関す
る測定が、該内部信号の周期であることを特徴としてい
る。
載のメモリ装置の試験方法に係り、上記内部信号に関す
る測定が、該内部信号の周期であることを特徴としてい
る。
【００２７】また、請求項５記載の発明は、メモリ装置
の試験方法に係り、外部からの信号に非同期で一定周期
の内部信号を出力する複数の内部信号発生手段を備えた
多ビットメモリ装置において、エントリ情報が入力され
たとき、上記メモリ装置がテストを行うべき条件を満た
していることを判別してエントリ回路手段が出力を発生
し、該エントリ回路手段の出力が発生し、かつ上記メモ
リ装置のメモリ手段が書き込みを許容されている状態の
とき、ゲート手段が出力を発生して上記各内部信号発生
手段に対応するそれぞれのバッファ手段を活性化するこ
とによって、該各バッファ手段を介して上記複数の内部
信号を上記メモリ手段のビット数に対応する複数のデー
タ書き込み入力中の任意の入力にそれぞれ結合して上記
メモリ手段に書き込んだのち、該メモリ手段から書き込
まれた複数のデータを外部に読み出してそれぞれのデー
タの変化点を検出することによって、上記複数の内部信
号に関する測定を行うことを特徴としている。
の試験方法に係り、外部からの信号に非同期で一定周期
の内部信号を出力する複数の内部信号発生手段を備えた
多ビットメモリ装置において、エントリ情報が入力され
たとき、上記メモリ装置がテストを行うべき条件を満た
していることを判別してエントリ回路手段が出力を発生
し、該エントリ回路手段の出力が発生し、かつ上記メモ
リ装置のメモリ手段が書き込みを許容されている状態の
とき、ゲート手段が出力を発生して上記各内部信号発生
手段に対応するそれぞれのバッファ手段を活性化するこ
とによって、該各バッファ手段を介して上記複数の内部
信号を上記メモリ手段のビット数に対応する複数のデー
タ書き込み入力中の任意の入力にそれぞれ結合して上記
メモリ手段に書き込んだのち、該メモリ手段から書き込
まれた複数のデータを外部に読み出してそれぞれのデー
タの変化点を検出することによって、上記複数の内部信
号に関する測定を行うことを特徴としている。
【００２８】また、請求項６記載の発明は、請求項５記
載のメモリ装置の試験方法に係り、上記内部信号に関す
る測定が、上記メモリ装置が有する複数の内部信号発生
手段からのそれぞれの内部信号の周期であることを特徴
としている。
載のメモリ装置の試験方法に係り、上記内部信号に関す
る測定が、上記メモリ装置が有する複数の内部信号発生
手段からのそれぞれの内部信号の周期であることを特徴
としている。
【００２９】また、請求項７記載の発明は、請求項４又
は６記載のメモリ装置の試験方法に係り、上記内部信号
の周期が、上記メモリ手段から書き込まれたデータを読
み出して該データにおける隣接する二つの変化点を検出
して、該両変化点に対応するアドレスの差と書き込みサ
イクル時間との積によって両変化点間の時間を求めるこ
とによって測定されることを特徴としている。
は６記載のメモリ装置の試験方法に係り、上記内部信号
の周期が、上記メモリ手段から書き込まれたデータを読
み出して該データにおける隣接する二つの変化点を検出
して、該両変化点に対応するアドレスの差と書き込みサ
イクル時間との積によって両変化点間の時間を求めるこ
とによって測定されることを特徴としている。
【００３０】また、請求項８記載の発明は、請求項５記
載のメモリ装置の試験方法に係り、上記内部信号に関す
る測定が、上記メモリ装置が有する二つの内部信号発生
手段からのそれぞれの内部信号間の位相差であることを
特徴としている。
載のメモリ装置の試験方法に係り、上記内部信号に関す
る測定が、上記メモリ装置が有する二つの内部信号発生
手段からのそれぞれの内部信号間の位相差であることを
特徴としている。
【００３１】また、請求項９記載の発明は、請求項８記
載のメモリ装置の試験方法に係り、上記二つの内部信号
間の位相差が、上記メモリ手段から書き込まれた二つの
データを読み出して該両データの変化点を検出して、該
両変化点に対応するアドレスの差と書き込みサイクル時
間との積によって両変化点間の時間を求めることによっ
て測定されることを特徴としている。
載のメモリ装置の試験方法に係り、上記二つの内部信号
間の位相差が、上記メモリ手段から書き込まれた二つの
データを読み出して該両データの変化点を検出して、該
両変化点に対応するアドレスの差と書き込みサイクル時
間との積によって両変化点間の時間を求めることによっ
て測定されることを特徴としている。
【００３２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるメモリ装置の構成
を示すブロック図、図２は、本実施例のメモリ装置にお
ける、書き込み時の各部信号のタイミングを示す図、図
３は、本実施例のメモリ装置における、書き込み時のア
ドレスとデータを示す図、図４は、本実施例のメモリ装
置における、読み出し時の各部信号のタイミングを示す
図、図５は、本実施例のメモリ装置における、読み出し
時のアドレスとデータを示す図、図６は、本実施例のメ
モリ装置における、データが変化したときの書き込み条
件を示す図、図７は、本実施例のメモリ装置における、
周期測定時の測定精度を示す図、図８は、本実施例のメ
モリ装置における、周期測定時の測定限界を示す図であ
る。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるメモリ装置の構成
を示すブロック図、図２は、本実施例のメモリ装置にお
ける、書き込み時の各部信号のタイミングを示す図、図
３は、本実施例のメモリ装置における、書き込み時のア
ドレスとデータを示す図、図４は、本実施例のメモリ装
置における、読み出し時の各部信号のタイミングを示す
図、図５は、本実施例のメモリ装置における、読み出し
時のアドレスとデータを示す図、図６は、本実施例のメ
モリ装置における、データが変化したときの書き込み条
件を示す図、図７は、本実施例のメモリ装置における、
周期測定時の測定精度を示す図、図８は、本実施例のメ
モリ装置における、周期測定時の測定限界を示す図であ
る。
【００３３】この例のメモリ装置は、図１に示すよう
に、ワード選択用アドレスピン群１と、ディジット選択
用アドレスピン群２と、Ｉ／Ｏピン群３と、／ＣＳピン
４と、／ＷＥピン５と、／ＯＥピン６と、エントリピン
７と、アンド（ＡＮＤ）回路９と、アンド（ＡＮＤ）回
路１０と、アンド（ＡＮＤ）回路１１と、ロウアドレス
バッファ部１２と、ロウデコーダ部１３と、カラムアド
レスバッファ部１４と、カラムデコーダ部１５と、メモ
リセルアレイ部１６と、データ入力（ＤＩＮ）バッファ
１７と、入力コントロール部１８と、ライトアンプ回路
部１９と、センスアンプ回路部２０と、出力コントロー
ル部２１と、内部信号発生回路部２２と、エントリ回路
部２３と、アンド（ＡＮＤ）回路２５と、アンド（ＡＮ
Ｄ）回路２６と、インバータ２７と、内部信号用バッフ
ァ２８とから概略構成されている。
に、ワード選択用アドレスピン群１と、ディジット選択
用アドレスピン群２と、Ｉ／Ｏピン群３と、／ＣＳピン
４と、／ＷＥピン５と、／ＯＥピン６と、エントリピン
７と、アンド（ＡＮＤ）回路９と、アンド（ＡＮＤ）回
路１０と、アンド（ＡＮＤ）回路１１と、ロウアドレス
バッファ部１２と、ロウデコーダ部１３と、カラムアド
レスバッファ部１４と、カラムデコーダ部１５と、メモ
リセルアレイ部１６と、データ入力（ＤＩＮ）バッファ
１７と、入力コントロール部１８と、ライトアンプ回路
部１９と、センスアンプ回路部２０と、出力コントロー
ル部２１と、内部信号発生回路部２２と、エントリ回路
部２３と、アンド（ＡＮＤ）回路２５と、アンド（ＡＮ
Ｄ）回路２６と、インバータ２７と、内部信号用バッフ
ァ２８とから概略構成されている。
【００３４】これらのうち、ワード選択用アドレスピン
群１，ディジット選択用アドレスピン群２，Ｉ／Ｏピン
群３，／ＣＳピン４，／ＷＥピン５，／ＯＥピン６，エ
ントリピン７，アンド（ＡＮＤ）回路９，アンド（ＡＮ
Ｄ）回路１０，アンド（ＡＮＤ）回路１１，ロウアドレ
スバッファ部１２，ロウデコーダ部１３，カラムアドレ
スバッファ部１４，カラムデコーダ部１５，メモリセル
アレイ部１６，データ入力（ＤＩＮ）バッファ１７，入
力コントロール部１８，ライトアンプ回路部１９，セン
スアンプ回路部２０，出力コントロール部２１，内部信
号発生回路部２２及びエントリ回路部２３の構成と機能
は、図１８に示された従来例の場合と同様なので、以下
においては、これらについての詳細な説明を省略する。
エントリピン７，内部信号発生回路部２２，エントリ回
路部２３及び内部信号用バッファ２８は、この例におけ
るテスト回路部１００Ａを構成している。
群１，ディジット選択用アドレスピン群２，Ｉ／Ｏピン
群３，／ＣＳピン４，／ＷＥピン５，／ＯＥピン６，エ
ントリピン７，アンド（ＡＮＤ）回路９，アンド（ＡＮ
Ｄ）回路１０，アンド（ＡＮＤ）回路１１，ロウアドレ
スバッファ部１２，ロウデコーダ部１３，カラムアドレ
スバッファ部１４，カラムデコーダ部１５，メモリセル
アレイ部１６，データ入力（ＤＩＮ）バッファ１７，入
力コントロール部１８，ライトアンプ回路部１９，セン
スアンプ回路部２０，出力コントロール部２１，内部信
号発生回路部２２及びエントリ回路部２３の構成と機能
は、図１８に示された従来例の場合と同様なので、以下
においては、これらについての詳細な説明を省略する。
エントリピン７，内部信号発生回路部２２，エントリ回
路部２３及び内部信号用バッファ２８は、この例におけ
るテスト回路部１００Ａを構成している。
【００３５】アンド回路２５は、アンド回路９の出力と
インバータ２７の出力がともにハイレベルのときハイレ
ベルの出力を発生し、それ以外のときロウレベルの出力
を発生する。アンド回路２６は、アンド回路９の出力と
エントリ回路部２３の出力がともにハイレベルのときハ
イレベルの出力を発生し、それ以外のときロウレベルの
出力を発生する。インバータ２７は、エントリ回路部２
３の出力の極性を反転した出力を発生する。内部信号用
バッファ２８は、内部信号発生回路部２２の出力をバッ
ファリングした出力を発生する。
インバータ２７の出力がともにハイレベルのときハイレ
ベルの出力を発生し、それ以外のときロウレベルの出力
を発生する。アンド回路２６は、アンド回路９の出力と
エントリ回路部２３の出力がともにハイレベルのときハ
イレベルの出力を発生し、それ以外のときロウレベルの
出力を発生する。インバータ２７は、エントリ回路部２
３の出力の極性を反転した出力を発生する。内部信号用
バッファ２８は、内部信号発生回路部２２の出力をバッ
ファリングした出力を発生する。
【００３６】次に、図１を参照して、この例のメモリ装
置の構成と機能を説明する。最初に、この例のメモリ装
置について、説明を簡単にするために、リフレッシュの
ための回路部分を省略した、ＳＲＡＭとしての回路構成
と回路動作とを説明する。この例のメモリ装置は、図１
８に示された従来例のメモリ装置と比較すると、エント
リ回路部２３の出力（ｄ）によって制御されるスイッチ
回路２４と、スイッチ回路２４を介して内部信号発生回
路部２２からの内部信号を外部に出力する測定ピン８と
を欠くとともに、内部信号発生回路部２２からの内部信
号を、アンド回路２６の出力に応じて入力コントロール
部１８に供給するための内部信号用バッファ２８を有
し、また、データ入力バッファ１７の動作を、アンド回
路２５の出力に応じて制御するようになっている点にお
いて異なっている。ここで、アンド回路２６は、エント
リ回路部２３の出力（ｄ）と、アンド回路９の出力
（ａ）がともにハイレベルのとき、ハイレベルの出力を
発生して、内部信号用バッファ２８を活性化し、アンド
回路２５は、エントリ回路部２３の出力（ｄ）を反転す
るインバータ２７の出力（ｅ）と、アンド回路９の出力
（ａ）がともにハイレベルのとき、ハイレベルの出力を
発生して、データ入力バッファ１７を活性化するもので
ある。
置の構成と機能を説明する。最初に、この例のメモリ装
置について、説明を簡単にするために、リフレッシュの
ための回路部分を省略した、ＳＲＡＭとしての回路構成
と回路動作とを説明する。この例のメモリ装置は、図１
８に示された従来例のメモリ装置と比較すると、エント
リ回路部２３の出力（ｄ）によって制御されるスイッチ
回路２４と、スイッチ回路２４を介して内部信号発生回
路部２２からの内部信号を外部に出力する測定ピン８と
を欠くとともに、内部信号発生回路部２２からの内部信
号を、アンド回路２６の出力に応じて入力コントロール
部１８に供給するための内部信号用バッファ２８を有
し、また、データ入力バッファ１７の動作を、アンド回
路２５の出力に応じて制御するようになっている点にお
いて異なっている。ここで、アンド回路２６は、エント
リ回路部２３の出力（ｄ）と、アンド回路９の出力
（ａ）がともにハイレベルのとき、ハイレベルの出力を
発生して、内部信号用バッファ２８を活性化し、アンド
回路２５は、エントリ回路部２３の出力（ｄ）を反転す
るインバータ２７の出力（ｅ）と、アンド回路９の出力
（ａ）がともにハイレベルのとき、ハイレベルの出力を
発生して、データ入力バッファ１７を活性化するもので
ある。
【００３７】図１において、アンド回路９の出力（ａ）
は、入力コントロール部１８とライトアンプ回路部１９
に接続されており、また、エントリ回路部２３の出力
（ｄ）をインバータ２７を介して反転した出力（ｅ）と
ともに、アンド回路２５の入力に接続されている。通常
のＳＲＡＭの使用状態（テスト回路を非活性化した状
態）では、インバータ２７の出力（ｅ）はハイレベルに
固定されているので、アンド回路２５の出力（ｆ）は、
アンド回路９の出力（ａ）に従って同相で変化する。ア
ンド回路９の出力（ａ）がハイレベルのとき、すなわち
書き込み動作時には、入力コントロール部１８が活性化
されるとともに、選択されているディジット線とライト
アンプ回路部１９とが接続状態になり、さらに、エント
リ回路部２３の出力（ｄ）がロウレベルとなる非エント
リ状態で、アンド回路２５の出力（ｆ）によって、デー
タ入力バッファ１７が活性化される。
は、入力コントロール部１８とライトアンプ回路部１９
に接続されており、また、エントリ回路部２３の出力
（ｄ）をインバータ２７を介して反転した出力（ｅ）と
ともに、アンド回路２５の入力に接続されている。通常
のＳＲＡＭの使用状態（テスト回路を非活性化した状
態）では、インバータ２７の出力（ｅ）はハイレベルに
固定されているので、アンド回路２５の出力（ｆ）は、
アンド回路９の出力（ａ）に従って同相で変化する。ア
ンド回路９の出力（ａ）がハイレベルのとき、すなわち
書き込み動作時には、入力コントロール部１８が活性化
されるとともに、選択されているディジット線とライト
アンプ回路部１９とが接続状態になり、さらに、エント
リ回路部２３の出力（ｄ）がロウレベルとなる非エント
リ状態で、アンド回路２５の出力（ｆ）によって、デー
タ入力バッファ１７が活性化される。
【００３８】一方、アンド回路１１の出力（ｃ）は、出
力コントロール部２１に接続されていて、出力（ｃ）が
ハイレベルのとき、すなわちＤＯＵＴ出力状態時には、
出力コントロール部２１が活性化され、それ以外のとき
は、出力コントロール部２１は非活性化されるように構
成されている。また、アンド回路１０の出力（ｂ）は、
センスアンプ回路部２０にも接続されていて、読み出し
状態時には、センスアンプ回路部２０を活性化するとと
もに、選択されているディジット線とセンスアンプ回路
部２０とを接続状態にする。また、／ＣＳピン５からの
信号は、ロウアドレスバッファ部１２とカラムアドレス
バッファ部１４とに接続されていて、ＳＲＡＭが非選択
状態時には、ロウアドレスバッファ部１２とカラムアド
レスバッファ部１４は非活性化されるので、ワード線及
びディジット線の選択は行われない。
力コントロール部２１に接続されていて、出力（ｃ）が
ハイレベルのとき、すなわちＤＯＵＴ出力状態時には、
出力コントロール部２１が活性化され、それ以外のとき
は、出力コントロール部２１は非活性化されるように構
成されている。また、アンド回路１０の出力（ｂ）は、
センスアンプ回路部２０にも接続されていて、読み出し
状態時には、センスアンプ回路部２０を活性化するとと
もに、選択されているディジット線とセンスアンプ回路
部２０とを接続状態にする。また、／ＣＳピン５からの
信号は、ロウアドレスバッファ部１２とカラムアドレス
バッファ部１４とに接続されていて、ＳＲＡＭが非選択
状態時には、ロウアドレスバッファ部１２とカラムアド
レスバッファ部１４は非活性化されるので、ワード線及
びディジット線の選択は行われない。
【００３９】この例のメモリ装置において、テスト回路
を使用して測定を行う内部信号発生回路部２２の出力で
ある内部信号（被測定信号）は、各メモリ装置製品のさ
まざまな回路ブロックに接続されて、それぞれの内部回
路の入力及び制御に使用されていて、実際には、内部信
号発生回路部２２の出力の使用方法は、各メモリ装置製
品ごとに異なっている。このような内部信号としては、
例えばメモリセルのリフレッシュを行わせるための信号
や、その他メモリ装置の内部制御のために必要な各種信
号等があるが、本発明の説明においては、内部信号発生
回路部２２の出力の使用方法は、特に意味を有しないた
め、内部信号発生回路部２２の出力の接続先，出力の使
用方法に関しては、ここでは特に触れないものとする。
を使用して測定を行う内部信号発生回路部２２の出力で
ある内部信号（被測定信号）は、各メモリ装置製品のさ
まざまな回路ブロックに接続されて、それぞれの内部回
路の入力及び制御に使用されていて、実際には、内部信
号発生回路部２２の出力の使用方法は、各メモリ装置製
品ごとに異なっている。このような内部信号としては、
例えばメモリセルのリフレッシュを行わせるための信号
や、その他メモリ装置の内部制御のために必要な各種信
号等があるが、本発明の説明においては、内部信号発生
回路部２２の出力の使用方法は、特に意味を有しないた
め、内部信号発生回路部２２の出力の接続先，出力の使
用方法に関しては、ここでは特に触れないものとする。
【００４０】次に、図１を参照して、この例のメモリ装
置における、テスト回路部の回路構成について説明す
る。内部信号発生回路部２２からの被測定信号は、内部
信号用バッファ２８の入力に接続されており、内部信号
用バッファ２８の出力は、入力コントロール部１８の入
力に接続されている。テスト回路部１００Ａは、テスト
回路を活性化するための条件（エントリ条件）を、外部
からエントリ回路部２３に入力するためのエントリピン
７を備えている。エントリ回路部２３は、エントリピン
７からの入力情報が、エントリ条件を満たしているか否
かを判断する回路部であって、エントリ回路部２３は、
エントリピン７への入力が、エントリ条件を満たしたと
きのみ、ハイレベルを出力し、それ以外の場合にはロウ
レベルを出力する。エントリ条件を満たしていること
は、例えば、エントリピン入力電圧が、装置内部の所定
電圧値を超えていることによって判定される。後段の回
路は、エントリ回路部２３の出力がハイレベルのとき
は、テスト回路が活性化された状態（エントリ状態）で
あり、ロウレベルのときは、テスト回路が非活性化され
た状態（非エントリ状態）であることを想定して構成さ
れている。
置における、テスト回路部の回路構成について説明す
る。内部信号発生回路部２２からの被測定信号は、内部
信号用バッファ２８の入力に接続されており、内部信号
用バッファ２８の出力は、入力コントロール部１８の入
力に接続されている。テスト回路部１００Ａは、テスト
回路を活性化するための条件（エントリ条件）を、外部
からエントリ回路部２３に入力するためのエントリピン
７を備えている。エントリ回路部２３は、エントリピン
７からの入力情報が、エントリ条件を満たしているか否
かを判断する回路部であって、エントリ回路部２３は、
エントリピン７への入力が、エントリ条件を満たしたと
きのみ、ハイレベルを出力し、それ以外の場合にはロウ
レベルを出力する。エントリ条件を満たしていること
は、例えば、エントリピン入力電圧が、装置内部の所定
電圧値を超えていることによって判定される。後段の回
路は、エントリ回路部２３の出力がハイレベルのとき
は、テスト回路が活性化された状態（エントリ状態）で
あり、ロウレベルのときは、テスト回路が非活性化され
た状態（非エントリ状態）であることを想定して構成さ
れている。
【００４１】エントリ回路部２３の出力（ｄ）と、書き
込み状態の判定を行うためのアンド回路９の出力（ａ）
とは、アンド回路２６の入力に接続されている。アンド
回路２６の出力（ｇ）は、内部信号用バッファ２８に接
続されていて、書き込み状態で、かつエントリ状態のと
きハイレベルとなって、内部信号用バッファ２８の出力
を活性化する。また、逆にこれ以外の状態のときは、ア
ンド回路２６の出力（ｇ）はロウレベルとなって、内部
信号用バッファ２８の出力をハイインピーダンス状態に
する。入力コントロール部１８とライトアンプ回路部１
９とは、アンド回路９の出力（ａ）がハイレベルのとき
は、常に活性化された状態となる。
込み状態の判定を行うためのアンド回路９の出力（ａ）
とは、アンド回路２６の入力に接続されている。アンド
回路２６の出力（ｇ）は、内部信号用バッファ２８に接
続されていて、書き込み状態で、かつエントリ状態のと
きハイレベルとなって、内部信号用バッファ２８の出力
を活性化する。また、逆にこれ以外の状態のときは、ア
ンド回路２６の出力（ｇ）はロウレベルとなって、内部
信号用バッファ２８の出力をハイインピーダンス状態に
する。入力コントロール部１８とライトアンプ回路部１
９とは、アンド回路９の出力（ａ）がハイレベルのとき
は、常に活性化された状態となる。
【００４２】また、エントリ回路部２３の出力（ｄ）か
ら、インバータ２７を介して逆相となった信号（ｅ）
は、アンド回路９の出力（ａ）とともに、アンド回路２
５の入力に接続されているので、非エントリ状態で、か
つ書き込み状態では、Ｉ／Ｏピン群３からの入力データ
は、データ入力バッファ１７を経て入力コントロール部
１８へ伝達される。また、逆に、エントリ状態では、イ
ンバータ２７の出力（ｅ）がロウレベルになるため、ア
ンド回路９の出力（ａ）のレベルのいかんに関わらず、
アンド回路２５の出力（ｆ）が常にロウレベルになるの
で、エントリ状態では、データ入力バッファ１７の出力
は非活性化されている。
ら、インバータ２７を介して逆相となった信号（ｅ）
は、アンド回路９の出力（ａ）とともに、アンド回路２
５の入力に接続されているので、非エントリ状態で、か
つ書き込み状態では、Ｉ／Ｏピン群３からの入力データ
は、データ入力バッファ１７を経て入力コントロール部
１８へ伝達される。また、逆に、エントリ状態では、イ
ンバータ２７の出力（ｅ）がロウレベルになるため、ア
ンド回路９の出力（ａ）のレベルのいかんに関わらず、
アンド回路２５の出力（ｆ）が常にロウレベルになるの
で、エントリ状態では、データ入力バッファ１７の出力
は非活性化されている。
【００４３】エントリ回路部２３の出力（ｄ）と、イン
バータ２７の出力（ｅ）とは、互いに逆相の関係にある
ので、内部信号用バッファ２８の出力と、データ入力バ
ッファ１７の出力とが同時に活性化されることはなく、
書き込み状態でかつエントリ状態のときは、被測定信号
がメモリセル内に書き込まれるとともに、書き込み状態
でかつ非エントリ状態のときは、Ｉ／Ｏピン群３からの
データがメモリセル内に書き込まれることになる。
バータ２７の出力（ｅ）とは、互いに逆相の関係にある
ので、内部信号用バッファ２８の出力と、データ入力バ
ッファ１７の出力とが同時に活性化されることはなく、
書き込み状態でかつエントリ状態のときは、被測定信号
がメモリセル内に書き込まれるとともに、書き込み状態
でかつ非エントリ状態のときは、Ｉ／Ｏピン群３からの
データがメモリセル内に書き込まれることになる。
【００４４】次に、図１〜図８を参照して、この例のメ
モリ装置における内部信号の測定方法について説明す
る。この例のメモリ装置における内部信号の測定は、内
部信号をメモリセルに書き込んで、書き込まれたデータ
を読み出すことによって行われる。
モリ装置における内部信号の測定方法について説明す
る。この例のメモリ装置における内部信号の測定は、内
部信号をメモリセルに書き込んで、書き込まれたデータ
を読み出すことによって行われる。
【００４５】図２においては、テストモードを使用した
場合における、各部信号の変化を示している。／ＣＳピ
ン４にロウレベルを入力し、／ＯＥピン６にハイレベル
を入力する。また、エントリピン７に、図中、(1) の期
間、エントリ条件を入力することによって、エントリ回
路部２３の出力（ｄ）はロウレベルからハイレベルに変
化し、図中、(2) の時刻以降、エントリ状態を保持す
る。
場合における、各部信号の変化を示している。／ＣＳピ
ン４にロウレベルを入力し、／ＯＥピン６にハイレベル
を入力する。また、エントリピン７に、図中、(1) の期
間、エントリ条件を入力することによって、エントリ回
路部２３の出力（ｄ）はロウレベルからハイレベルに変
化し、図中、(2) の時刻以降、エントリ状態を保持す
る。
【００４６】図中、(3) の時刻から、ある一定の書き込
みサイクル時間（ＴＣＹＣＬＥ）で、アドレスを０番地
から最終番地まで、順次インクリメントする。また、そ
のとき、／ＷＥピン５の入力に、各サイクルごとにロウ
レベルのパルスを入力することによって、／ＷＥピン５
の入力がロウレベルの期間に、そのときの内部信号のレ
ベルがメモリセルに書き込まれる。ＴＣＹＣＬＥの期間
内に、内部信号がロウレベルのとき、メモリセルに '
０’が書き込まれ、内部信号がハイレベルのとき、メモ
リセルに '１’が書き込まれる。ここで、内部信号は、
外部からの信号に非同期で発生する信号であり、エント
リ後において始めにロウからハイに立ち上がる時刻は、
図中、(4) であり、次に立ち上がる時刻は、図中、(5)
であるため、被測定信号の周期は、(4) から(5)までと
なる。
みサイクル時間（ＴＣＹＣＬＥ）で、アドレスを０番地
から最終番地まで、順次インクリメントする。また、そ
のとき、／ＷＥピン５の入力に、各サイクルごとにロウ
レベルのパルスを入力することによって、／ＷＥピン５
の入力がロウレベルの期間に、そのときの内部信号のレ
ベルがメモリセルに書き込まれる。ＴＣＹＣＬＥの期間
内に、内部信号がロウレベルのとき、メモリセルに '
０’が書き込まれ、内部信号がハイレベルのとき、メモ
リセルに '１’が書き込まれる。ここで、内部信号は、
外部からの信号に非同期で発生する信号であり、エント
リ後において始めにロウからハイに立ち上がる時刻は、
図中、(4) であり、次に立ち上がる時刻は、図中、(5)
であるため、被測定信号の周期は、(4) から(5)までと
なる。
【００４７】図３においては、図２に示された動作によ
って書き込まれた、各アドレスにおけるメモリセルのデ
ータを示している。ここで、前アドレス（Ｎ−１）番地
に書き込まれたデータが '０’で、次に書き込まれたデ
ータが '１’となるアドレスをＮ番地とし、さらにその
次に、前アドレス（Ｍ−１）番地に書き込まれたデータ
が '０’で、次に書き込まれたデータが '１’となるア
ドレスをＭ番地とする。
って書き込まれた、各アドレスにおけるメモリセルのデ
ータを示している。ここで、前アドレス（Ｎ−１）番地
に書き込まれたデータが '０’で、次に書き込まれたデ
ータが '１’となるアドレスをＮ番地とし、さらにその
次に、前アドレス（Ｍ−１）番地に書き込まれたデータ
が '０’で、次に書き込まれたデータが '１’となるア
ドレスをＭ番地とする。
【００４８】図４においては、メモリテスタによる読み
出し時のタイミングを示している。図４に示すように、
／ＣＳピン４にロウレベルを入力し、／ＷＥピン５にハ
イレベルを入力して、(1) の時刻以降、メモリセルから
のデータ読み出しを開始する。(2) の時刻から、アドレ
スを０番地から最終番地まで順次インクリメントするよ
うに与えることによって、読み出しデータは、各アドレ
スごとに、ある一定時間後にＩ／Ｏピン群３から出力さ
れる。なお、アドレスを与えてから、データが出力され
るまでの時間は、各メモリ装置の製品ごとに定められて
いる。
出し時のタイミングを示している。図４に示すように、
／ＣＳピン４にロウレベルを入力し、／ＷＥピン５にハ
イレベルを入力して、(1) の時刻以降、メモリセルから
のデータ読み出しを開始する。(2) の時刻から、アドレ
スを０番地から最終番地まで順次インクリメントするよ
うに与えることによって、読み出しデータは、各アドレ
スごとに、ある一定時間後にＩ／Ｏピン群３から出力さ
れる。なお、アドレスを与えてから、データが出力され
るまでの時間は、各メモリ装置の製品ごとに定められて
いる。
【００４９】読み出し状態において、メモリテスタは、
指定したアドレスの読み出しサイクルにおける被測定デ
ータに対して、テスタの出力判定レベルよりハイ側を '
１’とし、ロウ側を '０’として判定することが可能で
あり、さらに、そのときの判定時間を変更できる機能を
有しているので、このような読み出し試験時の判定時間
を、Ｉ／Ｏピン群３から出力を発生する時刻以降に設定
して、ＰＡＳＳと判定する期待値を '０’か '１’に固
定するとともに、ＦＡＩＬと判定する期待値を'１’か
'０’に固定して読み出すと、ＰＡＳＳかＦＡＩＬかの
結果によって、アドレスごとの出力データの状態の確認
を行うことができる。
指定したアドレスの読み出しサイクルにおける被測定デ
ータに対して、テスタの出力判定レベルよりハイ側を '
１’とし、ロウ側を '０’として判定することが可能で
あり、さらに、そのときの判定時間を変更できる機能を
有しているので、このような読み出し試験時の判定時間
を、Ｉ／Ｏピン群３から出力を発生する時刻以降に設定
して、ＰＡＳＳと判定する期待値を '０’か '１’に固
定するとともに、ＦＡＩＬと判定する期待値を'１’か
'０’に固定して読み出すと、ＰＡＳＳかＦＡＩＬかの
結果によって、アドレスごとの出力データの状態の確認
を行うことができる。
【００５０】図５においては、メモリテスタによる読み
出し時のアドレスとデータとを示している。被測定信号
の周期は、図５においてデータが '０’から '１’に変
化するアドレスＮと、次に '０’から '１’に変化する
アドレスＭとを抽出して、この場合のアドレスの差（Ｍ
−Ｎ）と、書き込みを行ったサイクル時間（ＴＣＹＣＬ
Ｅ）とを乗算することによって求められる。
出し時のアドレスとデータとを示している。被測定信号
の周期は、図５においてデータが '０’から '１’に変
化するアドレスＮと、次に '０’から '１’に変化する
アドレスＭとを抽出して、この場合のアドレスの差（Ｍ
−Ｎ）と、書き込みを行ったサイクル時間（ＴＣＹＣＬ
Ｅ）とを乗算することによって求められる。
【００５１】図６においては、書き込みデータが変化し
た場合の書き込み条件を示している。入力される書き込
みデータが、／ＤからＤに切り替る時刻が変化すると、
その時間の変化の中で、メモリセルへの書き込みデータ
が／ＤからＤに変化するポイントが存在する。ここで、
アドレスチェンジの時刻を０Ｓとし、書き込みデータが
／ＤからＤに切り替わるポイントの時刻をＴａとする。
この際、信号がＴａより早いタイミングでロウからハイ
に変化する場合の波形をａとし、信号がＴａより遅いタ
イミングでロウからハイに変化する場合の波形をｂとす
ると、波形ａの場合は、Ｔａより早いタイミングで変化
するため、アドレスＡにはＤのデータである '１’を書
き込み、波形ｂの場合は、Ｔａより遅いタイミングで変
化するため、アドレスＡには／Ｄのデータである '０’
を書き込む。
た場合の書き込み条件を示している。入力される書き込
みデータが、／ＤからＤに切り替る時刻が変化すると、
その時間の変化の中で、メモリセルへの書き込みデータ
が／ＤからＤに変化するポイントが存在する。ここで、
アドレスチェンジの時刻を０Ｓとし、書き込みデータが
／ＤからＤに切り替わるポイントの時刻をＴａとする。
この際、信号がＴａより早いタイミングでロウからハイ
に変化する場合の波形をａとし、信号がＴａより遅いタ
イミングでロウからハイに変化する場合の波形をｂとす
ると、波形ａの場合は、Ｔａより早いタイミングで変化
するため、アドレスＡにはＤのデータである '１’を書
き込み、波形ｂの場合は、Ｔａより遅いタイミングで変
化するため、アドレスＡには／Ｄのデータである '０’
を書き込む。
【００５２】図７においては、図３に示された、書き込
みデータが '０’から '１’に変化したアドレスＮ，Ｍ
と、実際の被測定信号の変化ポイントの関係を例とし
て、周期測定時の測定精度を説明している。図７におい
て、被測定信号が立ち上がる時刻は、(6) から(8) の期
間であり、次に立ち上がる時刻は、(9) 〜(11)の期間で
ある。ここで、被測定信号の周期の真値をＴｒｅｓｕｌ
ｔとすると、本測定における最大周期Ｔc は、(6) から
(11)の期間であり、その値は、Ｔｒｅｓｕｌｔ＋ＴＣＹ
ＣＬＥである。また、最小周期Ｔb は、(8) から(9) の
期間であり、その値は、Ｔｒｅｓｕｌｔ−ＴＣＹＣＬＥ
である。従って、測定誤差は、±ＴＣＹＣＬＥとなる。
みデータが '０’から '１’に変化したアドレスＮ，Ｍ
と、実際の被測定信号の変化ポイントの関係を例とし
て、周期測定時の測定精度を説明している。図７におい
て、被測定信号が立ち上がる時刻は、(6) から(8) の期
間であり、次に立ち上がる時刻は、(9) 〜(11)の期間で
ある。ここで、被測定信号の周期の真値をＴｒｅｓｕｌ
ｔとすると、本測定における最大周期Ｔc は、(6) から
(11)の期間であり、その値は、Ｔｒｅｓｕｌｔ＋ＴＣＹ
ＣＬＥである。また、最小周期Ｔb は、(8) から(9) の
期間であり、その値は、Ｔｒｅｓｕｌｔ−ＴＣＹＣＬＥ
である。従って、測定誤差は、±ＴＣＹＣＬＥとなる。
【００５３】図８においては、この例の測定方法によっ
て測定可能な限界を説明している。一例として、メモリ
テスタによって与えられる最小の書き込みサイクル時間
（ＴＣＹＣＬＥ）を５ｎＳとし、１つのＩ／Ｏにつき１
Ｍビットのアドレスを持つメモリ装置に対して、アドレ
ス０番地から最終番地までインクリメントさせたとき
に、被測定信号の周期を測定する場合について説明す
る。周期の測定は、被測定信号の '０’から '１’に変
化するアドレスと、次に '０’から '１’に変化するア
ドレスとを取得することによって行うので、測定によっ
て求められる周期Ｔｒｅｓｕｌｔは、全アドレスの１／
２未満、すなわち、０．５Ｍ×５ｎＳ未満まで測定を行
うことができる。
て測定可能な限界を説明している。一例として、メモリ
テスタによって与えられる最小の書き込みサイクル時間
（ＴＣＹＣＬＥ）を５ｎＳとし、１つのＩ／Ｏにつき１
Ｍビットのアドレスを持つメモリ装置に対して、アドレ
ス０番地から最終番地までインクリメントさせたとき
に、被測定信号の周期を測定する場合について説明す
る。周期の測定は、被測定信号の '０’から '１’に変
化するアドレスと、次に '０’から '１’に変化するア
ドレスとを取得することによって行うので、測定によっ
て求められる周期Ｔｒｅｓｕｌｔは、全アドレスの１／
２未満、すなわち、０．５Ｍ×５ｎＳ未満まで測定を行
うことができる。
【００５４】また、そのときの測定精度は、ＴＣＹＣＬ
Ｅに等しい５ｎＳであって、メモリテスタから与えられ
るサイクル周期によって異なる。これより長い周期を測
定する場合には、ＴＣＹＣＬＥを１０ｎＳとすれば２倍
の周期を測定することができ、またＴＣＹＣＬＥを５０
ｎＳとすれば１０倍の周期を測定することができる。た
だし、測定精度も悪化して１０ｎＳ又は５０ｎＳとなる
ので、測定精度の保証範囲内で使用することが必要とな
る。 被測定信号の周期＝（Ｍ−Ｎ）×（ＴＣＹＣＬＥ） …（１） 測定精度＝±｝（ＴＣＹＣＬＥ） …（２）
Ｅに等しい５ｎＳであって、メモリテスタから与えられ
るサイクル周期によって異なる。これより長い周期を測
定する場合には、ＴＣＹＣＬＥを１０ｎＳとすれば２倍
の周期を測定することができ、またＴＣＹＣＬＥを５０
ｎＳとすれば１０倍の周期を測定することができる。た
だし、測定精度も悪化して１０ｎＳ又は５０ｎＳとなる
ので、測定精度の保証範囲内で使用することが必要とな
る。 被測定信号の周期＝（Ｍ−Ｎ）×（ＴＣＹＣＬＥ） …（１） 測定精度＝±｝（ＴＣＹＣＬＥ） …（２）
【００５５】このように、この例のメモリ装置によれ
ば、内部信号の周期の評価，解析を簡易化できるととも
に、内部信号周期をＦＵＳＥカットにより調整可能にす
る回路を備えて、内部信号周期をウェハ状態で測定し
て、所望の周期に合わせるようにすることによって、デ
バイスごとに内部信号周期のトリミングを行うことが容
易になり、従ってメモリ装置製品の歩留りを改善すると
ともに、製品の信頼性を向上することができるようにな
る。
ば、内部信号の周期の評価，解析を簡易化できるととも
に、内部信号周期をＦＵＳＥカットにより調整可能にす
る回路を備えて、内部信号周期をウェハ状態で測定し
て、所望の周期に合わせるようにすることによって、デ
バイスごとに内部信号周期のトリミングを行うことが容
易になり、従ってメモリ装置製品の歩留りを改善すると
ともに、製品の信頼性を向上することができるようにな
る。
【００５６】次に、第２実施例として、多ビットメモリ
装置の場合に、異なる位相をもつ複数の内部信号に対し
て、信号間の位相差の測定が可能なメモリ装置及びメモ
リ装置の試験方法について説明する。 ◇第２実施例 図９は、この発明の第２実施例であるメモリ装置の構成
を示すブロック図、図１０は、本実施例のメモリ装置に
おける、異なる信号の波形の書き込み時のタイミングを
示す図、図１１は、本実施例のメモリ装置における、異
なる位相の信号の書き込み時のアドレスとデータとを示
す図、図１２は、本実施例のメモリ装置における、異な
る位相の信号の読み出し時のタイミングを示す図、図１
３は、本実施例のメモリ装置における、異なる位相の信
号の読み出し時のアドレスとデータとを示す図である。
装置の場合に、異なる位相をもつ複数の内部信号に対し
て、信号間の位相差の測定が可能なメモリ装置及びメモ
リ装置の試験方法について説明する。 ◇第２実施例 図９は、この発明の第２実施例であるメモリ装置の構成
を示すブロック図、図１０は、本実施例のメモリ装置に
おける、異なる信号の波形の書き込み時のタイミングを
示す図、図１１は、本実施例のメモリ装置における、異
なる位相の信号の書き込み時のアドレスとデータとを示
す図、図１２は、本実施例のメモリ装置における、異な
る位相の信号の読み出し時のタイミングを示す図、図１
３は、本実施例のメモリ装置における、異なる位相の信
号の読み出し時のアドレスとデータとを示す図である。
【００５７】この例のメモリ装置は、図９に示すよう
に、ワード選択用アドレスピン群１と、ディジット選択
用アドレスピン群２と、Ｉ／Ｏピン３−１，３−２，
…，３−ｎと、／ＣＳピン４と、／ＷＥピン５と、／Ｏ
Ｅピン６と、エントリピン７と、アンド（ＡＮＤ）回路
９と、アンド（ＡＮＤ）回路１０と、アンド（ＡＮＤ）
回路１１と、ロウアドレスバッファ部１２と、ロウデコ
ーダ部１３と、カラムアドレスバッファ部１４と、カラ
ムデコーダ部１５と、メモリセルアレイ部１６と、デー
タ入力（ＤＩＮ）バッファ１７−１，１７−２，…，１
７−ｎと、入力コントロール部１８Ａと、ライトアンプ
回路部１９と、センスアンプ回路部２０と、出力コント
ロール部２１Ａと、内部信号発生回路部２２−１，２２
−２と、エントリ回路部２３と、アンド（ＡＮＤ）回路
２５と、アンド（ＡＮＤ）回路２６と、インバータ２７
と、内部信号用バッファ２８−１，２８−２とから概略
構成されている。
に、ワード選択用アドレスピン群１と、ディジット選択
用アドレスピン群２と、Ｉ／Ｏピン３−１，３−２，
…，３−ｎと、／ＣＳピン４と、／ＷＥピン５と、／Ｏ
Ｅピン６と、エントリピン７と、アンド（ＡＮＤ）回路
９と、アンド（ＡＮＤ）回路１０と、アンド（ＡＮＤ）
回路１１と、ロウアドレスバッファ部１２と、ロウデコ
ーダ部１３と、カラムアドレスバッファ部１４と、カラ
ムデコーダ部１５と、メモリセルアレイ部１６と、デー
タ入力（ＤＩＮ）バッファ１７−１，１７−２，…，１
７−ｎと、入力コントロール部１８Ａと、ライトアンプ
回路部１９と、センスアンプ回路部２０と、出力コント
ロール部２１Ａと、内部信号発生回路部２２−１，２２
−２と、エントリ回路部２３と、アンド（ＡＮＤ）回路
２５と、アンド（ＡＮＤ）回路２６と、インバータ２７
と、内部信号用バッファ２８−１，２８−２とから概略
構成されている。
【００５８】これらのうち、ワード選択用アドレスピン
群１，ディジット選択用アドレスピン群２，／ＣＳピン
４，／ＷＥピン５，／ＯＥピン６，エントリピン７，ア
ンド（ＡＮＤ）回路９，アンド（ＡＮＤ）回路１０，ア
ンド（ＡＮＤ）回路１１，ロウアドレスバッファ部１
２，ロウデコーダ部１３，カラムアドレスバッファ部１
４，カラムデコーダ部１５，メモリセルアレイ部１６，
ライトアンプ回路部１９，センスアンプ回路部２０，エ
ントリ回路部２３，アンド（ＡＮＤ）回路２５，アンド
（ＡＮＤ）回路２６及びインバータ２７の構成と機能
は、図１に示された第１実施例の場合と同様なので、以
下においては、これらについての詳細な説明を省略す
る。
群１，ディジット選択用アドレスピン群２，／ＣＳピン
４，／ＷＥピン５，／ＯＥピン６，エントリピン７，ア
ンド（ＡＮＤ）回路９，アンド（ＡＮＤ）回路１０，ア
ンド（ＡＮＤ）回路１１，ロウアドレスバッファ部１
２，ロウデコーダ部１３，カラムアドレスバッファ部１
４，カラムデコーダ部１５，メモリセルアレイ部１６，
ライトアンプ回路部１９，センスアンプ回路部２０，エ
ントリ回路部２３，アンド（ＡＮＤ）回路２５，アンド
（ＡＮＤ）回路２６及びインバータ２７の構成と機能
は、図１に示された第１実施例の場合と同様なので、以
下においては、これらについての詳細な説明を省略す
る。
【００５９】この例においては、複数のＩ／Ｏピン３−
１，３−２，…，３−ｎからの入力データを、対応する
複数のデータ入力バッファ１７−１，１７−２，…，１
７−ｎを介して、入力コントロール部１８Ａに入力する
とともに、出力コントロール部２１Ａからの出力データ
を、複数のＩ／Ｏピン３−１，３−２，…，３−ｎを介
して出力するように構成されている。また、内部信号を
発生するために、２つの内部信号発生回路部２２−１，
２２−２を有するとともに、これに対応して２つの内部
信号用バッファ２８−１，２８−２を有している。エン
トリピン７，内部信号発生回路部２２−１，２２−２，
エントリ回路部２３及び内部信号用バッファ２８−１，
２８−２は、この例におけるテスト回路部１００Ｂを構
成している。
１，３−２，…，３−ｎからの入力データを、対応する
複数のデータ入力バッファ１７−１，１７−２，…，１
７−ｎを介して、入力コントロール部１８Ａに入力する
とともに、出力コントロール部２１Ａからの出力データ
を、複数のＩ／Ｏピン３−１，３−２，…，３−ｎを介
して出力するように構成されている。また、内部信号を
発生するために、２つの内部信号発生回路部２２−１，
２２−２を有するとともに、これに対応して２つの内部
信号用バッファ２８−１，２８−２を有している。エン
トリピン７，内部信号発生回路部２２−１，２２−２，
エントリ回路部２３及び内部信号用バッファ２８−１，
２８−２は、この例におけるテスト回路部１００Ｂを構
成している。
【００６０】データ入力バッファ１７−１，１７−２，
…，１７−ｎは、アンド回路２５の出力（ｆ）がハイレ
ベルのとき、Ｉ／Ｏピン３−１，３−２，…，３−ｎか
らの入力データをそれぞれバッファリングした出力を発
生する。入力コントロール部１８Ａは、アンド回路９の
出力がハイレベルのとき、データ入力バッファ１７−
１，１７−２，…，１７−ｎからの入力データを出力す
る。内部信号発生回路部２２−１，２２−２は、それぞ
れ外部からの信号に対して非同期で一定周期の内部信号
を発生する。内部信号用バッファ２８−１，２８−２
は、それぞれ内部信号発生回路部２２−１，２２−２か
らの信号をバッファリングした出力を発生する。
…，１７−ｎは、アンド回路２５の出力（ｆ）がハイレ
ベルのとき、Ｉ／Ｏピン３−１，３−２，…，３−ｎか
らの入力データをそれぞれバッファリングした出力を発
生する。入力コントロール部１８Ａは、アンド回路９の
出力がハイレベルのとき、データ入力バッファ１７−
１，１７−２，…，１７−ｎからの入力データを出力す
る。内部信号発生回路部２２−１，２２−２は、それぞ
れ外部からの信号に対して非同期で一定周期の内部信号
を発生する。内部信号用バッファ２８−１，２８−２
は、それぞれ内部信号発生回路部２２−１，２２−２か
らの信号をバッファリングした出力を発生する。
【００６１】次に、図９を参照して、この例のメモリ装
置の構成と機能を説明する。なお、以下においては、図
１に示された第１実施例の場合と異なる点のみを説明す
る。入出力データが多ビット、例えばｎビットのメモリ
装置においては、最大ｎ個の内部信号の位相の測定が可
能であるが、この例においては、メモリ装置が２個の内
部信号発生回路部２２−１，２２−２を有するとき、内
部信号発生回路部２２−１，２２−２からの内部信号間
の位相を測定する場合について説明する。
置の構成と機能を説明する。なお、以下においては、図
１に示された第１実施例の場合と異なる点のみを説明す
る。入出力データが多ビット、例えばｎビットのメモリ
装置においては、最大ｎ個の内部信号の位相の測定が可
能であるが、この例においては、メモリ装置が２個の内
部信号発生回路部２２−１，２２−２を有するとき、内
部信号発生回路部２２−１，２２−２からの内部信号間
の位相を測定する場合について説明する。
【００６２】まず、書き込み時の動作に関連する回路ブ
ロックについて説明する。Ｉ／Ｏピン３−１は、データ
入力バッファ１７−１の入力に接続され、データ入力バ
ッファ１７−１の出力は、入力コントロール部１８Ａの
入力に接続され、さらに、入力コントロール部１８Ａの
出力は、ライトアンプ回路部１９の入力に接続されてい
る。Ｉ／Ｏピン３−１から入力されたデータは、データ
入力バッファ１７−１及び入力コントロール部１８Ａを
介してライトアンプ回路部１９へ伝達され、ライトアン
プ回路部１９で増幅されたデータは、選択されたディジ
ット線上に出力される。これによって、メモリセルアレ
イ部１６内の選択されたディジット線上に接続されてい
るメモリセルのうち、ワード線が選択されているメモリ
セルに対してデータの書き込みが行われる。
ロックについて説明する。Ｉ／Ｏピン３−１は、データ
入力バッファ１７−１の入力に接続され、データ入力バ
ッファ１７−１の出力は、入力コントロール部１８Ａの
入力に接続され、さらに、入力コントロール部１８Ａの
出力は、ライトアンプ回路部１９の入力に接続されてい
る。Ｉ／Ｏピン３−１から入力されたデータは、データ
入力バッファ１７−１及び入力コントロール部１８Ａを
介してライトアンプ回路部１９へ伝達され、ライトアン
プ回路部１９で増幅されたデータは、選択されたディジ
ット線上に出力される。これによって、メモリセルアレ
イ部１６内の選択されたディジット線上に接続されてい
るメモリセルのうち、ワード線が選択されているメモリ
セルに対してデータの書き込みが行われる。
【００６３】同様に、Ｉ／Ｏピン３−２，…，Ｉ／Ｏピ
ン３−ｎは、データ入力バッファ１７−２，…，１７−
ｎの入力に接続され、データ入力バッファ１７−２，
…，１７−ｎの出力は、入力コントロール部１８Ａの入
力に接続され、さらに、入力コントロール部１８Ａの出
力は、ライトアンプ回路部１９の入力に接続されている
ので、Ｉ／Ｏピン３−２，…，Ｉ／Ｏピン３−ｎからの
データも、それぞれ別のデータ入力バッファを介して入
力コントロール部１８Ａに接続されて、ライトアンプ回
路部１９を経てメモリセルに対して書き込まれる。この
際、アンド回路２５の出力（ｆ）は、データ入力バッフ
ァ１７−１，１７−２，…，１７−ｎに接続されてい
て、アンド回路２５の出力（ｆ）がハイレベルのとき、
データ入力バッファ１７−１，１７−２，…，１７−ｎ
の出力を同時に活性化する。
ン３−ｎは、データ入力バッファ１７−２，…，１７−
ｎの入力に接続され、データ入力バッファ１７−２，
…，１７−ｎの出力は、入力コントロール部１８Ａの入
力に接続され、さらに、入力コントロール部１８Ａの出
力は、ライトアンプ回路部１９の入力に接続されている
ので、Ｉ／Ｏピン３−２，…，Ｉ／Ｏピン３−ｎからの
データも、それぞれ別のデータ入力バッファを介して入
力コントロール部１８Ａに接続されて、ライトアンプ回
路部１９を経てメモリセルに対して書き込まれる。この
際、アンド回路２５の出力（ｆ）は、データ入力バッフ
ァ１７−１，１７−２，…，１７−ｎに接続されてい
て、アンド回路２５の出力（ｆ）がハイレベルのとき、
データ入力バッファ１７−１，１７−２，…，１７−ｎ
の出力を同時に活性化する。
【００６４】次に、テスト回路部１００Ｂについて説明
する。内部信号発生回路部２２−１の出力は、内部信号
用バッファ２８−１の入力に接続され、内部信号用バッ
ファ２２−１の出力は、入力コントロール部１８Ａの入
力側の、Ｉ／Ｏピン３−１からのデータ線に接続されて
いる。同様に、内部信号発生回路部２２−２の出力は、
内部信号用バッファ２８−２の入力に接続され、内部信
号用バッファ２２−２の出力は、入力コントロール部１
８Ａの入力側の、Ｉ／Ｏピン３−２からのデータ線に接
続されている。
する。内部信号発生回路部２２−１の出力は、内部信号
用バッファ２８−１の入力に接続され、内部信号用バッ
ファ２２−１の出力は、入力コントロール部１８Ａの入
力側の、Ｉ／Ｏピン３−１からのデータ線に接続されて
いる。同様に、内部信号発生回路部２２−２の出力は、
内部信号用バッファ２８−２の入力に接続され、内部信
号用バッファ２２−２の出力は、入力コントロール部１
８Ａの入力側の、Ｉ／Ｏピン３−２からのデータ線に接
続されている。
【００６５】アンド回路２６の出力（ｇ）は、内部信号
用バッファ２８−１，２８−２にそれぞれ接続されてい
て、書き込み状態でかつエントリ状態のときハイレベル
を出力して、各内部信号用バッファ２８−１，２８−２
の出力を活性化する。また、上記の状態以外の場合は、
アンド回路２６の出力（ｇ）はロウレベルとなって、各
内部信号用バッファ２８−１，２８−２の出力をハイイ
ンピーダンス状態にする。
用バッファ２８−１，２８−２にそれぞれ接続されてい
て、書き込み状態でかつエントリ状態のときハイレベル
を出力して、各内部信号用バッファ２８−１，２８−２
の出力を活性化する。また、上記の状態以外の場合は、
アンド回路２６の出力（ｇ）はロウレベルとなって、各
内部信号用バッファ２８−１，２８−２の出力をハイイ
ンピーダンス状態にする。
【００６６】図１０において、この例のメモリ装置にお
ける異なる位相の内部信号の書き込み時のタイミングを
説明し、図１１において、この例のメモリ装置における
異なる位相の内部信号の書き込み時のアドレスとデータ
とを説明する。第１実施例の場合と同様の測定方法を用
いて、ある一定のデータ書き込みを行うサイクル時間
（ＴＣＹＣＬＥ）で、アドレスを０番地から最終番地ま
で、順次インクリメントしながら、被測定信号をメモリ
セルに書き込むと、被測定信号（Ｃ）と、被測定信号
（Ｄ）の周期は、それぞれ(4) から(5) の期間と、(6)
から(7) の期間であって、2 つの波形の位相差は、(4)
から(6) となる。
ける異なる位相の内部信号の書き込み時のタイミングを
説明し、図１１において、この例のメモリ装置における
異なる位相の内部信号の書き込み時のアドレスとデータ
とを説明する。第１実施例の場合と同様の測定方法を用
いて、ある一定のデータ書き込みを行うサイクル時間
（ＴＣＹＣＬＥ）で、アドレスを０番地から最終番地ま
で、順次インクリメントしながら、被測定信号をメモリ
セルに書き込むと、被測定信号（Ｃ）と、被測定信号
（Ｄ）の周期は、それぞれ(4) から(5) の期間と、(6)
から(7) の期間であって、2 つの波形の位相差は、(4)
から(6) となる。
【００６７】図１１において、アドレスＮとは、２つの
被測定信号のうち、先に、前のアドレスのデータが '
０’で次のデータが '１’となったアドレスをＮ番地と
し、その被測定信号において、次に、前のデータ '０’
で次のデータが '１’となったアドレスをＭ番地とす
る。また、データ１とは、被測定信号（Ｃ）が書き込ま
れた結果であり、データ２とは、被測定信号（Ｄ）が書
き込まれた結果である。
被測定信号のうち、先に、前のアドレスのデータが '
０’で次のデータが '１’となったアドレスをＮ番地と
し、その被測定信号において、次に、前のデータ '０’
で次のデータが '１’となったアドレスをＭ番地とす
る。また、データ１とは、被測定信号（Ｃ）が書き込ま
れた結果であり、データ２とは、被測定信号（Ｄ）が書
き込まれた結果である。
【００６８】次に、メモリテスタによって読み出す方法
について、図１２において、異なる位相の信号の読み出
し時のタイミングを説明し、図１３において、異なる位
相の信号の読み出し時のアドレスとデータを説明する。
第１実施例の場合と同様の測定方法を用いることによっ
て、図１２に示すように、各Ｉ／Ｏピンごとに、各アド
レスごとのデータが出力される。このとき、メモリテス
タでは、各Ｉ／Ｏピンごとに、ＰＡＳＳとＦＡＩＬの判
定を行う機能を有していて、各Ｉ／Ｏごとの、ＰＡＳＳ
からＦＡＩＬへ変化するアドレスの抽出が可能である。
このような変化に対応するアドレスは、図１３に示すよ
うに、Ｉ／Ｏ３−１すなわち波形（Ｃ）ではアドレスＮ
とアドレスＭであり、Ｉ／Ｏ３−２すなわち波形（Ｄ）
ではアドレス（Ｎ＋１）とアドレス（Ｍ＋１）である。
について、図１２において、異なる位相の信号の読み出
し時のタイミングを説明し、図１３において、異なる位
相の信号の読み出し時のアドレスとデータを説明する。
第１実施例の場合と同様の測定方法を用いることによっ
て、図１２に示すように、各Ｉ／Ｏピンごとに、各アド
レスごとのデータが出力される。このとき、メモリテス
タでは、各Ｉ／Ｏピンごとに、ＰＡＳＳとＦＡＩＬの判
定を行う機能を有していて、各Ｉ／Ｏごとの、ＰＡＳＳ
からＦＡＩＬへ変化するアドレスの抽出が可能である。
このような変化に対応するアドレスは、図１３に示すよ
うに、Ｉ／Ｏ３−１すなわち波形（Ｃ）ではアドレスＮ
とアドレスＭであり、Ｉ／Ｏ３−２すなわち波形（Ｄ）
ではアドレス（Ｎ＋１）とアドレス（Ｍ＋１）である。
【００６９】従って、図１３の例では、２つの信号の間
の位相差は、 ｛（Ｎ＋１）−Ｎ｝×（書き込みを行ったサイクル時間） ＝書き込みを行ったサイクル時間 …（３） となり、測定誤差は、書き込みを行ったサイクル時間と
なる。
の位相差は、 ｛（Ｎ＋１）−Ｎ｝×（書き込みを行ったサイクル時間） ＝書き込みを行ったサイクル時間 …（３） となり、測定誤差は、書き込みを行ったサイクル時間と
なる。
【００７０】このように、この例のメモリ装置及びメモ
リ装置の試験方法によれば、２つの内部信号を有するメ
モリ装置の場合に、両内部信号間の位相差を簡易に測定
することができる。
リ装置の試験方法によれば、２つの内部信号を有するメ
モリ装置の場合に、両内部信号間の位相差を簡易に測定
することができる。
【００７１】次に第３実施例として、多ビットメモリ装
置の場合に、異なる周期をもつ複数の内部信号に対し
て、それぞれの周期の測定が可能なメモリ装置及びメモ
リ装置の試験方法について説明する。 ◇第３実施例 図１４は、この発明の第３実施例のメモリ装置におけ
る、異なる周期の信号の書き込み時のタイミングを示す
図、図１５は、本実施例のメモリ装置における、異なる
周期の信号の書き込み時のアドレスとデータとを示す
図、図１６は、本実施例のメモリ装置における、異なる
周期の信号の読み出し時のタイミングを示す図、図１７
は、本実施例のメモリ装置における、異なる周期の信号
の読み出し時のアドレスとデータとを示す図である。
置の場合に、異なる周期をもつ複数の内部信号に対し
て、それぞれの周期の測定が可能なメモリ装置及びメモ
リ装置の試験方法について説明する。 ◇第３実施例 図１４は、この発明の第３実施例のメモリ装置におけ
る、異なる周期の信号の書き込み時のタイミングを示す
図、図１５は、本実施例のメモリ装置における、異なる
周期の信号の書き込み時のアドレスとデータとを示す
図、図１６は、本実施例のメモリ装置における、異なる
周期の信号の読み出し時のタイミングを示す図、図１７
は、本実施例のメモリ装置における、異なる周期の信号
の読み出し時のアドレスとデータとを示す図である。
【００７２】この例の回路構成は、第２実施例の場合と
同様である。第２実施例の場合と同様の書き込みを行う
場合について、図１４において、異なる周期の信号の書
き込み時のタイミングを説明し、図１５において、異な
る周期の信号の書き込み時のアドレスとデータとを説明
する。第２実施例と同様の測定方法を用いることによっ
て、図１４に示すように、被測定信号（Ｅ）と被測定信
号（Ｆ）の周期は、それぞれ(4) から(5) の期間、及び
(6) から(7) の期間である。図１５において、２つの被
測定信号のうち、位相が進んだ被測定信号（Ｅ）につい
て、先に前のアドレスのデータが '０’で次のデータが
'１’となったアドレスをＮ番地とし、被測定信号
（Ｅ）が、次に前のアドレスのデータが '０’で次のデ
ータが '１’となったアドレスをＭ番地とする。また、
データ１とは、被測定信号（Ｅ）が書き込まれ結果であ
り、データ２とは、被測定信号（Ｆ）が書き込まれた結
果である。
同様である。第２実施例の場合と同様の書き込みを行う
場合について、図１４において、異なる周期の信号の書
き込み時のタイミングを説明し、図１５において、異な
る周期の信号の書き込み時のアドレスとデータとを説明
する。第２実施例と同様の測定方法を用いることによっ
て、図１４に示すように、被測定信号（Ｅ）と被測定信
号（Ｆ）の周期は、それぞれ(4) から(5) の期間、及び
(6) から(7) の期間である。図１５において、２つの被
測定信号のうち、位相が進んだ被測定信号（Ｅ）につい
て、先に前のアドレスのデータが '０’で次のデータが
'１’となったアドレスをＮ番地とし、被測定信号
（Ｅ）が、次に前のアドレスのデータが '０’で次のデ
ータが '１’となったアドレスをＭ番地とする。また、
データ１とは、被測定信号（Ｅ）が書き込まれ結果であ
り、データ２とは、被測定信号（Ｆ）が書き込まれた結
果である。
【００７３】次に、メモリテスタによって読み出す方法
について、図１６において、異なる周期の信号の読み出
し時のタイミングを説明し、図１７において、異なる周
期の信号の読み出し時のアドレスとデータとを説明す
る。第２実施例と同様の測定方法を用いることによっ
て、図１６に示すように、各Ｉ／Ｏピンごとに各アドレ
スごとのデータが出力される。このとき、メモリテスタ
には、各Ｉ／Ｏピンごとに、ＰＡＳＳ，ＦＡＩＬの判定
を行う機能を有しているので、各Ｉ／ＯピンごとのＰＡ
ＳＳからＦＡＩＬに変化するアドレスの抽出が可能にな
る。
について、図１６において、異なる周期の信号の読み出
し時のタイミングを説明し、図１７において、異なる周
期の信号の読み出し時のアドレスとデータとを説明す
る。第２実施例と同様の測定方法を用いることによっ
て、図１６に示すように、各Ｉ／Ｏピンごとに各アドレ
スごとのデータが出力される。このとき、メモリテスタ
には、各Ｉ／Ｏピンごとに、ＰＡＳＳ，ＦＡＩＬの判定
を行う機能を有しているので、各Ｉ／ＯピンごとのＰＡ
ＳＳからＦＡＩＬに変化するアドレスの抽出が可能にな
る。
【００７４】図１７の例では、ＰＡＳＳからＦＡＩＬに
変化するアドレスは、Ｉ／Ｏ３−１のデータ、すなわち
波形（Ｅ）では、アドレスＮとアドレスＭであり、Ｉ／
Ｏ３−２のデータ、すなわち波形（Ｆ）では、アドレス
（Ｎ＋１）とアドレス（Ｍ＋２）である。従って、被測
定信号（Ｅ）の周期は、（Ｍ−Ｎ）×（書き込みを行っ
たサイクル時間）であり、被測定信号（Ｆ）の周期は、
（Ｍ−Ｎ＋１）×（書き込みを行ったサイクル時間）と
なる。なお、この場合、それぞれの信号の周期測定誤差
は、書き込みを行ったサイクル時間となる。
変化するアドレスは、Ｉ／Ｏ３−１のデータ、すなわち
波形（Ｅ）では、アドレスＮとアドレスＭであり、Ｉ／
Ｏ３−２のデータ、すなわち波形（Ｆ）では、アドレス
（Ｎ＋１）とアドレス（Ｍ＋２）である。従って、被測
定信号（Ｅ）の周期は、（Ｍ−Ｎ）×（書き込みを行っ
たサイクル時間）であり、被測定信号（Ｆ）の周期は、
（Ｍ−Ｎ＋１）×（書き込みを行ったサイクル時間）と
なる。なお、この場合、それぞれの信号の周期測定誤差
は、書き込みを行ったサイクル時間となる。
【００７５】このように、この例のメモリ装置及びメモ
リ装置の試験方法によれば、２つの内部信号を有するメ
モリ装置の場合に、両内部信号の周期を簡易に測定する
ことができる。
リ装置の試験方法によれば、２つの内部信号を有するメ
モリ装置の場合に、両内部信号の周期を簡易に測定する
ことができる。
【００７６】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、内部信号
間の位相差の測定は、特定の２つの内部信号間の位相差
に限らず、任意の複数の内部信号のうちの、任意の２つ
の内部信号間の位相差についても同様に行うことができ
る。また、２つの内部信号の周期の測定は、任意の複数
の内部信号のうちの、任意の２つの内部信号について行
うことができる。２つの内部信号の位相差または周期の
測定は、Ｉ／Ｏピン３−１，３−２からの入力経路を利
用して測定する場合に限らず、ｎ個のＩ／Ｏピンからの
入力経路のうちの任意の２つの入力経路を利用して、こ
れに内部信号用バッファを接続して、そのＩ／Ｏピンに
対応するアドレスを抽出することによって行ってもよ
い。さらに、一または複数の内部信号の位相を、アドレ
スを基準として測定することもできる。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、内部信号
間の位相差の測定は、特定の２つの内部信号間の位相差
に限らず、任意の複数の内部信号のうちの、任意の２つ
の内部信号間の位相差についても同様に行うことができ
る。また、２つの内部信号の周期の測定は、任意の複数
の内部信号のうちの、任意の２つの内部信号について行
うことができる。２つの内部信号の位相差または周期の
測定は、Ｉ／Ｏピン３−１，３−２からの入力経路を利
用して測定する場合に限らず、ｎ個のＩ／Ｏピンからの
入力経路のうちの任意の２つの入力経路を利用して、こ
れに内部信号用バッファを接続して、そのＩ／Ｏピンに
対応するアドレスを抽出することによって行ってもよ
い。さらに、一または複数の内部信号の位相を、アドレ
スを基準として測定することもできる。
【００７７】本発明のメモリ装置は、半導体記憶装置に
限るものではなく、本発明は、外部信号に非同期で一定
周期の内部信号を発生するいかなる種類の記憶装置にも
適用できるものである。さらに、内部信号は必ずしも一
定周期でない場合でも、適用可能である。また、本発明
のメモリ装置の試験方法は、メモリ装置の場合に限定さ
れるものではなく、メモリ回路を含む他の装置、例えば
マイコン等のＬＳＩ（Large Scale Integrated Circui
t）の場合にも適用できるものであることはいうまでも
ない。
限るものではなく、本発明は、外部信号に非同期で一定
周期の内部信号を発生するいかなる種類の記憶装置にも
適用できるものである。さらに、内部信号は必ずしも一
定周期でない場合でも、適用可能である。また、本発明
のメモリ装置の試験方法は、メモリ装置の場合に限定さ
れるものではなく、メモリ回路を含む他の装置、例えば
マイコン等のＬＳＩ（Large Scale Integrated Circui
t）の場合にも適用できるものであることはいうまでも
ない。
【００７８】
【発明の効果】以上説明したように、本発明のメモリ装
置及びメモリ装置の試験方法によれば、外部からの信号
に非同期で一定周期の、一又は複数の内部信号を発生す
る手段を備えたメモリ装置において、内部信号を一定サ
イクル時間で変化するアドレスによってメモリに読み込
んだのち外部に読み出し、読み出しデータにおける変化
点をアドレス値とサイクル時間とによって時間に換算す
ることによって、内部信号の周期や位相差等を測定する
ようにしたので、オシロスコープ等の波形測定器を使用
することなしに、内部信号の周期や位相差等を簡易に測
定することが可能になり、従って、メモリ装置の量産時
等に適用することによって、生産性の向上を図ることが
できるとともに、内部信号発生回路における内部信号周
期の調整が容易になるので、製品の歩留り改善，信頼性
の向上に寄与するところが大きい。
置及びメモリ装置の試験方法によれば、外部からの信号
に非同期で一定周期の、一又は複数の内部信号を発生す
る手段を備えたメモリ装置において、内部信号を一定サ
イクル時間で変化するアドレスによってメモリに読み込
んだのち外部に読み出し、読み出しデータにおける変化
点をアドレス値とサイクル時間とによって時間に換算す
ることによって、内部信号の周期や位相差等を測定する
ようにしたので、オシロスコープ等の波形測定器を使用
することなしに、内部信号の周期や位相差等を簡易に測
定することが可能になり、従って、メモリ装置の量産時
等に適用することによって、生産性の向上を図ることが
できるとともに、内部信号発生回路における内部信号周
期の調整が容易になるので、製品の歩留り改善，信頼性
の向上に寄与するところが大きい。
【図１】本発明の第１実施例であるメモリ装置の構成を
示すブロック図である。
示すブロック図である。
【図２】同実施例のメモリ装置における、書き込み時の
各部信号のタイミングを示す図である。
各部信号のタイミングを示す図である。
【図３】同実施例のメモリ装置における、書き込み時の
アドレスとデータを示す図である。
アドレスとデータを示す図である。
【図４】同実施例のメモリ装置における、読み出し時の
各部信号のタイミングを示す図である。
各部信号のタイミングを示す図である。
【図５】同実施例のメモリ装置における、読み出し時の
アドレスとデータを示す図である。
アドレスとデータを示す図である。
【図６】同実施例のメモリ装置における、データが変化
したときの書き込み条件を示す図である。
したときの書き込み条件を示す図である。
【図７】同本実施例のメモリ装置における、測定時の測
定精度を示す図である。
定精度を示す図である。
【図８】同実施例のメモリ装置における、測定時の測定
限界を示す図である。
限界を示す図である。
【図９】本発明の第２実施例であるメモリ装置の構成を
示すブロック図である。
示すブロック図である。
【図１０】同実施例のメモリ装置における、異なる位相
の信号の書き込み時のタイミングを示す図である。
の信号の書き込み時のタイミングを示す図である。
【図１１】同実施例のメモリ装置における、異なる位相
の信号の書き込み時のアドレスとデータとを示す図であ
る。
の信号の書き込み時のアドレスとデータとを示す図であ
る。
【図１２】同実施例のメモリ装置における、異なる位相
の信号の読み出し時のタイミングを示す図である。
の信号の読み出し時のタイミングを示す図である。
【図１３】同実施例のメモリ装置における、異なる位相
の信号の読み出し時のアドレスとデータとを示す図であ
る。
の信号の読み出し時のアドレスとデータとを示す図であ
る。
【図１４】本発明の第３実施例のメモリ装置における、
異なる周期の信号の書き込み時のタイミングを示す図で
ある。
異なる周期の信号の書き込み時のタイミングを示す図で
ある。
【図１５】同実施例のメモリ装置における、異なる周期
の信号の書き込み時のアドレスとデータとを示す図であ
る。
の信号の書き込み時のアドレスとデータとを示す図であ
る。
【図１６】同実施例のメモリ装置における、異なる周期
の信号の読み出し時のタイミングを示す図である。
の信号の読み出し時のタイミングを示す図である。
【図１７】同実施例のメモリ装置における、異なる周期
の信号の読み出し時のアドレスとデータとを示す図であ
る。
の信号の読み出し時のアドレスとデータとを示す図であ
る。
【図１８】従来のメモリ装置の構成例を示す図である。
【図１９】従来のメモリ装置とテスト回路の構成と機能
とを示す図である。
とを示す図である。
１ ワード選択用アドレスピン群
２ ディジット選択用アドレスピン群
３ Ｉ／Ｏピン群
３−１，３−２，…，３−ｎ Ｉ／Ｏピン
４ ／ＣＳピン
５ ／ＷＥピン
６ ／ＯＥピン
７ エントリピン
９ アンド回路
１０ アンド回路
１１ アンド回路
１２ ロウアドレスバッファ部
１３ ロウデコーダ部
１４ カラムアドレスバッファ部
１５ カラムデコーダ部
１６ メモリセルアレイ部（メモリ手段）
１７，１７−１，１７−２，１７−ｎ データ入力
バッファ １８，１８Ａ 入力コントロール部 １９ ライトアンプ回路部 ２０ センスアンプ回路部 ２１，２１Ａ 出力コントロール部 ２２，２２−１，２２−２ 内部信号発生回路部
（内部信号発生手段） ２３ エントリ回路部（エントリ回路手段） ２５ アンド回路 ２６ アンド回路（ゲート手段） ２７ インバータ ２８，２８−１，２８−２ 内部信号用バッファ
（バッファ手段）
バッファ １８，１８Ａ 入力コントロール部 １９ ライトアンプ回路部 ２０ センスアンプ回路部 ２１，２１Ａ 出力コントロール部 ２２，２２−１，２２−２ 内部信号発生回路部
（内部信号発生手段） ２３ エントリ回路部（エントリ回路手段） ２５ アンド回路 ２６ アンド回路（ゲート手段） ２７ インバータ ２８，２８−１，２８−２ 内部信号用バッファ
（バッファ手段）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA08 AB01 AD07 AK07 AK13
AL11 AL16
5L106 AA01 AA15 DD11 EE06 FF04
GG03
5M024 AA91 BB03 BB22 BB27 BB30
BB36 DD32 DD85 DD88 DD90
DD92 EE05 EE22 EE29 MM04
MM06 MM07 PP01 PP02 PP07
PP10
Claims (9)
- 【請求項１】 外部からの信号に非同期で一定周期の内
部信号を出力する内部信号発生手段を備えたメモリ装置
において、 エントリ情報の入力時、メモリ装置がテストを行うべき
条件を満たしていることを判別したことによって出力を
発生するエントリ回路手段と、 前記エントリ回路手段の出力が発生し、かつ前記メモリ
装置のメモリ手段が書き込みを許容されている状態のと
き、出力を発生するゲート手段と、 前記ゲート手段の出力によって活性化されたとき、前記
内部信号を前記メモリ手段のデータ書き込み入力に結合
するバッファ手段とを備えたことを特徴とするメモリ装
置。 - 【請求項２】 外部からの信号に非同期で一定周期の内
部信号を出力する複数の内部信号発生手段を備えた多ビ
ットメモリ装置において、 エントリ情報の入力時、メモリ装置がテストを行うべき
条件を満たしていることを判別したことによって出力を
発生するエントリ回路手段と、 前記エントリ回路手段の出力が発生し、かつ前記メモリ
装置のメモリ手段が書き込みを許容されている状態のと
き、出力を発生するゲート手段と、 前記ゲート手段の出力によって活性化されたとき、前記
複数の内部信号を前記メモリ手段におけるビット数に対
応する複数のデータ書き込み入力中の任意の入力にそれ
ぞれ結合する複数のバッファ手段とを備えたことを特徴
とするメモリ装置。 - 【請求項３】 外部からの信号に非同期で一定周期の内
部信号を出力する内部信号発生手段を備えたメモリ装置
において、 エントリ情報が入力されたとき、前記メモリ装置がテス
トを行うべき条件を満たしていることを判別してエント
リ回路手段が出力を発生し、該エントリ回路手段の出力
が発生し、かつ前記メモリ装置のメモリ手段が書き込み
を許容されている状態のとき、ゲート手段が出力を発生
してバッファ手段を活性化することによって、該バッフ
ァ手段を介して前記内部信号を前記メモリ手段のデータ
書き込み入力に結合して前記メモリ手段に書き込んだの
ち、該メモリ手段から書き込まれたデータを外部に読み
出して該データの変化点を検出することによって、前記
内部信号に関する測定を行うことを特徴とするメモリ装
置の試験方法。 - 【請求項４】 前記内部信号に関する測定が、該内部信
号の周期であることを特徴とする請求項３記載のメモリ
装置の試験方法。 - 【請求項５】 外部からの信号に非同期で一定周期の内
部信号を出力する複数の内部信号発生手段を備えた多ビ
ットメモリ装置において、 エントリ情報が入力されたとき、前記メモリ装置がテス
トを行うべき条件を満たしていることを判別してエント
リ回路手段が出力を発生し、該エントリ回路手段の出力
が発生し、かつ前記メモリ装置のメモリ手段が書き込み
を許容されている状態のとき、ゲート手段が出力を発生
して前記各内部信号発生手段に対応するそれぞれのバッ
ファ手段を活性化することによって、該各バッファ手段
を介して前記複数の内部信号を前記メモリ手段のビット
数に対応する複数のデータ書き込み入力中の任意の入力
にそれぞれ結合して前記メモリ手段に書き込んだのち、
該メモリ手段から書き込まれた複数のデータを外部に読
み出してそれぞれのデータの変化点を検出することによ
って、前記複数の内部信号に関する測定を行うことを特
徴とするメモリ装置の試験方法。 - 【請求項６】 前記内部信号に関する測定が、前記メモ
リ装置が有する複数の内部信号発生手段からのそれぞれ
の内部信号の周期であることを特徴とする請求項５記載
のメモリ装置の試験方法。 - 【請求項７】 前記内部信号の周期が、前記メモリ手段
から書き込まれたデータを読み出して該データにおける
隣接する二つの変化点を検出して、該両変化点に対応す
るアドレスの差と書き込みサイクル時間との積によって
両変化点間の時間を求めることによって測定されること
を特徴とする請求項４又は６記載のメモリ装置の試験方
法。 - 【請求項８】 前記内部信号に関する測定が、前記メモ
リ装置が有する二つの内部信号発生手段からのそれぞれ
の内部信号間の位相差であることを特徴とする請求項５
記載のメモリ装置の試験方法。 - 【請求項９】 前記二つの内部信号間の位相差が、前記
メモリ手段から書き込まれた二つのデータを読み出して
該両データの変化点を検出して、該両変化点に対応する
アドレスの差と書き込みサイクル時間との積によって両
変化点間の時間を求めることによって測定されることを
特徴とする請求項８記載のメモリ装置の試験方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002093211A JP3838932B2 (ja) | 2002-03-28 | 2002-03-28 | メモリ装置及びメモリ装置の試験方法 |
| KR10-2003-0018835A KR100481243B1 (ko) | 2002-03-28 | 2003-03-26 | 메모리 장치의 시험 방법 |
| TW092106864A TW588373B (en) | 2002-03-28 | 2003-03-27 | Method of testing memory device |
| US10/402,181 US7360128B2 (en) | 2002-03-28 | 2003-03-27 | Method of testing memory device |
| DE10314225A DE10314225A1 (de) | 2002-03-28 | 2003-03-28 | Verfahren zum Testen einer Speichervorrichtung |
| CNB031084052A CN1238858C (zh) | 2002-03-28 | 2003-03-28 | 测试存储设备的方法 |
| US11/940,678 US20080137456A1 (en) | 2002-03-28 | 2007-11-15 | Method of testing memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002093211A JP3838932B2 (ja) | 2002-03-28 | 2002-03-28 | メモリ装置及びメモリ装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297096A true JP2003297096A (ja) | 2003-10-17 |
| JP3838932B2 JP3838932B2 (ja) | 2006-10-25 |
Family
ID=28449650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002093211A Expired - Fee Related JP3838932B2 (ja) | 2002-03-28 | 2002-03-28 | メモリ装置及びメモリ装置の試験方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7360128B2 (ja) |
| JP (1) | JP3838932B2 (ja) |
| KR (1) | KR100481243B1 (ja) |
| CN (1) | CN1238858C (ja) |
| DE (1) | DE10314225A1 (ja) |
| TW (1) | TW588373B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641953B1 (ko) * | 2004-06-29 | 2006-11-02 | 주식회사 하이닉스반도체 | 내부신호 측정장치 및 그 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3838932B2 (ja) * | 2002-03-28 | 2006-10-25 | Ｎｅｃエレクトロニクス株式会社 | メモリ装置及びメモリ装置の試験方法 |
| WO2007055068A1 (ja) | 2005-11-14 | 2007-05-18 | Mitsubishi Electric Corporation | メモリ診断装置 |
| JP2010182344A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、及びＳＲＡＭのテスト方法 |
| KR20150090486A (ko) * | 2014-01-29 | 2015-08-06 | 에스케이하이닉스 주식회사 | 반도체 테스트 장치 |
| CN115902595B (zh) * | 2023-02-20 | 2023-07-14 | 之江实验室 | 一种芯片测试系统以及芯片测试方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979734A (en) * | 1975-06-16 | 1976-09-07 | International Business Machines Corporation | Multiple element charge storage memory cell |
| FR2460526A1 (fr) * | 1979-06-29 | 1981-01-23 | Ibm France | Procede de mesure du temps d'acces d'adresse de memoires mettant en oeuvre la technique de recirculation des donnees, et testeur en resultant |
| JPS59207095A (ja) * | 1983-05-09 | 1984-11-24 | Nec Corp | 擬似スタテイツク・メモリの試験方法 |
| JP2684365B2 (ja) * | 1987-04-24 | 1997-12-03 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH02246151A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式 |
| US5831918A (en) * | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| JP3260583B2 (ja) * | 1995-04-04 | 2002-02-25 | 株式会社東芝 | ダイナミック型半導体メモリおよびそのテスト方法 |
| US5661729A (en) * | 1995-04-28 | 1997-08-26 | Song Corporation | Semiconductor memory having built-in self-test circuit |
| US6567337B1 (en) * | 2000-06-30 | 2003-05-20 | Intel Corporation | Pulsed circuit topology to perform a memory array write operation |
| JP3838932B2 (ja) * | 2002-03-28 | 2006-10-25 | Ｎｅｃエレクトロニクス株式会社 | メモリ装置及びメモリ装置の試験方法 |
-
2002
- 2002-03-28 JP JP2002093211A patent/JP3838932B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-26 KR KR10-2003-0018835A patent/KR100481243B1/ko not_active IP Right Cessation
- 2003-03-27 US US10/402,181 patent/US7360128B2/en not_active Expired - Fee Related
- 2003-03-27 TW TW092106864A patent/TW588373B/zh not_active IP Right Cessation
- 2003-03-28 CN CNB031084052A patent/CN1238858C/zh not_active Expired - Fee Related
- 2003-03-28 DE DE10314225A patent/DE10314225A1/de not_active Withdrawn
-
2007
- 2007-11-15 US US11/940,678 patent/US20080137456A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641953B1 (ko) * | 2004-06-29 | 2006-11-02 | 주식회사 하이닉스반도체 | 내부신호 측정장치 및 그 방법 |
| US7310753B2 (en) | 2004-06-29 | 2007-12-18 | Hynix Semiconductor Inc. | Internal signal test device and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080137456A1 (en) | 2008-06-12 |
| CN1238858C (zh) | 2006-01-25 |
| KR100481243B1 (ko) | 2005-05-17 |
| CN1448957A (zh) | 2003-10-15 |
| KR20030078688A (ko) | 2003-10-08 |
| JP3838932B2 (ja) | 2006-10-25 |
| US7360128B2 (en) | 2008-04-15 |
| TW588373B (en) | 2004-05-21 |
| DE10314225A1 (de) | 2003-10-30 |
| TW200306581A (en) | 2003-11-16 |
| US20030188236A1 (en) | 2003-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950004621B1 (ko) | 다이나믹 ram | |
| KR100926621B1 (ko) | 집적 회로, 집적 회로의 테스트 방법 및 집적 회로의테스트 결과 생성 방법 | |
| US6816422B2 (en) | Semiconductor memory device having multi-bit testing function | |
| TWI255462B (en) | Method for measuring offset voltage of sense amplifier and semiconductor memory device employing the method | |
| US8040751B2 (en) | Semiconductor memory device | |
| US7362634B2 (en) | Built-in system and method for testing integrated circuit timing parameters | |
| JP5665263B2 (ja) | 半導体記憶装置、及び該半導体記憶装置のテスト方法 | |
| JP2002042498A (ja) | 半導体記憶装置、補助装置および試験装置 | |
| JP2001076500A (ja) | 半導体記憶装置 | |
| JP2002074988A (ja) | 半導体装置および半導体装置のテスト方法 | |
| JP3708641B2 (ja) | 半導体メモリ装置のテスト方法 | |
| US6671836B1 (en) | Method and apparatus for testing memory | |
| US20080137456A1 (en) | Method of testing memory device | |
| JP2004055030A (ja) | 半導体回路装置 | |
| US6804141B1 (en) | Dynamic reference voltage calibration integrated FeRAMS | |
| JP2004046927A (ja) | 半導体記憶装置 | |
| US7310753B2 (en) | Internal signal test device and method thereof | |
| KR20010099733A (ko) | 반도체 기억장치 | |
| JP3705759B2 (ja) | 同期式半導体記憶装置 | |
| US20230408554A1 (en) | Test devices and systems that utilize efficient test algorithms to evaluate devices under test | |
| JP2003203497A (ja) | 半導体記憶装置 | |
| JP3165131B2 (ja) | 半導体集積回路のテスト方法及びテスト回路 | |
| JP2014038680A (ja) | 半導体装置 | |
| JP2002237199A (ja) | 半導体記憶装置 | |
| JPH1166889A (ja) | 高速試験機能つきメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060131 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060222 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060403 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060704 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060801 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |