KR100481243B1 - 메모리 장치의 시험 방법 - Google Patents

메모리 장치의 시험 방법 Download PDF

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Abstract

본 발명은 메모리 장치의 내부 신호 발생 회로부로부터의 피측정 신호의 주기를 파형 측정기를 사용하지 않고 측정 가능하게 하기 위한 것으로서, 본 발명에 개시되는 메모리 장치는 외부로부터의 신호에 비동기로 일정 주기의 내부 신호를 출력하는 내부 신호 발생 회로부(22)를 구비한 메모리 장치에 있어서, 엔트리 정보의 입력시, 메모리 장치가 테스트를 행하기 위한 조건을 만족시키고 있는지를 판별함에 의해 출력을 발생하는 엔트리 회로 수단과, 엔트리 회로 수단의 출력이 발생하며 또한 메모리 장치의 메모리 셀 어레이부가 기록 인에이블 상태인 때, 출력을 발생하는 AND 회로와, 상기 AND 회로의 출력에 의해 활성화 된 때. 내부 신호를 메모리 셀 어레이부의 데이터 기록 입력에 결합하는 내부 신호용 버퍼를 구비한다.

Description

메모리 장치의 시험 방법{METHOD OF TESTING MEMORY DEVICE}
발명이 속하는 기술 분야
본 발명은 디바이스의 내부에, 외부로부터의 신호에 비동기로 일정 주기의 내부 신호를 발생하는 회로를 구비한 반도체 기억 장치 등의 메모리 장치, 및 이 종류의 메모리 장치의 시험 방법에 관한 것이다.
종래기술
DRAM(Dynamic Random Access Memory) 프로세스의 휘발성 메모리 셀을 사용한 디바이스에서는 셀 홀드에 기인한 데이터 파괴를 방지하기 위해, 리프레시 동작을 필요로 하지만, 제품에 따라서는 외부로부터의 리프레시 제어를 필요로 하지 않고, 디바이스 내부에서 자동적으로 리프레시 제어를 행하는 것이 있다.
이와 같은 메모리 장치에 있어서는 보통, 디바이스 내부에 일정 주기의 신호(내부 신호)를 발생하는 회로를 구비하고 있고, 이 내부 신호의 주기를 기초로 메모리 셀의 리프레시 동작을 제어하도록 하고 있다.
이와 같은 메모리 장치의 내부 신호의 주기는 디바이스의 여러 특성 및 회로 마진을 좌우하는 크리티컬한 신호로서 사용되고 있는 경우도 많고, 이와 같은 경우에는 보통, 내부 신호의 파형을 테스트 모드 등에서 외부로 출력하여 평가 해석 등에 사용하고 있다.
종래, 이와 같은 메모리 장치의 내부 신호의 주기의 측정을 행하는 경우에는 메모리 장치 내의 테스트 회로부를 이용하여 메모리의 외부 측정용 핀에 내부 회로로부터의 피측정 신호를 출력하고, 이것에 오실로스코프 등의 파형 측정기를 접속하고 주기의 측정을 행하고 있다.
그리고, 이 경우의 메모리 장치 내의 테스트 회로부는 메모리 장치의 구성에 대해 추가한 엔트리 회로부 및 스위치(SW) 회로에 의해 구성되어 있다.
도 18은 종래의 메모리 장치의 구성예를 도시한 것으로, 설명을 간단하게 하기 위해, 리프레시를 위한 회로 부분을 생략한, SRAM(Static Random Access Memory)으로서의 회로 구성을 예시하고 있다.
종래의 메모리 장치는 도 18에 도시한 바와 같이 워드 선택용 어드레스 핀군(1)과, 디지트 선택용 어드레스 핀군(2)과, I/0 핀군(3)과, /CS 핀(4)과, /WE 핀(5)과, /OE 핀(6)과, 엔트리 핀(7)과, 측정 핀(8)과, AND 회로(9)와, AND 회로(10)와, AND 회로(11)와, 로우 어드레스 버퍼부(12)와, 로우 디코더부(13)와, 칼럼 어드레스 버퍼부(14)와, 칼럼 디코더부(15)와, 메모리 셀 어레이부(16)와, 데이터 입력(DIN) 버퍼(17)와, 입력 컨트롤부(18)와, 라이트 앰프 회로부(19)와, 센스 앰프 회로부(20)와, 출력 컨트롤부(21)와, 내부 신호 발생 회로부(22)와, 엔트리 회로부(23)와, 스위치(SW) 회로(24)로 개략 구성된다.
이들 중에서, 엔트리 핀(7), 측정 핀(8), 내부 신호 발생 회로부(22), 엔트리 회로부(23), 스위치 회로(24)는 테스트 회로부(100)를 형성하고 있다.
워드 선택용 어드레스 핀군(1), 디지트 선택용 어드레스 핀군(2), I/0 핀군(3), /CS 핀(4), /WE 핀(5), /CE 핀(6)은 SRAM의 외부 입출력 핀을 형성하고 있다.
워드 선택용 어드레스 핀군(1)은 복수 비트로 이루어지는 워드선 선택용 로우 어드레스 데이터를 입력한다. 디지트 선택용 어드레스 핀(2)은 복수 비트로 이루어지는 디지트선 선택용 칼럼 어드레스 데이터를 입력한다. I/0(데이터 입출력) 핀군(3)은 메모리 셀 어레이부(16)에 대한 기록 데이터를 입력하고, 메모리 셀 어레이부(16)로부터의 판독 데이터를 출력한다. /CS(칩 실렉트) 핀(4)은 메모리 장치의 각 부분을 동작 상태로 하기 위한 칩 실렉트 신호를 입력한다.
/WE(라이트 인에이블) 핀(5)은 메모리 셀 어레이부(16)에 대해, 데이터의 기록 동작과 판독 동작을 선택하기 위한 라이트 인에이블 신호를 입력한다. /OE(아웃풋 인에이블) 핀(6)은 판독 데이터를 출력하기 위한 출력 인에이블 신호를 입력한다. 엔트리 핀(7)은 테스트 회로를 활성화 하기 위한 엔트리 조건을 입력한다. 측정 핀(8)은 측정을 위해 내부 파형을 출력한다.
AND 회로(9)는 /CS 핀(4)의 입력과 /WE 핀(5)의 입력이 모두 로우(LOW) 레벨인 때, 하이(HIGH) 레벨의 출력을 발생하고, 그 이외인 때, 로우 레벨의 출력을 발생한다. AND 회로(10)는 /CS 핀(4)의 입력이 로우 레벨이고 /WE 핀(5)의 입력이 하이 레벨인 때, 하이 레벨의 출력을 발생하고, 그 이외인 때 로우 레벨의 출력을 발생한다. AND 회로(11)는 /0E 핀(6)의 입력이 로우 레벨이고, AND 회로(10)의 출력이 하이 레벨인 때, 하이 레벨의 출력을 발생하고, 그 이외인 때 로우 레벨의 출력을 발생한다.
로우 어드레스 버퍼부(12)는 워드 선택용 어드레스 핀군(1)으로부터의 로우 어드레스 데이터를 버퍼링한 출력을 발생한다. 로우 디코더부(13)는 복수 비트로 이루어지는 로우 어드레스 데이터를 디코드 하여 워드선을 선택한다. 칼럼 어드레스 버퍼부(14)는 디지트 선택용 어드레스 핀군(2)으로부터의 칼럼 어드레스 데이터를 버퍼링한 출력을 발생한다. 칼럼 디코더부(15)는 복수 비트로 이루어지는 칼럼 어드레스 데이터를 디코드 하여 디지트선을 선택한다.
메모리 셀 어레이부(16)는 워드선과 디지트선에 대응하여 매트릭스상으로 배열된 복수의 메모리 셀을 구비하고, 선택된 워드선과 디지트선의 교점에 있는 메모리 셀이 기록 또는 판독 가능한 상태로 된다.
데이터 입력 버퍼(17)는 AND 회로(9)의 출력이 하이 레벨인 때, I/0 핀군(3)으로부터의 입력 데이터를 버퍼링한 출력을 발생한다. 입력 컨트롤부(18)는 AND 회로(9)의 출력이 하이 레벨인 때, 데이터 입력 버퍼(17)로부터의 입력 데이터를 출력한다.
라이트 앰프 회로부(19)는 AND 회로(9)의 출력이 하이 레벨인 때, 입력 컨트롤부(18)로부터의 출력을 증폭하고, 선택된 디지트선에 출력한다. 센스 앰프 회로부(20)는 AND 회로(10)의 출력이 하이 레벨인 때, 디지트선으로부터 입력을 증폭하여 출력한다. 출력 컨트롤부(21)는 AND 회로(11)의 출력이 하이 레벨인 때, 센스 앰프 회로부(20)로부터의 입력을 I/0 핀군(3)으로 출력한다.
내부 신호 발생 회로부(22)는 외부로부터의 신호에 대해 비동기로, 일정 주기의 내부 신호를 발생한다. 여기서, 외부로부터의 신호란 메모리 장치에 대해 전원 이외에 외부로부터 입력되는 신호로서, 예를 들면, I/0 핀군, 어드레스 핀군, /CS 핀, /OE 핀, 엔트리 핀으로부터 입력되는 신호 등이 있다.
엔트리 회로부(23)는 엔트리 핀(7)으로부터의 입력 정보가 엔트리 조건을 만족시키고 있는지의 여부를 판단하고, 조건을 만족시킬 때, 하이 레벨의 출력을 발생한다. 스위치 회로(24)는 엔트리 회로부(23)의 출력이 하이 레벨인 때, 내부 신호 발생 회로부(22)로부터의 내부 신호를 측정 핀(8)으로 출력한다.
다음에, 도 18 및 도 19를 참조하여, 종래의 테스트 회로를 포함하는 메모리 장치의 구성과 기능을 설명한다.
이하에 있어서는 종래의 메모리 장치에 관하여 설명을 간단하게 하기 위해 리프레시를 위한 회로 부분을 생략한, SRAM으로서의 회로 구성과 회로 동작을 간단히 설명한다.
보통, SRAM은 외부 입출력 핀으로서, 어드레스 핀군(워드 선택용 어드레스 핀군(1), 디지트 선택용 어드레스 핀군(2))과, I/O 핀군(3)과, /CS 핀(4)과, /WE 핀(5)과, /OE 핀(6)을 구비하고 있다.
/CS 핀(4)의 입력이 하이 레벨인 때는 SRAM은 비선택 상태로서, 다른 핀이 어떠한 상태에 있더라도, 메모리 셀 어레이부(16)에 있어서의 메모리 셀에의 기록과 판독은 일절 행하여지지 않는다.
역으로, /CS 핀(4)의 입력이 로우 레벨인 때는 SRAM은 선택 상태에 있고, /WE 핀(5)의 입력이 하이 레벨인 때는 판독 상태로 되고, 이때 어드레스 핀군이 선택하고 있는 어드레스에 대응하는 메모리 셀로부터 데이터의 판독을 행한다. 또한, /WE 핀(5)의 입력이 로우 레벨인 때는 기록 상태로 되고, 이 때, 어드레스 핀군이 선택하고 있는 어드레스에 대응하는 메모리 셀에 대해 I/O 핀군(3)으로부터의 데이터의 기록을 행한다.
또한, 판독 상태에 있어서, /OE 핀(6)의 입력이 로우 레벨인 때만, 메모리 셀로부터의 판독 데이터가 I/0 핀군(3)으로부터 외부로 출력되고, /0E 핀(6)의 입력이 하이 레벨인 때는 I/0 핀군(3)으로부터 외부로의 출력은 하이 임피던스 상태이다.
보통, SRAM 장치에 있어서는 상술한 바와 같은 동작을 실현하기 위해, 이하와 같은 회로 구성을 취하고 있다.
우선, 어드레스의 선택에 관한 회로 블록에 관해 설명한다. 어드레스 핀군은 워드선의 선택을 행하기 위한 핀군(워드 선택용 어드레스 핀군(1))과, 디지트선의 선택을 행하기 위한 핀군(디지트 선택용 어드레스 핀군(1))으로 나뉘어진다. 워드 선택용 어드레스 핀군(1)은 로우 어드레스 버퍼부(12)를 통하여 로우 디코더부(13)에 접속되고, 로우 디코더부(13)는 메모리 셀 어레이부(16) 내의 워드선의 선택을 행한다. 또한, 디지트 선택용 어드레스 핀군(2)은 칼럼 어드레스 버퍼부(14)를 통하여 칼럼 디코더부(15)에 접속되고, 칼럼 디코더부(15)는 메모리 셀 어레이부(16) 내의 디지트선의 선택을 행한다.
다음에, 기록 동작에 관련되는 회로 블록에 관해 설명한다. I/O 핀군(3)은 데이터 입력 버퍼(17)의 입력과 접속되고, 데이터 입력 버퍼(17)의 출력은 입력 컨트롤부(18)의 입력에 접속되고. 또한, 입력 컨트롤부(18)의 출력은 라이트 앰프 회로부(19)의 입력에 접속되어 있다.
I/O 핀군(3)으로부터 입력된 데이터는 데이터 입력 버퍼(17) 및 입력 컨트롤부(18)를 통하여 라이트 앰프 회로부(19)로 전달되고, 라이트 앰프 회로부(19)에서 증폭된 데이터는 칼럼 어드레스에 응하여 선택된 디지트선상으로 출력된다. 이로써, 메모리 셀 어레이부(16) 내의 선택된 디지트선상에 접속되어 있는 메모리 셀 중, 워드선이 선택되어 있는 메모리 셀에 대해, 데이터의 기록이 행하여진다.
다음에, 판독 동작에 관련되는 회로 블록에 관해 설명한다. 센스 앰프 회로부(20)의 출력은 출력 컨트롤부(21)의 입력에 접속되고, 출력 컨트롤부(21)의 출력은 I/O 핀군(3)에 접속되어 있다. 이로써, 메모리 셀 어레이부(16) 내의 선택된 워드선상의 메모리 셀의 데이터는 디지트선으로 출력되고, 또한, 선택되어 있는 디지트선상의 데이터는 센스 앰프 회로부(20)로 전달되고, 센스 앰프 회로부(20)에서 증폭된 데이터는 출력 컨트롤부(31)를 통하여 I/O 핀군(3)으로부터 외부로 출력된다.
또한, 기록 상태와 판독 상태를 판별하기 위해, AND 회로(9)와 AND 회로(10)를 구비하고 있다. AND 회로(9)와 AND 회로(10)에는 /CS 핀(4)과 /WE 핀(5)으로부터의 신호가 접속되어 있고, 기록 상태시에는 AND 회로(9)의 출력(a)이 하이 레벨로 되고, 판독 상태시에는 AND 회로(10)의 출력(b)이 하이 레벨로 됨과 함께, 그 이외의 상태에서는 AND 회로(9), AND 회로(13)의 출력이 로우 레벨로 되도록 구성되어 있다.
또한, 판독 데이터를 외부로 출력하는 상태(DOUT 출력 상태)인지의 여부를 판별하기 위해, AND 회로(11)를 구비하고 있다. AND 회로(11)의 입력에는 어드레스 회로(10)의 출력(b)과 /OE 핀(6)으로부터의 신호가 접속되어 있고, AND 회로(11)의 출력은 DOUT 출력 상태시만 하이 레벨로 되고, 그 이외의 상태에서는 로우 레벨로 되도록 구성되어 있다.
AND 회로(9)의 출력(a)은 데이터 입력 버퍼(17)와 입력 컨트롤부(18)와 라이트 앰프 회로부(19)에 접속되어 있고, 출력(a)이 하이 레벨인 때, 즉, 기록 동작시에는 데이터 입력 버퍼(17)와 입력 컨트롤부(18)와 라이트 앰프 회로부(19)를 활성화 함과 함께, 선택되어 있는 디지트선과 라이트 앰프 회로부(19)를 접속 상태로 한다.
한편, AND 회로(11)의 출력(c)은 출력 컨트롤부(21)에 접속되어 있고, 출력(c)이 하이 레벨인 때, 즉, DOUT 출력 상태에서는 출력 컨트롤부(21)가 활성화 되지만, 그 이외의 상태에서는 출력 컨트롤부(21)가 비활성화 되도록 구성되어 있다. 또한, AND 회로(10)의 출력(b)은 센스 앰프 회로부(20)에 접속되어 있고, 판독 동작시에는 센스 앰프 회로부(20)를 활성화 함과 함께, 선택되어 있는 디지트선과 센스 앰프 회로부(20)를 접속 상태로 한다.
또한, /CS 핀(4)으로부터의 신호는 로우 어드레스 버퍼부(12)와 칼럼 어드레스 버퍼(14)에 접속되어 있고, SRAM이 비선택 상태시에는 로우 어드레스 버퍼부(12)와 칼럼 어드레스 버퍼(14)는 비활성화 되기 때문에, 워드선과 디지트선의 선택은 행하여지지 않는다.
테스트 회로부(100)는 테스트 회로를 활성화 하기 위한 지시(엔트리 정보)를 외부로부터 엔트리 회로부(23)로 입력하기 위한 엔트리 핀(7)을 구비하고 있다. 엔트리 회로부(23)는 엔트리 핀(7)으로부터의 입력 정보가 테스트 회로를 활성화 하기 위한 조건(엔트리 조건)을 만족시키고 있는지의 여부를 판단하는 회로부로서, 엔트리 회로부(23)는 엔트리 핀(7)으로의 입력이 엔트리 조건을 만족시킨 때에만 하이 레벨을 출력하고, 그 이외의 경우에는 로우 레벨을 출력한다.
후단의 회로는 엔트리 회로부(23)의 출력이 하이 레벨인 때, 테스트 회로가 활성화 된 상태(엔트리 상태)로 되고, 로우 레벨인 때는 테스트 회로가 비활성화 된 상태(비엔트리 상태)로 되는 것을 상정하여 구성되어 있다.
엔트리 회로부(23)의 출력(d)은 스위치 회로(24)에 접속되어 있고, 스위치 회로(24)의 출력의 제어를 행한다. 스위치 회로(24)의 입력은 내부 신호 발생 회로부(22)에 접속되어 있고, 스위치 회로(24)의 출력은 외부로부터의 피측정 신호를 측정하기 위한 측정 핀(8)에 접속되어 있다.
엔트리 회로부(23)의 출력(d)이 하이 레벨인 때, 즉, 엔트리 상태시에는 스위치 회로(24)는 내부 신호 발생 회로부(22)의 출력인 피측정 신호를 측정 핀(8)으로 출력한다. 한편, 보통 동작 상태시, 즉, 엔트리 회로부(23)의 출력(d)이 로우 레벨인 때는 스위치 회로(24)의 출력은 하이 임피던스 상태로 된다.
측정 핀(8)의 출력은 오실로스코프 등의 파형 측정기에 접속되고, 피측정 신호의 주기의 측정이 행하여진다.
종래, 내부 신호 발생 회로부(22)로부터의 피측정 신호의 주기 측정은 측정 핀(8)에 오실로스코프 등의 파형 측정기를 접속함에 의해 행해졌다. 그러나, 이와 같은 오실로스코프 등에 의한 측정 방법은 설계, 시험 제작 단계에 있어서의 평가 레벨에서의 판정에는 유효하지만, 양산 단계에서의 메모리 장치의 시험, 선별에 사용하는 것은 반드시 현실적은 아니고 실현 곤란하다.
또한, 내부 신호의 주기에는 제조 프로세스에 기인하는 편차가 있는데, 이들에 의해 장치의 설계 목표로부터 크게 벗어난 경우에는 제품인 메모리 장치 자체가 불량품으로 되는 일이 있을 수 있다. 그 때문에, 제품의 내부 신호의 주기가 설계 목표로부터 크게 벗어난 경우에 발생하는 메모리 장치의 이상을 미리 상정하고, 이와 같은 상태를 재현하는 방법으로 시험을 행할 필요가 있어서, 시험이 번잡하게 된다는 문제가 있다.
또한, 메모리 장치에 있어서, 외부로부터의 신호에 비동기로 동작하는 내부 신호의 측정을 메모리 장치의 시험을 행하기 위한 메모리 테스터를 사용하여 행하는 것은 곤란하다는 문제가 있다.
도 19는 메모리 테스터에 의한 출력 신호 파형의 변화 시간의 측정의 예로서, TAA(어드레스의 변화의 발생으로부터, 셀 데이터의 출력까지의 시간)의 측정 방법에 관해 설명하는 것이다.
메모리 장치의 판독 기록의 시험을 행하는 펑션 시험을 행할 때에, 판독 상태에 있어서의 어드레스의 변화 발생시를 스타트 시각(0S)으로 하여, 순차적으로, 스트로브 설정 시간(판정 시간)을 변화시켜 가면, 셀로부터의 데이터가 아직 출력되지 않는 타이밍까지는 메모리 테스터의 판정 결과는 FAIL이고, 셀로부터의 데이터가 출력된 후는 PASS로 된다.
이와 같이 메모리 테스터의 판정 결과가 FAIL로부터 PASS로 변화하는 시간에 의해 TAA를 측정할 수 있다.
그러나, 기능 시험에 의해 측정 가능한 신호는 메모리 테스터로부터 메모리 디바이스로 입력되는 신호의 변화(여기서는 어드레스의 변화)를 기준으로 하여, 일정 시간 내에 출력된 신호이고, 외부로부터의 신호에 비동기의 신호에 대해서는 메모리 테스터상에서의 측정의 기준이 되는 시간(0S)의 설정을 할 수 없기 때문에 시험을 행할 수가 없다.
또한, 스트로브 시간의 변경을 행하기 위해서는 전회의 측정시와 다음회의 측정시에서, 측정 시작 시간을 설정하기 위해 메모리 테스터로부터 디바이스로 입력되는 어드레스 변화의 패턴을 바꿀 필요가 있는데, 이것에 의해, 스트로브 시간의 변경 후에는 변경 전과는 완전히 다른 시간축에 의해 측정을 행하는 것으로 되기 때문에 단순하게 측정을 행할 수가 없다.
이와 같이 메모리 디바이스의 내부에 외부로부터의 신호에 비동기로, 일정 주기의 내부 신호를 발생하는 회로를 구비한 메모리 장치의 경우, 종래의 메모리 테스터에 의한 시험으로는 메모리 테스터 본래의 기능 및 측정 방법에 따라서는 상술한 바와 같은 신호의 주기나 위상차의 측정을 행하는 것은 곤란하다는 문제가 있다.
본 발명은 전술한 문제점을 고려하여 이루어진 것으로, 메모리 디바이스의 내부에, 외부로부터의 신호에 비동기로 일정 주기의 신호를 발생하는 회로를 구비한 메모리 장치인 경우에 있어서도, 피측정 신호의 주기의 측정이 가능한 메모리 장치 및 메모리 장치의 시험 방법을 제공하는 것을 목적으로 하고 있다.
본 발명에 따르면, 외부로부터의 신호에 비동기로 일정 주기의 내부 신호를 출력하는 복수의 내부 신호 발생 수단을 구비한 다비트 메모리 장치에 있어서, 엔트리 정보가 입력된 때, 상기 메모리 장치가 테스트를 행하기 위한 조건을 만족시키고 있는지를 판별하여 엔트리 회로 수단이 출력을 발생하고, 상기 엔트리 회로 수단의 출력이 발생하며 또한 상기 메모리 장치의 메모리 수단이 기록 인에이블 상태인 때, 게이트 수단이 출력을 발생하여 상기 각 내부 신호 발생 수단에 대응하는 각각의 버퍼 수단을 활성화 함으로써, 상기 각 버퍼 수단을 통하여 상기 복수의 내부 신호를 상기 메모리 수단의 비트 수에 대응하는 복수의 데이터 기록 입력중의 임의의 입력에 각각 결합하여 상기 메모리 수단에 기록한 후, 상기 메모리 수단으로부터 기록된 복수의 데이터를 외부로 판독하여 각각의 데이터의 변화점을 검출함에 의해, 상기 복수의 내부 신호에 관한 측정을 행하는 것을 특징으로 하고 있다.
또한, 제 6항에 기재된 발명은 제 5항에 기재된 메모리 장치의 시험 방법에 관한 것으로, 상기 내부 신호에 관한 측정이 상기 메모리 장치가 갖는 복수의 내부 신호 발생 수단으로부터의 각각의 내부 신호의 주기인 것을 특징으로 하고 있다.
이하, 도면을 참조하여, 본 발명의 실시의 형태에 관해 설명한다. 설명은 실시예를 이용하여 구체적으로 행한다.
제1 실시예
도 1은 본 발명의 제1 실시예인 메모리 장치의 구성을 도시한 블록도, 도 2는 본 실시예의 메모리 장치에 있어서의 기록시의 각 부 신호의 타이밍을 도시한 도면, 도 3은 본 실시예의 메모리 장치에 있어서의 기록시의 어드레스와 데이터를 도시한 도면, 도 4는 본 실시예의 메모리 장치에 있어서의 판독시의 각 부 신호의 타이밍을 도시한 도면, 도 5는 본 실시예의 메모리 장치에 있어서의 판독시의 어드레스와 데이터를 도시한 도면, 도 6은 본 실시예의 메모리 장치에 있어서의 데이터가 변화한 때의 기록 조건을 도시한 도면, 도 7은 본 실시예의 메모리 장치에 있어서의 주기 측정시의 측정 정밀도를 도시한 도면, 도 8은 본 실시예의 메모리 장치에 있어서의 주기 측정시의 측정 한계를 도시한 도면이다.
상기 실시예의 메모리 장치는 도 1에 도시한 바와 같이 워드 선택용 어드레스 핀군(1)과, 디지트 선택용 어드레스 핀군(2)과, I/0 핀군(3)과, /CS 핀(4)과, /WE 핀(5)와, /OE 핀(6)과, 엔트리 핀(7)과, AND 회로(9)와, AND 회로(10)와, AND 회로(11)와, 로우 어드레스 버퍼부(12)와, 로우 디코더부(13)와, 칼럼 어드레스 버퍼부(14)와, 칼럼 디코더부(15)와, 메모리 셀 어레이부(16)와, 데이터 입력(DIN) 버퍼(17)와, 입력 컨트롤부(18)와, 라이트 앰프 회로부(19)와, 센스 앰프 회로부(20)와, 출력 컨트롤부(21)와, 내부 신호 발생 회로부(22)와, 엔트리 회로부(23)와, AND 회로(25)와. AND 회로(26)와, 인버터(27)와, 내부 신호용 버퍼(28)로 구성되어 있다.
이들 중, 워드 선택용 어드레스 핀군(1), 디지트 선택용 어드레스 핀군(2), I/O 핀군(3), /CS 핀(4), /WE 핀(5), /OE 핀(6), 엔트리 핀(7), AND 회로(9), AND 회로(10), AND 회로(11), 로우 어드레스 버퍼부(12), 로우 디코더부(13), 칼럼 어드레스 버퍼부(14), 칼럼 디코더부(15), 메모리 셀 어레이부(16), 데이터 입력(DIN) 버퍼(17), 입력 컨트롤부(18), 라이트 앰프 회로부(19), 센스 앰프 회로부(20), 출력 컨트롤부(21), 내부 신호 발생 회로부(22) 및 엔트리 회로부(23)의 구성과 기능은 도 18에 도시한 종래예의 경우와 마찬가지이므로, 이하에 있어서는 이들에 관한 상세한 설명을 생략한다.
엔트리 핀(7), 내부 신호 발생 회로부(22), 엔트리 회로부(23) 및 내부 신호용 버퍼(28)는 본 실시예에 있어서의 테스트 회로부(100A)를 구성하고 있다.
AND 회로(25)는 AND 회로(9)의 출력과 인버터(27)의 출력이 함께 하이 레벨인 때 하이 레벨의 출력을 발생하고, 그 이외인 때 로우 레벨의 출력을 발생한다. AND 회로(26)는 AND 회로(9)의 출력과 엔트리 회로부(23)의 출력이 함께 하이 레벨인 때 하이 레벨의 출력을 발생하고, 그 이외인 때 로우 레벨의 출력을 발생한다. 인버터(27)는 엔트리 회로부(23)의 출력의 극성을 반전한 출력을 발생한다. 내부 신호용 버퍼(28)는 내부 신호 발생 회로부(22)의 출력을 버퍼링한 출력을 발생한다.
다음에, 도 1을 참조하여, 본 실시예의 메모리 장치의 구성과 기능을 설명한다.
최초에, 본 실시예의 메모리 장치에 관하여 설명을 간단하게 하기 위해, 리프레시를 위한 회로 부분을 생략한, SRAM으로서의 회로 구성과 회로 동작을 설명한다.
본 실시예의 메모리 장치는 도 18에 도시된 종래예의 메모리 장치와 비교하면, 엔트리 회로부(23)의 출력(d)에 의해 제어되는 스위치 회로(24)와, 스위치 회로(24)를 통하여 내부 신호 발생 회로부(22)로부터의 내부 신호를 외부로 출력하는 측정 핀(8)을 결여함과 함께, 내부 신호 발생 회로부(22)로부터의 내부 신호를 AND 회로(26)의 출력에 응하여 입력 컨트롤부(18)로 공급하기 위한 내부 신호용 버퍼(28)를 가지며, 또한, 데이터 입력 버퍼(17)의 동작을 AND 회로(25)의 출력에 응하여 제어하게 되어 있는 점에 있어서 다르다.
여기서, AND 회로(26)는 엔트리 회로부(23)의 출력(d)과, AND 회로(9)의 출력(a)이 함께 하이 레벨인 때, 하이 레벨의 출력을 발생하고, 내부 신호용 버퍼(28)를 활성화 하고, AND 회로(25)는 엔트리 회로부(23)의 출력(d)을 반전하는 인버터(27)의 출력(e)과, AND 회로(9)의 출력(a)이 함께 하이 레벨인 때, 하이 레벨의 출력을 발생하고, 데이터 입력 버퍼(17)를 활성화 하는 것이다.
도 1에 있어서, AND 회로(9)의 출력(a)은 입력 컨트롤부(8)와 라이트 앰프 회로부(19)에 접속되어 있고, 또한, 엔트리 회로부(23)의 출력(d)을 인버터(27)를 통하여 반전한 출력(e)과 함께, AND 회로(25)의 입력에 접속되어 있다.
보통의 SRAM의 사용 상태(테스트 회로를 비활성화 한 상태)에서는 인버터(27)의 출력(e)은 하이 레벨로 고정되어 있기 때문에, AND 회로(25)의 출력(f)은 AND 회로(9)의 출력(a)에 따라 같은 상(phase)으로 변화한다.
AND 회로(9)의 출력(a)이 하이 레벨인 때, 즉 기록 동작시에는 입력 컨트롤부(18)가 활성화 됨과 함께, 선택되어 있는 디지트선과 라이트 앰프 회로부(19)가 접속 상태로 되고, 또한, 엔트리 회로부(23)의 출력(d)이 로우 레벨로 되는 비엔트리 상태에서, AND 회로(25)의 출력(f)에 의해 데이터 입력 버퍼(17)가 활성화 된다.
한편, AND 회로(11)의 출력(c)은 출력 컨트롤부(21)에 접속되어 있고, 출력(c)이 하이 레벨인 때, 즉 DGUT 출력 상태시에는 출력 컨트롤부(21)가 활성화 되고, 그 이외인 때는 출력 컨트롤부(21)는 비활성화 되도록 구성되어 있다.
또한, AND 회로(10)의 출력(b)은 센스 앰프 회로부(20)에도 접속되어 있고, 판독 상태시에는 센스 앰프 회로부(20)를 활성화 함과 함께, 선택되어 있는 디지트선과 센스 앰프 회로부(20)를 접속 상태로 한다.
또한, /CS 핀(5)으로부터의 신호는 로우 어드레스 버퍼부(12)와 칼럼 어드레스 버퍼부(14)에 접속되어 있고, SRAM이 비선택 상태시에는 로우 어드레스 버퍼부(12)와 칼럼 어드레스 버퍼부(14)는 비활성화 되기 때문에, 워드선 및 디지트선의 선택은 행하여지지 않는다.
본 실시예의 메모리 장치에 있어서, 테스트 회로를 사용하여 측정을 행하는 내부 신호 발생 회로부(22)의 출력인 내부 신호(피측정 신호)는 각 메모리 장치 제품의 다양한 회로 블록에 접속되고, 각각의 내부 회로의 입력 및 제어에 사용되고 있고, 실제로는 내부 신호 발생 회로부(22)의 출력의 사용 방법은 각 메모리 장치 제품마다 다르게 되어 있다. 이와 같은 내부 신호로서는 예를 들면 메모리 셀의 리프레시를 행하게 하기 위한 신호나, 그 밖에 메모리 장치의 내부 제어를 위해 필요한 각종 신호 등이 있지만, 본 발명의 설명에 있어서는 내부 신호 발생 회로부(22)의 출력의 사용 방법은 특히 의미를 갖지 않기 때문에, 내부 신호 발생 회로부(22)의 출력의 접속처, 출력의 사용 방법에 관해서는 여기서는 특히 언급하지 않는 것으로 한다.
다음에, 도 1을 참조하여, 본 실시예의 메모리 장치에 있어서의 테스트 회로부의 회로 구성에 관해 설명한다.
내부 신호 발생 회로부(22)로부터의 피측정 신호는 내부 신호용 버퍼(28)의 입력에 접속되어 있고, 내부 신호용 버퍼(28)의 출력은 입력 컨트롤부(18)의 입력에 접속되어 있다.
테스트 회로부(100A)는 테스트 회로를 활성화 하기 위한 조건(엔트리 조건)을 외부로부터 엔트리 회로부(23)에 입력하기 위한 엔트리 핀(7)을 구비하고 있다.
엔트리 회로부(23)는 엔트리 핀(7)으로부터의 입력 정보가 엔트리 조건을 만족시키고 있는지의 여부를 판단하는 회로부로서, 엔트리 회로부(23)는 엔트리 핀(7)으로의 입력이 엔트리 조건을 만족시킨 때에만 하이 레벨을 출력하고, 그 이외의 경우에는 로우 레벨을 출력한다. 엔트리 조건을 만족시키고 있는 것은 예를 들면, 엔트리 핀 입력 전압이 장치 내부의 소정 전압치를 초과하고 있는 것에 의해 판정된다.
후단의 회로는 엔트리 회로부(23)의 출력이 하이 레벨인 때는 테스트 회로가 활성화 된 상태(엔트리 상태)이고, 로우 레벨인 때는 테스트 회로가 비활성화 된 상태(비엔트리 상태)인 것을 상정하여 구성되어 있다.
엔트리 회로부(23)의 출력(d)과, 기록 상태의 판정을 행하기 위한 AND 회로(9)의 출력(a)은 AND 회로(26)의 입력에 접속되어 있다. AND 회로(26)의 출력(g)은 내부 신호용 버퍼(28)에 접속되어 있고, 기록 상태이며 또한 엔트리 상태인 때 하이 레벨으로 되고, 내부 신호용 버퍼(28)의 출력을 활성화 한다.
또한, 역으로 그 이외의 상태인 때는 AND 회로(26)의 출력(g)은 로우 레벨으로 되고, 내부 신호용 버퍼(28)의 출력을 하이 임피던스 상태로 한다. 입력 컨트롤부(18)와 라이트 앰프 회로부(19)는 AND 회로(9)의 출력(a)이 하이 레벨인 때는 항상 활성화 된 상태로 된다.
또한, 엔트리 회로부(23)의 출력(d)으로부터, 인버터(27)를 통하여 역상으로 된 신호(e)는 AND 회로(9)의 출력(a)과 함께, AND 회로(25)의 입력에 접속되어 있기 때문에, 비엔트리 상태이며 또한 기록 상태에서는 I/O 핀군(3)으로부터의 입력 데이터는 데이터 입력 버퍼(17)를 경유하여 입력 컨트롤부(18)로 전달된다.
또한, 역으로, 엔트리 상태에서는 인버터(27)의 출력(e)이 로우 레벨로 되기 때문에, AND 회로(9)의 출력(a)의 레벨의 여하에 관계 없이 AND 회로(25)의 출력(f)이 항상 로우 레벨로 되기 때문에, 엔트리 상태에서는 데이터 입력 버퍼(17)의 출력은 비활성화 되어 있다.
엔트리 회로부(23)의 출력(d)과, 인버터(27)의 출력(e)은 서로 역상의 관계에 있기 때문에, 내부 신호용 버퍼(28)의 출력과, 데이터 입력 버퍼(17)의 출력이 동시에 활성화 되는 일은 없고, 기록 상태이며 또한 엔트리 상태인 때는 피측정 신호가 메모리 셀 내로 기록됨과 함께, 기록 상태이며 또한 비엔트리 상태인 때는 I/O 핀군(3)으로부터의 데이터가 메모리 셀 내로 기록되는 것으로 된다.
다음에, 도 1 내지 도 8을 참조하여, 본 실시예의 메모리 장치에 있어서의 내부 신호의 측정 방법에 관해 설명한다. 본 실시예의 메모리 장치에 있어서의 내부 신호의 측정은 내부 신호를 메모리 셀에 기록하고, 기록된 데이터를 판독함에 의해 행하여진다.
도 2에서는 테스트 모드를 사용한 경우에 있어서의 각 부 신호의 변화를 도시하고 있다.
/CS 핀(4)에 로우 레벨을 입력하고, /OE 핀(6)에 하이 레벨를 입력한다. 또한, 엔트리 핀(7)에 도면 중, (1)의 기간, 엔트리 조건을 입력함에 의해, 엔트리 회로부(23)의 출력(d)은 로우 레벨로부터 하이 레벨호 변화하고, 도면 중, (2)의 시각 이후에 엔트리 상태를 유지한다.
도면 중, (3)의 시각으로부터 어느 일정한 기록 주기 시간(TCYCLE)에서, 어드레스를 0번지로부터 최종 번지까지, 순차적으로 인크리먼트 한다. 또한, 그 때, /WE 핀(5)의 입력에, 각 주기마다에 로우 레벨의 펄스를 입력함에 의해, /WE 핀(5)의 입력이 로우 레벨인 기간에, 그 때의 내부 신호의 레벨이 메모리 셀에 기록된다.
TCYCLE의 기간 내에, 내부 신호가 로우 레벨인 때, 메모리 셀에 '0'이 기록되고, 내부 신호가 하이 레벨인 때, 메모리 셀에 '1'이 기록된다.
여기서, 내부 신호는 외부로부터의 신호에 비동기로 발생하는 신호로서, 엔트리 후에 있어서 처음으로 로우로부터 하이로 상승하는 시각은 도면 중에 (4)이고, 다음에 상승하는 시각은 도면 중에 (5)이기 때문에, 피측정 신호의 주기는 (4)부터 (5)까지로 된다.
도 3에 있어서는 도 2에 도시된 동작에 의해 기록된 각 어드레스에 있어서의 메모리 셀의 데이터를 도시하고 있다.
여기서, 앞 어드레스 (N-1)번지에 기록된 데이터가 '0'이고, 다음에 기록된 데이터가 '1'로 되는 어드레스를 N번지로 하고, 또한 그 다음에 앞 어드레스 (M-1)번지에 기록된 데이터가 '0'이고, 다음에 기록된 데이터가 '1'로 되는 어드레스를 M번지라고 한다.
도 4에 있어서는 메모리 테스터에 의한 판독시의 타이밍을 도시하고 있다.
도 4에 도시한 바와 같이 /CS 핀(4)에 로우 레벨을 입력하고, /WE 핀(5)에 하이 레벨을 입력하고, (1)의 시각 이후, 메모리 셀로부터의 데이터 판독을 시작한다. (2)의 시각으로부터 어드레스를 0번지로부터 최종 번지까지 순차적으로 인크리먼트 하도록 주는 것에 의해, 판독 데이터는 각 어드레스마다에 어느 일정 시간 후에 I/O 핀군(3)으로부터 출력된다. 또한, 어드레스를 주고 나서 데이터가 출력되기 까지의 시간은 각 메모리 장치의 제품마다 정해져 있다.
판독 상태에 있어서, 메모리 테스터는 지정한 어드레스의 판독 주기에 있어서의 피측정 데이터에 대해 테스터의 출력 판정 레벨보다 하이측을 '1' 로 하고, 로우측을 '0'으로 하여 판정하는 것이 가능하고, 또한, 그 때의 판정 시간을 변경할 수 있는 기능을 갖고 있기 때문에, 이와 같은 판독 시험시의 판정 시간을 I/0 핀군(3)으로부터 출력을 발생하는 시각 이후로 설정하고, PASS로 판정하는 기대치를 '0'이나 '1'로 고정함과 함께, FAIL로 판정하는 기대치를 '1'이나 '0'으로 고정하여 판독하면, PASS인지 FAIL인지의 결과에 의해, 어드레스마다의 출력 데이터의 상태의 확인을 행할 수가 있다.
도 5에 있어서는 메모리 테스터에 의한 판독시의 어드레스와 데이터를 도시하고 있다.
피측정 신호의 주기는 도 5에 있어서 데이터가 '0'으로부터 '1'로 변화하는 어드레스(N)와, 다음에 '0'으로부터 '1'로 변화하는 어드레스(M)를 추출하고, 이 경우의 어드레스로 차(M - N)와, 기록을 행한 주기 시간(TCYCLE)을 승산함으로써 구하여진다.
도 6에 있어서는 기록 데이터가 변화한 경우의 기록 조건을 도시하고 있다.
입력되는 기록 데이터가 /D로부터 D로 전환하는 시각이 변화하면, 그 시간의 변화의 중에서, 메모리 셀로의 기록 데이터가 /D로부터 D로 변화하는 포인트가 존재한다. 여기서, 어드레스 체인지 시각을 0S로 하고, 기록 데이터가 /D로부터 D로 전환되는 포인트의 시각을 Ta로 한다.
이때, 신호가 Ta보다 빠른 타이밍에서 로우로부터 하이로 변화하는 경우의 파형을 a로 하고, 신호가 Ta보다 늦은 타이밍에서 로우로부터 하이로 변화한 경우의 파형을 b라고 하면, 파형 a의 경우는 Ta보다 빠른 타이밍에서 변화하기 때문에, 어드레스(A)에는 D의 데이터인 '1'을 기록하고, 파형 b인 경우는 Ta보다 늦은된 타이밍에서 변화하기 때문에, 어드레스(A)에는 /D의 데이터인 '0'을 기록한다.
도 7에 있어서는 도 3에 도시된, 기록 데이터가 '0'으로부터 '1'로 변화한 어드레스(N, M)와, 실제의 피측정 신호의 변화 포인트의 관계를 예로 하여, 주기 측정 시의 측정 정밀도를 설명하고 있다.
도 7에 있어서, 피측정 신호가 상승하는 시각은 (6)부터 (8)의 기간이고, 다음에 상승하는 시각은 (9) 내지 (11)의 기간이다.
여기서, 피측정 신호의 주기의 진짜 값을 Tresult라고 하면, 본 측정에 있어서의 최대 주기(Tc)는 (6)부터 (11)의 기간이고, 그 값은 Tresult + TCYCLE이다. 또한, 최소 주기(Tb)는 (8)부터 (9)의 기간이고, 그 값은 Tresult - TCYCLE이다. 따라서, 측정 오차는 ±TCYCLE로 된다.
도 8에 있어서는 본 실시예의 측정 방법에 의해 측정 가능한 한계를 설명하고 있다. 한 예로서, 메모리 테스터에 의해 주어지는 최소의 기록 사이쿨 시간(TCYCLE)을 5nS로 하고, 하나의 I/O에 대해 1M피트의 어드레스를 갖는 메모리 장치에 대해, 어드레스 0번지로부터 최종 번지까지 인크리먼트 시킨 때에 피측정 신호의 주기를 측정하는 경우에 관해 설명한다.
주기의 측정은 피측정 신호의 '0'으로부터 '1'로 변화하는 어드레스와, 다음에 '0'으로부터 '1'로 변화하는 어드레스를 취득함에 의해 행함으로, 측정에 의해 구하여지는 주기(Tresult)는 모든 어드레스의 1/2 미만, 즉, 0.5M×5nS 미만까지 측정을 행할 수 있다.
또한, 그 때의 측정 정밀도는 TCYCLE에 동등한 5nS이고, 메모리 테스터로부터 주어지는 주기 주기에 따라 다르다. 이보다 긴 주기를 측정하는 경우에는 TCYCLE를 10nS로 하면 2배의 주기를 측정할 수 있고, 또한 TCYCLE를 50nS로 하면 10배의 주기를 측정할 수 있다. 단, 측정 정밀도 역시 악화되어 10nS 또는 50nS로 되기 때문에, 측정 정밀도의 보증 범위 내에서 사용하는 것이 필요하게 된다.
요약하면, 피측정 신호의 주기 = (M - N) ×(TCYCLE) ‥‥ (1)
측정 정밀도 = ±(TCYCLE) ‥‥ (2)
이와 같이 본 실시예의 메모리 장치에 의하면. 내부 신호의 주기의 평가 해석을 간이화 할 수 있고, 내부 신호 주기를 FUSE 커트에 의해 조정 가능하게 하는 회로를 구비하고, 내부 신호 주기를 웨이퍼 상태에서 측정하고, 소망하는 주기에 맞추도록 함에 의해, 디바이스마다 내부 신호 주기의 트리밍을 행하는 것이 용이하게 되고, 따라서 메모리 장치 제품의 수율을 개선함과 함께, 제품의 신뢰성을 향상할 수 있게 된다.
다음에, 제2 실시예로서, 다비트 메모리 장치인 경우에, 다른 위상을 갖는 복수의 내부 신호에 대해, 신호 사이의 위상차의 측정이 가능한 메모리 장치 및 메모리 장치의 시험 방법에 관해 설명한다.
제2 실시예
도 9는 본 발명의 제2 실시예인 메모리 장치의 구성을 도시한 블록도, 도 10은 본 실시예의 메모리 장치에 있어서의 다른 신호의 파형의 기록시의 타이밍을 도시한 도면, 도 11은 본 실시예의 메모리 장치에 있어서의 다른 위상의 신호의 기록시의 어드레스와 데이터를 도시한 도면, 도 12는 본 실시예의 메모리 장치에 있어서의 다른 위상의 신호의 판독시의 타이밍을 도시한 도면, 도 13은 본 실시예의 메모리 장치에 있어서의 다른 위상의 신호의 판독시의 어드레스와 데이터를 도시한 도면이다.
본 실시예의 메모리 장치는 도 9에 도시한 바와 같이 워드 선택용 어드레스 핀군(1)과, 디지트 선택용 어드레스 핀군(2)과, I/O 핀(3-1, 3-2, …, 3-n)과, /CS 핀(4)과, /WE 핀(5)과, /OE 핀(6)과, 엔트리 핀(7)과 . AND 회로(9)와, AND 회로(10)와, AND 회로(11)와, 로우 어드레스 버퍼부(12)와, 로우 디코더부(13)와, 칼럼 어드레스 버퍼부(14)와, 칼럼 디코더부(15)와, 메모리 셀 어레이부(16)와, 데이터 입력(DIN) 버퍼(17-1, 17-2, …, 17-n)와, 입력 컨트롤부(18A)와, 라이트 앰프 회로부(19)와. 센스 앰프 회로부(20)와, 출력 컨트롤부(21A)와, 내부 신호 발생 회로부(22-1, 22-2)와, 엔트리 회로부(23)와, AND 회로(25)와, AND 회로(26)와, 인버터(27)와, 내부 신호용 버퍼(28-1, 28-2)로 구성된다.
이들 중, 워드 선택용 어드레스 핀군(1), 디지트 선택용 어드레스 핀군(2), /CS 핀(4), /WE 핀(5), /OE 핀(6), 엔트리 핀(7), AND 회로(9), AND 회로(10), AND 회로(11), 로우 어드레스 버퍼부(12), 로우 디코더(13), 칼럼 어드레스 버퍼부(14), 칼럼 디코더부(15), 메모리 셀 어레이부(16), 라이트 앰프 회로부(19), 센스 앰프 회로부(20), 엔트리 회로부(23), AND 회로(25), AND 회로(26) 및 인버터(27)의 구성과 기능은 도 1에 도시된 제1 실시예의 경우와 마찬가지이므로, 이하에 있어서는 이들에 관한 상세한 설명을 생략한다.
본 실시예에 있어서는 복수의 I/O 핀(3-1, 3-2, …, 3-n)으로부터의 입력 데이터를 대응하는 복수의 데이터 입력 버퍼(17-1, 17-2, …, 17-n)를 통하여 입력 컨트롤부(18A)로 입력함과 함께, 출력 컨트롤부(21A)로부터의 출력 데이터를 복수의 I/0 핀(3-1, 3-2, …, 3-n)을 통하여 출력하도록 구성되어 있다.
또한, 내부 신호를 발생하기 위해, 2개의 내부 신호 발생 회로부(22-1, 22-2)를 갖음과 함께, 이에 대응하여 2개의 내부 신로용 버퍼(28-1, 28-2)를 갖고 있다.
엔트리 핀(7), 내부 신호 발생 회로부(22-1, 22-2), 엔트리 회로부(23) 및 내부 신호용 버퍼(28-1, 28-2)는 본 실시예에 있어서의 테스트 회로부(100B)를 구성하고 있다.
데이터 입력 버퍼(17-1, 17-2, …, 17-n)는 AND 회로(25)의 출력(f)이 하이 레벨인 때, I/O 핀(3-1, 3-2, …, 30n)으로부터의 입력 데이터를 각각 버퍼링한 출력을 발생한다. 입력 컨트롤부(18A)는 AND 회로(9)의 출력이 하이 레벨인 때, 데이터 입력 버퍼(17-1. 17-2, …, 17-n)로부터의 입력 데이터를 출력한다. 내부 신호 발생 회로부(22-1. 22-2)는 각각 외부로부터의 신호에 대해 비동기로 일정 주기의 내부 신호를 발생한다. 내부 신호용 버퍼(28-1, 28-2)는 각각 내부 신호 발생 회로부(22-1, 22-2)로부터의 신호를 버퍼링한 출력을 발생한다.
다음에, 도 9를 참조하여, 본 실시예의 메모리 장치의 구성과 기능을 설명한다. 또한, 이하에 있어서는 도 1에 도시한 제1 실시예의 경우와 다른 점만을 설명한다.
입출력 데이터가 다비트, 예를 들면 n비트인 메모리 장치에 있어서는 최대 n개의 내부 신호의 위상의 측정이 가능하지만, 본 실시예에 있어서는 메모리 장치가 2개의 내부 신호 발생 회로부(22-1, 22-2)를 갖는 때에 내부 신호 발생 회로부(22-1, 22-2)로부터의 내부 신호 사이의 위상을 측정하는 경우에 관해 설명한다.
우선, 기록시의 동작에 관련되는 회로 블록에 관해 설명한다. I/O 핀(3-1)은 데이터 입력 버퍼(17-1)의 입력에 접속되고, 데이터 입력 버퍼(17-1)의 출력은 입력 컨트롤부(18A)의 입력에 접속되고, 또한, 입력 컨트롤부(18A)의 출력은 라이트 앰프 회로(19)의 입력에 접속되어 있다. I/O 핀(3-1)으로부터 입력된 데이터는 데이터 입력 버퍼(17-1) 및 입력 컨트롤부(18A)를 통하여 라이트 앰프 회로부(19)로 전달되고, 라이트 앰프 회로부(19)에서 증폭된 데이터는 선택된 디지트선상으로 출력된다.
이로써, 메모리 셀 어레이부(16) 내의 선택된 디지트선상에 접속되어 있는 메모리 셀 중, 워드선이 선택되어 있는 메모리 셀에 대해 데이터의 기록이 행하여진다.
마찬가지로, /O 핀(3-2), …, I/O 핀(3-n)은 데이터 입력 버퍼(17-2, …, 17-n)의 입력에 접속되고, 데이터 입력 버퍼(17-2, …, 17-n)의 출력은 입력 컨트롤부(18A)의 입력에 접속되고, 또한, 입력 컨트롤부(18A)의 출력은 라이트 앰프 회로부(19)의 입력에 접속되어 있기 때문에, I/O 핀(3-2), …, I/O 핀(3-n)으로부터의 데이터도 각각 다른 데이터 입력 버퍼를 통하여 입력 컨트롤부(18A)에 접속되고, 라이트 앰프 회로부(19)를 경유하여 메모리 셀에 대해 기록된다.
이 때, AND 회로(25)의 출력(f)은 데이터 입력 버퍼(17-1, 17-2, …, 17-n)에 접속되어 있고, AND 회로(25)의 출력(f)이 하이 레벨인 때, 데이터 입력 버퍼(17-1, 17-2, …, 17-n)의 출력을 동시에 활성화 한다.
다음에, 테스트 회로부(100B)에 관해 설명한다. 내부 신호 발생 회로부(22-1)의 출력은 내부 신호용 버퍼(28-1)의 입력에 접속되고, 내부 신호용 버퍼(22-1)의 출력은 입력 컨트롤부(18A)의 입력측의 I/0 핀(3-1)으로부터의 데이터선에 접속되어 있다. 마찬가지로, 내부 신호 발생 회로부(22-2)의 출력은 내부 신호용 버퍼(28-2)의 입력에 접속되고, 내부 신호용 버퍼(22-2)의 출력은 입력 컨트롤부(18A)의 입력측의 I/0 핀(3-2)으로부터의 데이터선에 접속되어 있다.
AND 회로(26)의 출력(g)은 내부 신호용 버퍼(28-1, 28-2)에 각각 접속되어 있고, 기록 상태이며 또한 엔트리 상태인 때 하이 레벨을 출력하여, 각 내부 신호용 버퍼(28-1, 28-2)의 출력을 활성화 한다. 또한, 상기한 상태 이외의 경우는 AND 회로(26)의 출력(g)은 로우 레벨로 되고, 각 내부 신호용 버퍼(28-1, 28-2)의 출력을 하이 임피던스 상태로 한다.
도 10에서, 본 실시예의 메모리 장치에 있어서의 다른 위상의 내부 신호의 기록시의 타이밍을 설명하고, 도 11에 있어서 본 실시예의 메모리 장치에 있어서의 다른 위상의 내부 신호의 기록시의 어드레스와 데이터를 설명한다.
제1 실시예의 경우와 마찬가지의 측정 방법을 이용하고, 어떤 일정한의 데이터 기록을 행하는 주기 시간(TCYCLE)에서, 어드레스를 0번지로부터 최종 번지까지 순차적으로 인크리먼트 하면서, 피측정 신호를 메모리 셀에 기록하면 피측정 신호(C)와 피측정 신호(D)의 주기는 각각 (4)부터 (5)의 기간과 (6)부터 (7)의 기간이고, 2개의 파형의 위상차는 (4)부터 (6)으로 된다.
도 11에 있어서, 어드레스(N)란 2개의 피측정 신호 중 먼저, 앞의 어드레스의 데이터가 '0'이고 다음 데이터가 '1'로 된 어드레스를 N번지로 하고, 그 피측정 신호에 있어서, 다음에, 앞의 데이터가 '0'이고 다음 데이터가 '1'로 된 어드레스를 M번지라고 한다.
또한, 데이터(1)란 피측정 신호(C)가 기록된 결과이고 데이터(2)란 피측정 신호(D)가 기록된 결과이다.
다음에, 메모리 테스터에 의해 판독하는 방법에 관하여 도 12에서, 다른 위상의 신호의 판독시의 타이밍을 설명하고, 도 13에서, 다른 위상의 신호의 판독시의 어드레스와 데이터를 설명한다.
제1 실시예의 경우와 마찬가지의 측정 방법을 이용함에 의해, 도 12에 도시한 바와 같이 각 I/O 핀마다에 각 어드레스마다의 데이터가 출력된다. 이 때, 메모리 테스터에서는 각I/O 핀마다에 PASS와 FAIL의 판정을 행하는 기능을 갖고 있고, 각 I/O마다의 PASS로부터 FAIL로 변화하는 어드레스의 추출이 가능하다.
이와 같은 변화에 대응하는 어드레스는 도 13에 도시한 바와 같이 I/O(3-1) 즉 파형(C)에서는 어드레스(N)와 어드레스(M)이고, I/O(3-2) 즉 파형(D)에서는 어드레스(N+1)와 어드레스(M+1)이다.
따라서 도 13의 예에서는 2개의 신호의 사이의 위상차는
{(N + 1) - N} ×(기록을 행한 주기 시간)
= 기록을 행한 주기 시간 ‥‥ (3)
으로 되고, 측정 오차는 기록을 행한 주기 시간으로 된다.
이와 같이 본 실시예의 메모리 장치 및 메모리 장치의 시험 방법에 의하면, 2개의 내부 신호를 갖는 메모리 장치의 경우에, 양 내부 신호 사이의 위상차를 간이하게 측정할 수가 있다.
다음에 제3 실시예로서, 다비트 메모리 장치의 경우에, 다른 주기를 갖는 복수의 내부 신호에 대해, 각각의 주기의 측정이 가능한 메모리 장치 및 메모리 장치의 시험 방법에 관해 설명한다.
제3 실시예
도 14는 본 발명의 제3 실시예의 메모리 장치에 있어서의 다른 주기의 신호의 기록시의 타이밍을 도시한 도면, 도 15는 본 실시예의 메모리 장치에 있어서의 다른 주기의 신호의 기록시의 어드레스와 데이터를 도시한 도면, 도 16은 본 실시예의 메모리 장치에 있어서의 다른 주기의 신호의 판독시의 타이밍을 도시한 도면, 도 17은 본 실시예의 메모리 장치에 있어서의 다른 주기의 신호의 판독시의 어드레스와 데이터를 도시한 도면이다.
본 실시예의 회로 구성은 제2 실시예의 경우와 마찬가지이다. 제2 실시예의 경우와 마찬가지의 기록을 행하는 경우에 관하여 도 14에서 다른 주기의 신호의 기록시의 타이밍을 설명하고, 도 15에서 다른 주기의 신호의 기록시의 어드레스와 데이터를 설명한다.
제2 실시예와 마찬가지의 측정 방법을 이용함에 의해, 도 14에 도시한 바와 같이 피측정 신호(E)와 피측정 신호(F)의 주기는 각각 (4)부터 (5)의 기간 및 (6)부터 (7)의 기간이다.
도 15에 있어서, 2개의 피측정 신호 중, 위상이 앞선 피측정 신호(E)에 관하여 우선 앞의 어드레스의 데이터가 '0'이고 다음의 데이터가 '1'로 된 어드레스를 N번지로 하고, 피측정 신호(E)가 다음으로 앞의 어드레스의 데이터가 '0'이고 다음의 데이터가 '1'로 된 어드레스를 M번지로 한다.
또한, 데이터(1)란 피측정 신호(E)가 기록된 결과이고, 데이터(2)란 피측정 신호(F)가 기록된 결과이다.
다음에, 메모리 테스터에 의해 판독하는 방법에 관하여 도 16에서, 다른 주기의 신호의 판독시의 타이밍을 설명하고, 도 17에서, 다른 주기의 신호의 판독시의 어드레스와 데이터를 설명한다.
제2 실시예와 마찬가지의 측정 방법을 이용함에 의해, 도 16에 도시한 바와 같이 각 I/O 핀마다에 각 어드레스마다의 데이터가 출력된다. 이 때, 메모리 테스터에는 각 I/O 핀마다 PASS, FAIL의 판정을 행하는 기능을 갖고 있기 때문에, 각 I/O 핀마다 PASS로부터 FAIL로 변화하는 어드레스의 추출이 가능해진다.
도 17의 예에서는. PASS로부터 FAIL로 변화한 어드레스는 I/0(3-1)의 데이터, 즉 파형(E)에서는 어드레스(N)와 어드레스(M)이고, I/O(3-2)의 데이터, 즉 파형(F)에서는 어드레스(N+1)와 어드레스(M+2)이다.
따라서, 피측정 신호(E)의 주기는 (M - N)×(기록을 행한 주기 시간)이고, 피측정 신호(F)의 주기는 (M - N + 1)×(기록을 행한 주기 시간)으로 된다.
또한, 이 경우, 각각의 신호의 주기 측정 오차는 기록을 행한 주기 시간으로 된다.
이와 같이 본 실시예의 메모리 장치 및 메모리 장치의 시험 방법에 의하면, 2개의 내부 신호를 갖는 메모리 장치의 경우에, 양 내부 신호의 주기를 간이하게 측정할 수가 있다.
이상, 본 발명의 실시예를 도면에 의해 상술하였지만, 구체적인 구성은 이 실시예에 한하는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위의 설계의 변경 등이 있더라도 본 발명에 포함된다. 예를 들면, 내부 신호 사이의 위상차의 측정은 특정한 2개의 내부 신호 사이의 위상차에 제한되지 않고, 임의의 복수의 내부 신호 중의, 임의의 2개의 내부 신호 사이의 위상차에 대해서도 마찬가지로 행할 수 있다. 또한, 2개의 내부 신호의 주기의 측정은 임의의 복수의 내부 신호 중, 임의의 2개의 내부 신호에 관하여 행할 수 있다. 2개의 내부 신호의 위상차 또는 주기의 측정은 I/O 핀(3-1, 3-2)으로부터의 입력 경로를 이용하여 측정하는 경우에 제한되지 않고, n개의 I/O 핀으로부터의 입력 경로 중의 임의의 2개의 입력 경로를 이용하여, 이것에 내부 신호용 버퍼를 접속하고, 그 I/O 핀에 대응하는 어드레스를 추출하여 행하여도 좋다. 또한, 하나 또는 복수의 내부 신호의 위상을 어드레스를 기준으로 하여 측정할 수도 있다.
본 발명의 메모리 장치는 반도체 기억 장치에 제한되는 것이 아니고, 본 발명은 외부 신호에 비동기로 일정 주기의 내부 신호를 발생하는 어떠한 종류의 기억 장치에도 적용할 수 있는 것이다. 또한, 내부 신호는 반드시 일정 주기가 아닌 경우에도 적용 가능하다. 또한, 본 발명의 메모리 장치의 시험 방법은 메모리 장치의 경우에 한정되는 것이 아니라, 메모리 회로를 포함한 다른 장치, 예를 들면 마이크로 컴퓨터 등의 LSI(Large Scale Integrated Circuit)의 경우에도 적용할 수 있음은 언급할 필요도 없다.
이상 설명한 바와 같이 본 발명의 메모리 장치 및 메모리 장치의 시험 방법에 의하면, 외부로부터의 신호에 비동기로 일정 주기의 또는 복수의 내부 신호를 발생하는 수단을 구비한 메모리 장치에 있어서, 내부 신호를 일정 주기 시간에서 변화하는 어드레스에 의해 메모리에 기록한 후 외부로 판독하고, 판독 데이터에 있어서의 변화점을 어드레스 값과 주기 시간에 의해 시간으로 변환함으로써, 내부 신호의 주기나 위상차 등을 측정하도록 하였기 때문에, 오실로스코프 등의 파형 측정기를 사용하는 일 없이 내부 신호의 주기나 위상차 등을 간이하게 측정하는 것이 가능하게 되고. 따라서 메모리 장치의 양산시 등에 적용함에 의해, 생산성의 향상을 도모할 수 있고, 내부 신호 발생 회로에 있어서의 내부 신호 주기의 조정이 용이하게 되기 때문에 제품의 수율 개선 및 신뢰성의 향상에 기여하는 바가 크다.
도 1은 본 발명의 제1 실시예인 메모리 장치의 구성을 도시한 블록도.
도 2는 동 실시예의 메모리 장치에 있어서 기록시의 각 부 신호의 타이밍을 도시한 도면.
도 3은 동 실시예의 메모리 장치에 있어서의 기록시의 어드레스와 데이터를 도시한 도면.
도 4는 동 실시예의 메모리 장치에 있어서의 판독시의 각 부 신호의 타이밍을 도시한 도면.
도 5는 동 실시예의 메모리 장치에 있어서의 판독시의 어드레스와 데이터를 도시한 도면.
도 6은 동 실시예의 메모리 장치에 있어서의 데이터가 변화한 때의 기록 조건을 도시한 도면.
도 7은 동 본 실시예의 메모리 장치에 있어서의 측정시의 측정 정밀도를 도시한 도면.
도 8은 동 실시예의 메모리 장치에 있어서의 측정시의 측정 한계를 도시한 도면.
도 9는 본 발명의 제2 실시예인 메모리 장치의 구성을 도시한 블록도.
도 10은 동 실시예의 메모리 장치에 있어서의 다른 위상의 신호의 기록시의 타이밍을 도시한 도면.
도 11은 동 실시예의 메모리 장치에 있어서의 다른 위상의 신호의 기록시의 어드레스와 데이터를 도시한 도면.
도 12는 동 실시예의 메모리 장치에 있어서의 다른 위상의 신호의 판독시의 타이밍을 도시한 도면.
도 13은 동 실시예의 메모리 장치에 있어서의 다른 위상의 신호의 판독시의 어드레스와 데이터를 도시한 도면.
도 14는 본 발명의 제3 실시예의 메모리 장치에 있어서의 다른 주기의 신호의 기록시의 타이밍을 도시한 도면.
도 15는 동 실시예의 메모리 장치에 있어서의 다른 주기의 신호의 기록시의 어드레스와 데이터를 도시한 도면.
도 16은 동 실시예의 메모리 장치에 있어서의 다른 주기의 신호의 판독시의 타이밍을 도시한 도면.
도 17은 동 실시예의 메모리 장치에 있어서의 다른 주기의 신호의 판독시의 어드레스와 데이터를 도시한 도면.
도 18은 종래의 메모리 장치의 구성예를 도시한 도면.
도 19는 종래의 메모리 장치와 테스트 회로의 구성을 도시한 도면.
<도면의 주요 부분에 대한 간단한 설명>
1 : 워드 선택용 어드레스 핀군 2 : 디지트 선택용 어드레스 핀군
3 : I/O 핀군 3-1, 3-2, …, 3-n : I/O 핀
4 : /CS 핀 5 : /WE 핀
6 : /OE 핀 7 : 엔트리 핀
9 : AND 회로 10 : AND 회로
11 : AND 회로 12 : 로우 어드레스 버퍼부
13 : 로우 디코더부 14 : 칼럼 어드레스 버퍼부
15 : 칼럼 디코더부
16 : 메모리 셀 어레이부(메모리 수단)
17, 17-1, 17-2, 17-n : 데이터 입력 버퍼
18, 18A : 입력 컨트롤부 19 : 라이트 앰프 회로부
20 : 센스 앰프 회로부 21, 21A : 출력 컨트롤부
22, 22-1, 22-2 : 내부 신호 발생 회로부(내부 신호 발생 수단)
23 : 엔트리 회로부(엔트리 회로 수단)
25 : AND 회로 26 : AND 회로(게이트 수단)
27 : 인버터
28, 28-1, 28-2 : 내부 신호용 버퍼(버퍼 수단)

Claims (7)

  1. 외부로부터의 신호에 비동기로 일정 주기의 내부 신호를 출력하는 내부 신호 발생 수단을 구비한 메모리 장치에 있어서,
    엔트리 정보가 입력된 때, 상기 메모리 장치가 테스트를 행하기 위한 조건을 만족시키는지를 판별하여 엔트리 회로 수단이 출력을 발생하고, 상기 엔트리 회로 수단의 출력이 발생하며 또한 상기 메모리 장치의 메모리 수단이 기록 인에이블 상태인 때, 게이트 수단이 출력을 발생하여 버퍼 수단을 활성화 함에 의해, 상기 버퍼 수단을 통하여 상기 내부 신호를 상기 메모리 수단의 데이터 기록 입력에 결합하여 상기 메모리 수단에 기록한 후, 상기 메모리 수단으로부터 기록된 데이터를 외부로 판독하고 상기 데이터의 변화점을 검출함에 의해, 상기 내부 신호에 관한 측정을 행하는 것을 특징으로 하는 메모리 장치의 시험 방법.
  2. 제1항에 있어서,
    상기 내부 신호에 관한 측정이 상기 내부 신호의 주기인 것을 특징으로 하는 메모리 장치의 시험 방법.
  3. 외부로부터의 신호에 비동기로 일정 주기의 내부 신호를 출력하는 복수의 내부 신호 발생 수단을 구비한 다비트 메모리 장치에 있어서,
    엔트리 정보가 입력된 때, 상기 메모리 장치가 테스트를 행하기 위한 조건을 만족시키는지를 판별하여 엔트리 회로 수단이 출력을 발생하고, 상기 엔트리 회로 수단의 출력이 발생하며 또한 상기 메모리 장치의 메모리 수단이 기록 인에이블 상태인 때, 게이트 수단이 출력을 발생하여 상기 각 내부 신호 발생 수단에 대응하는 각각의 버퍼 수단을 활성화 함에 의해, 상기 각 버퍼 수단을 통하여 상기 복수의 내부 신호를 상기 메모리 수단의 비트 수에 대응하는 복수의 데이터 기록 입력중의 임의의 입력에 각각 결합하여 상기 메모리 수단에 기록한 후, 상기 메모리 수단으로부터 기록된 복수의 데이터를 외부로 판독하여 각각의 데이터의 변화점을 검출함에 의해, 상기 복수의 내부 신호에 관한 측정을 행하는 것을 특징으로 하는 메모리 장치의 시험 방법.
  4. 제3항에 있어서,
    상기 내부 신호에 관한 측정이 상기 메모리 장치가 갖는 복수의 내부 신호 발생 수단으로부터의 각각의 내부 신호의 주기인 것을 특징으로 하는 메모리 장치의 시험 방법.
  5. 제3항에 있어서,
    상기 내부 신호의 주기가 상기 메모리 수단으로부터 기록된 데이터를 판독하고 상기 데이터에 있어서의 인접하는 2개의 변화점을 검출하고, 상기 변화점에 대응하는 어드레스의 차와 기록 주기 시간과의 곱에 의해 양 변화점 사이의 시간을 구함에 의해 측정되는 것을 특징으로 하는 메모리 장치의 시험 방법.
  6. 제3항에 있어서,
    상기 내부 신호에 관한 측정이 상기 메모리 장치가 갖는 2개의 내부 신호 발생 수단으로부터의 각각의 내부 신호 사이의 위상차인 것을 특징으로 하는 메모리 장치의 시험 방법.
  7. 제 6항에 있어서,
    상기 2개의 내부 신호 사이의 위상차가 상기 메모리 수단으로부터 기록된 2개의 데이터를 판독하고 상기 양 데이터의 변화점을 검출하고, 상기 양 변화점에 대응하는 어드레스의 차와 기록 주기 시간과의 곱에 의해 양 변화점 사이의 시간을 구함에 의해 측정되는 것을 특징으로 하는 메모리 장치의 시험 방법.
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