DE4115084A1 - Vorrichtung zum testen einer halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung zum Testen einer Halbleiterspeichereinrichtung und spezieller auf eine Testvorrichtung, die einen Leitungs- oder Linienmo­ dustest ausführt, um den Zeitaufwand zum Testen der Speicher­ zellen und Speichereinrichtungen mit großer Speicherkapazität zu reduzieren.

Fig. 1 ist ein Blockschaltbild, das den Gesamtaufbau eines herkömmlichen dynamischen RAM mit einer Leitungs- oder Linien modustestschaltung zeigt. Nach Fig. 1 werden Adreßsignale A₀ bis A_k-l an einen Adreßpuffer 31 angelegt. Der Adreßpuffer 31 speichert die Adreßsignale A₀ bis A_k-l und legt Reihen­ adreßsignale an die Reihendecoder 36a und 36b an. Der Adreß­ puffer 31 legt Spaltenadreßsignale an den Spaltendecoder 40 an Der Adreßpuffer 31 legt Teile der Reihenadreßsignale an einen Timinggenerator (Eingabesteuerung) 32 an. Der Reihen­ decoder 36a wählt eine Wortleitung in einer Speicherzellen­ anordnung 35a aus. Der Reihendecoder 36b wählt eine Wort­ leitung in einer Speicherzellenanordnung 35b aus. Der Spal­ tendecoder 40 wählt Bitleitungen in den Speicherzellenanordnungen 35a und 35b aus. Der Timinggenerator 32 wird mit einem Reihenadreßabtastsignal , einem Spaltenadreßabtastsignal , einem Lese-/Schreib-Signal R/W und einem Chipzugriffs­ signal TE versorgt. Im Ansprechen auf den Teil des Reihen­ adreßsignals legt der Timinggenerator 32 ein Schaltsignal zum Steuern des Umschaltens zwischen Einschreiben/Auslesen von Daten in die und von der Speicherzellenanordnung 35a und Ein­ schreiben/Auslesen in die und von der Speicherzellenanordnung 35b an die Leseverstärker 37a und 37b an.

Eine Leitungsteststeuerung 33 legt ein Testmustersignal an die Datenregister 39a und 39b zur Ausführung einer Leitungs- oder Linienteststeuerung an. Die Übereinstimmungsnachweis­ schaltungen 38a und 38b ermitteln die Übereinstimmung/Nicht­ übereinstimmung der in den Datenregistern 39a und 39b gespei­ cherten Testmuster mit den in den Speicherzellen jeder Reihe der Speicheranordnungen 35a und 35b gespeicherten Daten. Wenn sie nicht miteinander übereinstimmen, gibt die Überein­ stimmungsnachweisschaltung eine Fehler-Flag über den Ein­ /Ausgangspuffer 34 aus.

Fig. 2 zeigt einen Teil des Aufbaus des dynamischen RAM nach Fig. 1. Das in Fig. 2 gezeigte Beispiel wird durch die Erfin­ der in ISSCC89 Digest of Technical papers FAM16.4 beschrie­ ben. Nach Fig. 2 ist eine Mehrzahl von Wortleitungen WL1, WL2, . . . in der Speicherzellenanordnung 35b angeordnet. Eine Mehrzahl von Bitleitungspaaren BL1 und , BL2 und , . . . ist so angeordnet, daß sie die Wortleitungen WL1 und WL2, . . . überkreuzen. Eine Speicherzelle MC ist jeweils mit einem Schnittpunkt der Wortleitungen WL1, WL2, . . . und der Bitlei­ tungen BL1, BL2, . . . verbunden. Die Bitleitungenspaare BL1 und BL1, BL2 und BL2, . . . sind jeweils mit Leseverstärkern 370b verbunden. Eine aus einer Exklusiv-ODER-Schaltung bestehende Übereinstimmungsnachweisschaltung 380b ist mit jedem der Le­ severstärker 370b verbunden. Jeder Leseverstärker 370b ist mit entsprechenden Knoten N1 und N2 über zugehörige Transfer­ transistoren 6 und 7 verbunden. Die zugehörige Übereinstim­ mungsnachweisschaltung 380b ist mit den Knoten N1 und N2 verbunden. Jeder Knoten N1 ist mit einem Datenausgabeanschluß A des Registers 390B verbunden, und jeder Knoten N2 ist mit ei­ nem Invertierte-Werte-Ausgabeanschluß B des zugehörigen Regi­ sters 390b verbunden. Jedes Register 390b ist aus einer soge­ nannten Ratio-Latch-Schaltung (Signalzwischenspeicherschal­ tung) gebildet, die zwei Inverter enthält, die zueinander parallel in umgekehrter Richtung angeordnet sind. Jedes Register 390b ist dafür vorgesehen, eine erwartete Datenein­ gabe zwischenzuspeichern. Jede der Übereinstimmungsnachweis­ schaltungen 380b ist dafür vorgesehen, die Übereinstimmung/ Nichtübereinstimmung der erwarteten Werte, die in dem zuge­ hörigen Register 390b zwischengespeichert sind, mit den in der Speicherzelle MC gespeicherten Daten nachzuweisen. Weiter sind die Knoten N1 und N2 mit den Haupt-Ein-/Aus-Leitungs­ paaren 10 über zugehörige Transfertransistoren 20 und 21 verbunden. Das Haupt-Ein-/Ausgabeleitungspaar 10, 11 ist mit dem Ein-/Ausgabepuffer 34, der in Fig. 1 gezeigt ist, verbun­ den. Eine Match-(Übereinstimmungs-)Leitung 9 zur Ausgabe des Ergebnisses des Leitungs-(Linien-)Tests ist mit jeder Über­ einstimmungsnachweisschaltung 390b verbunden. Die Matchlei­ tung 9 ist mit dem Ein-/Ausgabepuffer 34, der in Fig. 1 ge­ zeigt ist. verbunden. Die Transfertransistoren 6 und 7 werden durch ein von der Leitungsteststeuerung 33 angelegtes Takt­ signal Φ3 gesteuert. Die Transfertransistoren 20 und 21 werden durch Ausgangssignale Y1, Y2, . . . vom in Fig. 1 ge­ zeigten Spaltendecoder 40 gesteuert.

In Fig. 2 ist der Aufbau der Speicherzellenanordnung 35b, des Leseverstärkers 37b, der Übereinstimmungsnachweisschaltung 38b und des Datenregisters 39b gezeigt. Der Aufbau der Speicherzellenanordnung 35a des Leseverstärkers 37a, der Übereinstimmungsnachweisschaltung 38a und des Datenregisters 39a ist derselbe wie in Fig. 2 gezeigt.

Fig. 3 ist ein Flußdiagramm, das den Ablauf der Ausführung des Leitungs- oder Linienmodustests bei dem in Fig. 2 gezeig­ ten herkömmlichen dynamischen RAM zeigt. Fig. 4 zeigt eine Speicherzellenanordnung, die aus einer Matrix von m Reihen und n Spalten besteht. Fig. 5 zeigt ein Beispiel eines Test­ musters, wenn der Leitungsmodustest in einem herkömmlichen dynamischen RAM ausgeführt wird.

Der Ablauf der Ausführung des Leitungsmodustests im herkömmlichen dynamischen RAM wird im folgenden unter Bezugnahme auf die Fig. 1 bis 5 beschrieben. In der folgenden Beschreibung wird der Leitungsmodustest hauptsächlich für die Speicherzel­ lenanordnung 35b beschrieben. Es ist zu verstehen, daß der Leitungsmodustest für die Speicherzellenanordnung 35a nach dem gleichen Timing und auf die gleiche Art und Weise wie im folgenden beschrieben durchgeführt wird.

Zuerst wird das Einschreiben der Testdaten in die Speicher­ zellenanordnung 35b beschrieben. Zuerst wird ein Ausgangs­ signal Y1 aus den Ausgangssignalen Y1 bis Yn des Spaltendeco­ ders 40 ausgewählt und auf hohes Potential gesetzt, und die Transfertransistoren 20 und 21 der entsprechenden Spalte wer­ den leitfähig gemacht. Dementsprechend werden die Knoten N1 und N2 mit dem Haupt-Ein-/Ausgangs-Leitungspaar 10, 11 ver­ bunden. Der Wert des ersten Bits des Testmusters wird in das Register 390b der ersten Spalte über das Haupt-Ein-/Ausgangs- Leitungspaar 10, 11, die Transfertransistoren 20, 21 und über die Knoten N1 und N2 zwischengespeichert. Danach wird dieser Betriebsablauf für jede Reihe ausgeführt, und Zufallstestmu­ sterdaten werden in die Register 390b der entsprechenden Rei­ hen zwischengespeichert.

Dann werden die Transfertransistoren 6 und 7 jeder Reihe durch das Taktsignal Φ3 von der Leitungssteuerung 33 leitfähig gemacht. Infolgedessen werden die in die Register 390b jeder Reihe eingespeicherten Testmusterdaten auf die Bitleitungspaare BL1, f, . . . jeder Reihe über die entsprechenden Transfertransistoren 6 und 7 übertragen. Zu dieser Zeit ist die erste Wortleitung WL1 durch den Reihende­ coder 36b ausgewählt. Daher werden die Testmusterdaten, die auf die Bitleitungspaare BL1, , BL2 . . . übertragen sind, in jede der Speicherzellen eingeschrieben, die zur aus­ gewählten Wortleitung WL1 gehören. Jetzt werden, wenn die Speicherzellenanordnung 35b aus einer Matrix aus m Reihen und n Spalten, wie in Fig. 4 gezeigt, gebildet ist, die Testmu­ sterdaten einer Reihe, d. h. n Bits von Testmusterwerten, kollektiv in einer Reihe der Speicherzellen MC gleichzeitig eingeschrieben. Die Testdaten werden in die gesamte Speicher­ zellenanordnung 35b eingeschrieben, wenn der Schreibvorgang m-mal wiederholt wird, d. h. für alle Wortleitungen.

Im folgenden wird die Ausleseoperation beschrieben. Zuerst wird eine erste Wortleitung WL1 durch den Reihendecoder 36b ausgewählt. Die Daten einer Reihe von Speicherzellen MC, die zur ausgewählten Wortleitung WL1 gehören, werden auf die ent­ sprechenden Bitleitungen BL1, BL2 . . . ausgelesen. Zu dieser Zeit ist die Potentialdifferenz zwischen jeder der Bitleitun­ gen in Bitleitungspaaren BL1, , BL2, , . . . sehr klein, und daher wird die kleine Potentialdifferenz durch die zuge­ hörigen Leseverstärker 370b verstärkt. Währenddesen werden Musterdaten der erwarteten Werte im Register 390b gehalten. Zu dieser Zeit sind die Transfertransistoren 6 und 7 der ent­ sprechenden Spalten nicht leitend. Die Übereinstimmungsnach­ weisschaltung 380b jeder Spalte weist die Übereinstim­ mung/Nichtübereinstimmung der von den Speicherzellen MC der entsprechenden Spalte gelesenen und durch die Leseverstärker 370b verstärkten Daten mit dem erwarteten Wert, der im Regi­ ster 390b der entsprechenden Spalte zwischengespeichert ist, nach. Das Ergebnis des Nachweises durch die Übereinstimmungs­ nachweisschaltung 380b wird auf die Matchleitung 9 ausgege­ ben. Die Matchleitung 9 wird vorher vorgeladen, und die Über­ einstimmungsnachweisschaltung 380b entlädt das Potential der Matchleitung 9 auf niedrigem Pegel, wenn eine Nichtüberein­ stimmung nachgewiesen ist. Da der Ausgang jeder Übereinstim­ mungsnachweisschaltung 380b ODER-verdrahtet ist, wird das Po­ tential der Matchleitung 9 auf niedrigen Pegel entladen, wenn irgendeiner der aus den Speicherzellen MC, die zur ausgewähl­ ten Wortleitung WL1 gehören, ausgelesenen Werte mit den in den Registern 390b gehaltenen Werten nicht übereinstimmt. Auf die Matchleistung 9 wird zu dieser Zeit eine Fehler-Flag, die eine Nichtübereinstimmung anzeigt, ausgegeben. Das Auslesen und der Vergleich der gesamten Speicherzellenanordnung 35b ist abgeschlossen, wenn der Auslesevorgang (Leitungslesevor­ gang) zum Nachweis der Übereinstimmung m-mal ausgeführt wurde, d. h. für alle Wortleitungen.

Die für den Leitungsmodustest erforderliche Zeit T wird durch die folgende Gleichung (1) ausgedrückt, wobei die Operations­ zykluszeit mit tc bezeichnet wird.

T = n · tc + m · tc + m · tc = tc (2m + n) (1)

Das heißt, die Testzeit T ist die Summe der Schreibzeit des Registers, der Kopierschreibzeit und der Leitungs- oder Linienlesezeit.

In einem herkömmlichen dynamischen RAM, der eine Leitungs- oder Linienmodustestschaltung beinhaltet, kann das Testmuster in einer Richtung längs der Worteitung (im folgenden als X- Richtung bezeichnet) der Speicherzellenanordnung, wie in Fig. 5 gezeigt, wahllos verändert werden. Es kann jedoch nur ein Muster in Richtung der Bitleitung (im folgenden als Y-Rich­ tung bezeichnet) erzeugt werden. Die Ursache dafür ist, daß die Testmusterdaten einer Reihe in jedes der Datenregister 239a und 39b gesetzt werden und daß die gesetzten Testmuster­ daten wiederholt in die Speicherzellen MC jeder Reihe einge­ schrieben werden.

Beim Test eines dynamischen RAM großen Speichervermögens wur­ den verschiedene Testmuster vorgeschlagen, die Empfindlich­ keit beim Nachweis von gegenseitigen Störungen oder ähnlichen zwischen benachbarten Speicherzellen zu erhöhen. Es ist daher ausgesprochen wünschenswert, über eine Leiungs- oder Linien­ modustestschaltung zu verfügen, mit der mit mehreren oder vielen Testmustern getestet werden kann.

Der Anmelder hat eine Leitungs- oder Linienmodustestschaltung vorgeschlagen, die im folgenden beschrieben wird, um dieser Forderung gerecht zu werden.

Fig. 6 zeigt einen Teil einer Array-Struktur einer Halblei­ terspeichereinrichtung (eines dynamischen RAM), der die durch die Anmelder vorgeschlagene Leitungsmodustestschaltung ent­ hält. Die in Fig. 6 gezeigte Array-Struktur ist dieselbe wie die in Fig. 2 mit Ausnahme der folgenden Punkte, wobei einan­ der entsprechende Teile mit den gleichen Bezugszeichen be­ zeichnet sind und ihre Beschreibung hier nicht wiederholt wird. Die Knoten N1 und N2 jeder Spalte sind mit dem Daten­ ausgangsanschluß A und dem Invertierte-Daten-Ausgangsanschluß B des entsprechenden Registers 390b über die Transfertransi­ storen 14 bzw. 15 verbunden. Die Knoten N1 und N2 jeder Spalte sind mit dem Invertierte -Daten-Ausgangsanschluß B und dem Da­ tenausgangsanschluß A des entsprechenden Registers 390b über die Transfertransistoren 16 bzw. 17 verbunden. Die Transfer­ transistoren 14 und 15 werden durch das Taktsignal Φ1 gesteu­ ert, das von der Leitungsteststeuerung 33 nach Fig. 1 ange­ legt wird. Die Transfertransistoren 16 und 17 werden durch das Taktsignal Φ2 gesteuert, das durch die Leitungsteststeue­ rung 33 ausgegeben wird.

Fig. 7 ist ein Flußdiagramm, das den Betrieb des dynamischen RAM nach Fig. 6 verdeutlicht. Fig. 8 zeigt ein Beispiel des Testmusters, wenn der Leitungsmodustest im dynamischen RAM nach Fig. 6 ausgeführt wird. Der durch die Anmelder vorge­ schlagene Leitungsmodustest der vorliegenden Anmeldung wird im folgenden unter Bezugnahme auf die Fig. 6 bis 8 beschrie­ ben. Obgleich die Beschreibung des Ablaufes für den Leitungs­ modustest der Speicherzellenanordnung 35b gegeben wird, wird der Leitungsmodustest für die Speiocherzellenanordnung 35a nach demselben Timing und auf die gleiche Art und Weise wie der Leitungsmodustest für die Speicherzellenanordnung 35b ausgeführt.

Es wird die Einschreiboperation der Testdaten in die Speicherzellenanordnung 35b beschrieben. Zuerst wird ein Aus­ gangssignal Y1 aus den Ausgangssignalen Y1 bis Yn des Spal­ tendecoders 40 auf hohes Potential gesetzt, und die Transfer­ transistoren 20 und 21 der ersten Spalte werden leitend ge­ macht. Zur gleichen Zeit wird ein Taktsignal Φ1 auf H-Pegel von der Leitungsteststeuerung 33 an die Transfertransistoren 14 und 15 angelegt. Entsprechend werden die Transfertransi­ storen 14 und 15 leitend gemacht. Zu dieser Zeit ist das von der Leitungsteststeuerung 33 ausgegebene Taktsignal Φ2 auf L- Pegel. Daher sind die Transfertransistoren 16 und 17 im nichtleitenden Zustand. In diesem Stadium wird das erste der Testmusterdaten vom Ein-/Ausgangs-Leitungspaar 10, 11 einge­ geben und im Register 390b der ersten Spalte über die Trans­ fertransistoren 20, 21 und 14 und 15 zwischengespeichert. Da­ nach wird der gleiche Vorgang für entsprechende Spalten aus­ geführt, und Zufallstestmusterdaten D werden in die entspre­ chenden Register 390b eingeschrieben.

Dann wird an die Transfertransistoren 6, 7 jeder Spalte von der Leitungsteststeuerung 33 das Taktsignal Φ3 angelegt, und die Transfertransistoren 6 und 7 werden leitend gemacht. In­ folgedessen werden die Testmusterdaten D, die in jedem der Register 390b zwischengespeichert sind, auf die Bitleitungs­ paare BL1, f und , . . . jeder Spalte über die Trans­ fertransistoren 6 und 7 und die Knoten N1 unbd N2 jeder Spalte von den Transfertransistoren 14 und 15 jeder Spalte ausgege­ ben. Zu dieser Zeit werden, wenn die erste Wortleitung WL1 durch den Reihendecoder 36b selektiv angesteuert wird, die Zufalls-Testmusterdaten in jede der Speicherzellen MC, die zur ausgewählten Wortleitungen WL1 gehören, eingeschrieben. Durch diesen Kopierschreibvorgang werden die Zufalls-Testmu­ sterdaten D kollektiv in eine Reihe der Speicherzellen MC, die zur ausgewählten Wortleitung WL1 gehören, eingeschrieben.

Wenn die oben beschriebenen Transfertransistoren 14 und 15 nichtleitend und die Transfertransistoren 16 und 17 leitend gemacht werden, werden invertierte Daten D der Testmusterda­ ten D übertragen und in jede der Speicherzellen MC einge­ schrieben, die zur ausgewählten Wortleitung gehören.

Durch m-maliges Ausführen des oben beschriebenen Vorganges, d. h. für alle Wortleitungen, können Testmusterdaten in die gesamte Speicherzellenanordnung 35b wie im herkömmlichen dynamischen RAM eingeschrieben werden. Jetzt können durch Steuerung des Schaltens zwischen den Transistoren 14, 15 und den Transfertransistoren 16, 17 mittels Taktsignalen Φ1, Φ2 während m Transfervorgängen die Testmusterdaten D und die invertierten Daten zum Einschreiben in die Speicherzellen­ anordnung beliebig kombiniert werden. Infolgedessen wird das Einschreiben von Zufalls-Testmusterdaten in Richtung der Bit­ leitung, d. h. in Y-Richtung, möglich, was nach dem herkömm­ lichen Verfahren nicht möglich war.

Nun wird die Ausleseoperation beschrieben. Zuerst wird durch den Reihendecoder 36b eine erste Wortleitung WL1 ausgewählt. Die aus den zur ausgewählten Wortleitung WL1 gehörenden Speicherzellen MC auf die Bitleitungspaare BL1, BL1, BL2, BL2 . . . ausgelesenen Daten werden durch die zugehörigen Lesever­ stärker 370b verstärkt. Zu dieser Zeit werden die Testmuster­ daten der erwarteten Werte in jedem der Register 390b gehal­ ten. Die Transfertransistoren 6 und 7 sind nicht leitend.

Jede der Übereinstimmungsnachweisschaltungen 380b führt einen Nachweis der Übereinstimmung zwischen den aus den Speicher­ zellen MC auf jedes der Bitleitungspaare BL1, , BL2, , . . . ausgelesenen Werte mit den in jedem Register 370b zwi­ schengespeicherten Werten durch. Die Leitung der Transfer­ transistoren 14, 15 und der Transfertransistoren 16 und 17 wird entsprechend dem Vorgehen beim Kopierschreiben gesteu­ ert. Beispielsweise werden, wenn eine bestimmte Wortleitung ausgewählt ist und die Transfertransistoren 14 und 15 beim Kopierschreiben leitfähig gemacht werden, wenn die besagte Wortleitung beim Auslesen ausgewählt ist, die Transfertransistoren 14 und 15 wie beim Kopierschreiben leitfähig ge­ macht. Auf der anderen Seite werden, wenn beim Kopierschrei­ ben die Transistoren 16 und 17 leitend gemacht wurden, beim Lesen die Transfertransistoren 16 und 17 leitend gemacht. Das Ergebnis des von jeder der Übereinstimmungsnachweisschaltun­ gen 380b durchgeführten Nachweises wird auf die Matchleitung 9 ausgegeben. Zu dieser Zeit wird, wenn einer der Werte der Speicherzelle MC, die zur ausgewählten Wortleitung WL1 gehö­ ren, mit den Werten des Registers 390b nicht übereinstimmt, der Pegel der Matchleitung 9 auf niedrigen Pegel entladen und eine Fehler-Flag als Ergebnis des Tests ausgegeben. Die Aus­ lese- und Vergleichsoperationen der Speicherzellenanordnung 35b als Ganzes ist vollendet, wenn die oben beschriebene Auslese­ operation m Male, d. h. für alle Wortleitungen, ausgeführt wurde.

Die für den Leitungsmodustest in dem in Fig. 6 gezeigten dy­ namischen RAM erforderliche Zeit T ist dieselbe wie im her­ kömmlichen Beispiel nach Fig. 2, d. h. T=tc · (2m+n).

Der Testvorgang unter Nutzung eines Prüfmusters wie in Fig. 8, der in einem herkömmlichen RAM nach Fig. 2 nicht reali­ siert werden könnte, wird unter Bezugnahme auf das Flußdia­ gramm der Fig. 7 beschrieben. Zuerst werden in das entspre­ chende Register 390b "0" und "1" abwechselnd eingeschrieben. Dann wird beim Kopierschreiben, wenn das niedrigstwertige Bit des Reihenadreßsignals, das eine der Wortleitungen auswählt, "0" ist, ein Taktsignal Φ1 aktiviert, und die Transfertransi­ storen 14 und 15 werden leitend gemacht. Infolgedessen werden die Testmusterdaten D auf die Speicherzellen MC der zu dieser Zeit ausgewählten Reihe übertragen. Währenddessen wird, wenn das niedrigstwertige Bit des Reihenadreßsignals "1" ist, das Taktsignal Φ2 aktiviert, und die Transfertransistoren 16 und 17 werden leitend gemacht. Infolgedessen werden die inver­ tierten Daten der Testmusterdaten D auf die Speicherzellen MC der Reihe übertragen, die zu dieser Zeit durch die ent­ sprechenden Register 390b ausgewählt sind. Auf diese Weise wird das Prüfmuster, wie in Fig. 8 gezeigt, in die Speicher­ zellenanordnung 35b eingeschrieben.

Beim Auslesevorgang wird, wenn das niedrigstwertige Bit des Reihenadreßsignals, das eine der Wortleitungen auswählt, "0" ist, das Taktsignal Φ1 aktiviert, und die Transfertransistoren 14 und 15 werden leitend gemacht. Daher führt die Über­ einstimmungsnachweisschaltung 380b den Nachweis der Überein­ stimmung zwischen den Testmusterdaten D der erwarteten Werte und der aus den Speicherzellen MC der zu dieser Zeit ausge­ wählten Reihe ausgelesenen Daten aus. Wenn das niedrigstwertige Bit des Reihenadreßsignals "1" ist, wird das Taktsignal Φ2 aktiviert, und die Transfertransistoren 16 und 17 werden leitend gemacht. Entsprechend wird der Nachweis der Überein­ stimmung zwischen den invertierten Testmusterdaten D der er­ warteten Werte und der von den Speicherzellen MC der zu die­ ser Zeit ausgewählten Spalte ausgelesenen Werte ausgeführt. Wenn es einen Fehler gibt, wird die Fehler-Flag ausgegeben.

Wie oben beschrieben, können durch die Leitungs- oder Linien­ modustestschaltung im dynamischen RAM nach Fig. 6 zufällige Testdaten nicht nur in X-Richtung, sondern auch in Y-Richtung der Speicherzellenanordnung geschrieben werden. Die für den Leitungsmodustest erforderliche Zeit ist jedoch dieselbe wie die im Leitungsmodustest des herkömmlichen dynamischen RAM nach Fig. 2 benötigte Zeit. Genauer gesagt, ist die Leitungs­ modustestschaltung des dynamischen RAM nach den Fig. 2 und 6 in der Lage, in den Datenregistern zwischengelagerte Test­ musterdaten kollektiv in Speicherzellen einer Reihe einzu­ schreiben. Dieser Vorgang muß jedoch für die Anzahl der Rei­ hen (m Reihen in Fig. 4) der Speicherzellenanordnung wieder­ holt werden. Es wird eine Leitungsmodustestschaltung, die zum Einschreiben der Testmusterdaten in den Speicherzellen mit höherer Geschwindigkeit in der Lage ist, gewünscht.

Es ist Aufgabe der vorliegenden Erfindung, eine Testvorrich­ tung bereitzustellen, bei der Zufallstestdaten in beide Rich­ tungen der Wortleitungen als auch der Bitleitungen einer Speicherzellenanordnung in einer Halbleiterspeicheranordnung eingeschrieben werden können und bei der das Einschreiben der Testdaten mit hoher Geschwindigkeit erfolgt.

Die erfindungsgemäße Testvorrichtung für eine Halbleiterspei­ chereinrichtung ist für eine Halbleiterspeichereinrichtung geeignet, die eine Speicherzellenanordnung mit einer Mehrzahl von Speicherzellen in einer Matrix einer Mehrzahl von Reihen und Spalten aufweist. Die erfindungsgemäße Testvorrichtung weist eine Datenspeichereinrichtung, eine Einrichtung zum Be­ stimmen einer Reihe zum Einschreiben der Testdaten und eine Übertragungseinrichtung auf. Die Testdatenspeichereinrichtung speichert Testdaten für die Speicherzellen einer Reihe in der Speicherzellenanordnung. Die Einrichtung zum Bestimmen der Reihe des Einschreibens der Testdaten bestimmt kollektiv einige Reihen in der Speicherzellenanordnung in einem ersten Testdatenschreibmodus und bestimmt kollektiv die verbleiben­ den Reihen in der Speicherzellenanordnung in einem zweiten Testdatenschreibmodus. Die Übertragungseinrichtung überträgt die in der Testdatenspeichereinrichtung gespeicherten Daten oder deren invertierte Daten auf die Speicherzellenanordnung. Die durch die Übertragungseinrichtung übertragenen Testdaten werden durch die Testdatenschreibeinrichtung in die zu einer ausgewählten Reihe gehörenden Speicherzellen eingeschrieben.

Bei der vorliegenden Erfindung werden die in der Testdaten­ speichereinrichtung gespeicherten Testdaten einer Reihe als Ganzes in die Speicherzellenanordnung durch eine zweistufige Schreiboperation eingeschrieben, d. h. durch ein erstes kol­ lektives Einschreiben von Daten in einige Reihen der Speicherzellenanordnung im ersten Testdateneinschreibmodus, und kollektives Einschreiben der Daten in die verbleibenden Reihen der Zellenanordnung im zweiten Testdateneinschreibmo­ dus. Daher kann das Einschreiben der Testdaten bei sehr hoher Geschwindigkeit ausgeführt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockschaltbild, das den Gesamtaufbau eines herkömmlichen dynamischen RAM zeigt, der eine Leitungs- oder Linienmodustest­ schaltung enthält,

Fig. 2 einen Teil der Array-Struktur des herkömm­ lichen dynamischen RAM, der die Leitungsmo­ dustestschaltung enthält,

Fig. 3 ein Flußdiagramm zur Beschreibung des Ab­ laufes der Ausführung des Leitungsmodus­ tests im herkömmlichen dynamischen RAM nach Fig. 2,

Fig. 4 eine als eine Matrix m×n gebildete Speicherzellenanordnung,

Fig. 5 ein Beispiel eines Testmusters, wenn der Leitungsmodustest im herkömmlichen dynamischen RAM ausgeführt wird,

Fig. 6 einen Teil einer Array-Struktur eines dyna­ mischen RAM, der eine Leitungsmodustest­ schaltung enthält, wie sie durch die Anmel­ der vorgeschlagen wurde,

Fig. 7 ein Flußdiagramm zur Beschreibung des Be­ triebs des dynamischen RAM nach Fig. 6,

Fig. 8 ein Beispiel eines Testmusters für den dy­ namischen RAM nach Fig. 6,

Fig. 9 ein Blockschaltbild, das den Gesamtaufbau eines dynamischen RAM zeigt, der eine Lei­ tungsmodustestschaltung gemäß einer Ausfüh­ rungsform enthält,

Fig. 10 eine Detaildarstellung des Schaltungsauf­ baus der in Fig. 9 gezeigten Ausführungs­ form,

Fig. 11 Beziehungen zwischen der Speicherzellenan­ ordnung 35b und Sätzen von Reihenadreßsi­ gnalen in Register 411 bei der in Fig. 9 und 10 gezeigten Ausführungsform,

Fig. 12 ein Timingdiagramm zur Beschreibung des Vorganges des Einschreibens der Testdaten bei der in Fig. 9 und 10 gezeigten Ausfüh­ rungsform,

Fig. 13a bis 13d schematisch den Betrieb des Zustands des Einschreibens und Auslesens der Testdaten eines Prüfmusters bei der Ausführungsform nach Fig. 9 und 10.

Fig. 9 ist ein Blockschaltbild, das den Gesamtaufbau eines dynamischen RAM mit einer Leitungsmodustestschaltung nach einer Ausführungsform zeigt. Gemäß der Abbildung sind eine Reihenauswahlschaltung 41a und eine Schalteinheit 42a zwi­ schen der Speicherzellenanordnung 35a und einem Reihendecoder 36 vorgesehen. Analog sind eine Reihenauswahlschaltung 41b und eine Schalteinheit 42b zwischen der Speicherzellenanord­ nung 35b und einem Reihendecoder 36b vorgesehen. Reihenadreß­ signale RA₀ bis RA_k-1 werden vom Adreßpuffer 31 an die Rei­ henauswahlschaltungen 41a und 41b angelegt. Ein Schreibsteu­ ersignal W wird vom Timinggenerator 32 an die Reihenauswahl­ schaltungen 41a und 41b angelegt. Zusätzlich werden Taktsi­ gnale Φ1′ und Φ2′ von einer Leitungsteststeuerung 33 an die Reihenauswahlschaltungen 41a und 41b angelegt. Ein Erwartete- Werte-Schaltsteuersignal R wird von den Reihenauswahl­ schaltungen 41a und 41b an die Leitungsteststeuerung 33 angelegt.

Das Schreibsteuersignal W wird an die Schalteinheiten 42a und 42b vom Timinggenerator 32 angelegt. Das Leitungsmodustest­ signal LMT wird vom Timinggenerator 32 an die Schalteinheiten 42a und 42b angelegt. Andere Teile bzw. Abschnitte sind die­ selben wie im dynamischen RAM nach Fig. 6, wobei entsprechen­ de Teile durch die gleichen Bezugszeichen bezeichnet wurden und deren Beschreibung nicht wiederholt wird.

Fig. 10 ist ein Schlatbild, das detaillierter die Merkmale der in Fig. 9 gezeigten Ausführungsform zeigt, das heißt die Reihenauswahlausschaltung 41b, die Schalteinheit 42b und deren periphere Abschnitte. Der Aufbau der Reihenauswahlschaltung 41b und der Schalteinheit 42b wird im folgenden unter Bezug­ nahme auf die Fig. 10 beschrieben. Es ist zu verstehen, daß die Reihenauswahlschaltung 41a und die Schalteinheit 42a den gleichen Aufbau haben, wie in Fig. 10 gezeigt.

Unter Bezugnahme auf Fig. 10 weist die Reihenauswahlschaltung 41b Register 411 auf, die jeweils einer Wortleitung zugeord­ net sind. Jedes der Register 411 ist als Ratio-Latch-Schal­ tung gebildet, bei der zwei Inverter parallel in umgekehrter Richtung miteinander verbunden sind. Reihenadreßabtastsignale RA₀ bis RA_k-1 werden an die Datenausgabeanschlüsse C jedes Registers 411 über einen Transistor 412 angelegt. Ein Schreibsteuersignal vom Timinggenerator 32 der Fig. 9 wird durch einen Inverter 413 invertiert und an das Gate des Tran­ sistors 412 angelegt. Ein Transistor 414 ist zwischen den Da­ tenausgabeanschluß C jedes Registers 411 und die entspre­ chende Wortleitung geschaltet. Ein Transistor 415 ist zwi­ schen den Invertierte-Daten-Ausgangsanschluß D jedes Registers 411 in die entsprechende Wortleitung geschaltet. Der Transistor 414 wird durch das Taktsignal Φ1′ von der Leitungs­ teststeuerung 33, wie in Fig. 9 gezeigt, gesteuert. Jeder Transistor 415 wird durch das Taktsignal Φ2′ von der Lei­ tungssteuerung 33 der Fig. 9 gesteuert. Der Datenausgabe­ anschluß C jedes Registers 411 ist mit einer Signalleitung 418 über entsprechende Transistoren 416 und 417 verbunden. Das Gate jedes Transistors 416 ist mit der entsprechenden Wortleitung verbunden. Das Schreibsteuersignal wird vom Timinggenerator 32 der Fig. 9 an das Gate jedes Transistors 417 angelegt. Wenn die Transistoren 416 und 417 leitend ge­ macht werden, wird ein Erwartete-Werte-Schaltsteuersignal R auf die Signalleitung 418 ausgegeben. Das Erwartete-Werte- Schaltsteuersignal R wird an die Leitungsteststeuerung 33 der Fig. 9 angelegt.

Die Schalteinheit 42b weist ein ODER-Gatter 420 und eine Mehrzahl von Transistoren 421 auf, die jeweils einer Wortlei­ tung zugeordnet sind. Das Schreibsteuersignal vom Timingge­ nerator 32 der Fig. 9 wird an einen Eingangsanschluß des ODER-Gatters 420 angelegt. Das Leitungsmodustestsignal LMT von der Leitungsteststeuerung 33 der Fig. 9 wird an den ande­ ren Eingangsanschluß des ODER-Gatters 420 angelegt. Jeweils ein Transistor 421 ist zwischen die entsprechende Wortleitung und den entsprechenden Ausgangsanschluß des Reibendecoders 36b geschaltet . Die Ausgabe des ODER-Gatters 420 wird an das Gatter des jeweiligen Transistors 421 angelegt.

Der Aufbau der Leseverstärker 37a und 37b, der Übereinstim­ mungsnachweisschaltugen 38a und 38b, der Datenregister 39a und 39b, des Spaltendecoders 40 und der peripheren Schaltung sind dieselben wie in Fig. 6 gezeigt.

Fig. 11 zeigt eine Beziehung zwischen der Speicherzellenan­ ordnung 35b und den Reihenadreßsigalen, die in dem zur Rei­ henauswahlschaltung 41b gehörenden Register 411 gesetzt sind. Fig. 12 ist ein Timingdiagramm zur Beschreibung des Betriebes beim Einschreiben der Testdaten. Die Fig. 13A bis 13D zeigen schematisch den Betriebszustand des Einschreibens und Auslesens von Testdaten bei der in Fig. 10 gezeigten Ausführungs­ form. Im folgenden wird der Betrieb einer Ausführungsform un­ ter Bezugnahme auf die Fig. 9 bis 13 und 6 beschrieben. Bei dieser folgenden Beschreibung wird hauptsächlich der Lei­ tungsmodustestbetrieb für die Speicherzellenanordnung 35b be­ schrieben. Der Leitungsmodustestbetrieb für die Speicherzel­ lenanordnung 35a ist zur gleichen Zeit und auf die gleiche Weise wie der Leitungsmodustestbetrieb für die Speicherzel­ lenanordnung 35b ausgeführt.

Der Vorgang des Einschreibens von Testdaten in die Speicher­ zellenanordnung 35b wird zuerst beschrieben. Zuerst werden, wie beim Betrieb des dynamischen RAM der Fig. 6, der oben be­ schrieben wurde, die Testmusterdateien in jeder der Register 390b des Datenregisters 39b gesetzt. Zu dieser Zeit sind sowohl das Schreibsteuersignal W als auch das Leitungsmodus­ testsignal LMD auf L-Pegel wie in Fig. 12 gezeigt. Infolge­ dessen nimmt der Ausgang des ODER-Gatters 420 L-Pegel an und alle Transistoren 421 sind im nichtleitenden Zustand. Damit sind die Wortleitungen WL1, WL2, . . . elektrisch vom Reihende­ coder 36b getrennt. Da das Schreibsteuersignal Q auf L-Pegel ist, nimmt der Ausgang jedes der Inverter 413 H-Pegel an, und dementsprechend wird jeder der Transistoren 412 leitend ge­ macht. Infolgedessen werden die Reihenadreßsignale RA₀ bis RA_k-1 vom Adreßpuffer in jedem Register 411 zwischengespei­ chert. Die Reihenadreßsignale RA₀ bis RA_k-1werden nämlich, wie in Fig. 11 gezeigt, in dieser Reihenfolge, mit der ersten Reihe des Registers 411 beginnend, gesetzt. Daher wird das höchstwertige Signal RA_k-1 des Reihenadreßsignals in das k-te Register 411 geladen, und die Reihenadreßsignale werden in der Reihenfolge ab RA₀, beginnend mit dem k+1. Register 411 geladen. Die Reihenadreßsignale werden auf die gleiche Weise in die anderen Register 411 geladen. Das Laden der Rei­ henadreßsignale RA₀ bis RA_k-1 in die Register 411 wird im Zeitraum des Ladens der Testmusterdaten in die Register 390b ausgeführt. Nun wird der Vorgang des Einschreibens der Test­ musterdaten, die in jedes der Register 390b geladen sind, in die Speicherzellen MC der Speicherzellenanordnung 35b be­ schrieben. In diesem Falle ist ebenfalls jeder Transistor 421 der Schalteinheit 42b im nichtleitenden Zustand, und die Wortleitungen WL1, WL2 . . . sind vom Reihendecoder 360b ge­ trennt. In diesem Zustand wird, wenn das niedrigstwertige Bit des Reihenadreßsignals, das an den Adreßpuffer 31 angelegt ist, "0" ist, das Taktsignal Φ1 von der Leitungsteststeuerung 33 aktiviert, und die Transfertransistoren 14 und 15 der Fig. 6 werden leitend gemacht. Infolgedessen werden die in jedem der Register 390b zwischengespeicherten Testmusterdaten D auf die Bitleitungspaare BL1, , BL2, , . . . BLn und übertragen. Zu dieser Zeit wird auch im Ansprechen auf das niedrigstwertige Bit "0" des Reihenadreßsignals das Taktsi­ gnal Φ1′ aktiviert, und jeder der Transistoren 414 in der Reihenauswahlschaltung 41b wird leitend gemacht. Dementspre­ chend wird der Datenausgabeanschluß C jedes Register 411 mit der entsprechenden Wortleitung verbunden. Zu dieser nimmt, da der Datenausgabeanschluß C des Registers 411, in das das Rei­ henadreßsignal "1" geladen ist, auf H-Pegel ist, das Poten­ tial der diesem Register entsprechenden Wortleitung H-Pegel an. Daher werden die von jedem Register 390b auf die Bit­ leitungspaare BL1, f, , . . . BLn und übertrage­ nen Testmusterdaten D nach Fig. 6 in jede der Speicherzellen MC eingeschrieben, die zu der Wortleitung gehören, die zu je­ ner Zeit auf H-Pegel gesetzt ist. Dieser Vorgang ist der er­ ste Dateneinschreibmodus. Währenddessen werden, wenn das niedrigstwertige Bit des Reihenadreßsignale "1" ist, Taktsi­ gnale Φ2 und Φ2′ der Leitungsteststeuerung 33 aktiviert, d. h. auf H-Pegel gesetzt. Infolgedessen werden die Transfer­ transistoren 16 und 17 leitend gemacht, und die invertierten Daten der Testmusterdaten D, die in jedem der Register 390b zwischengespeichert sind, werden auf die Bitleitungspaare BL1, f, , . . . BLn und übertragen. Alle Transi­ storen 41 der Reihenauswahlschaltung 41b werden leitend ge­ macht. Infolgedessen wird der Invertierte-Daten-Ausgangsan­ schluß D jedes Registers 411 mit der entsprechenden Wortlei­ tung verbunden. Zu dieser Zeit wird der Invertierte-Daten- Ausgangsanschluß D des Registers 411, in dem das Reihenadreß­ signal "0" ist, auf H-Pegel gesetzt. Daher nimmt das Poten­ tial der zum Register 411, das das Spaltenadreßsignal "0" speichert gehörenden Wortlaut H-Pegel an. Infolgedessen werden die invertierten Testmusterdaten , die aus allen Re­ gistern 370b übertragen wurden, in alle zu den Wortleitungen, die zu diesem Zeitpunkt auf H-Pegel sind, gehörende Speicher­ zellen eingeschrieben. Dieser Betriebsmodus ist der zweite Testdateneinschreibmodus.

Vorher wird in jedem Register entweder "1" oder "0" zwischen­ gespeichert. Daher werden im oben beschriebenen ersten Test­ dateneinschreibmodus die Testmusterdaten D in Speicherzellen mehrerer Reihen (bei denen die Register 411 "1" speichern) eingeschrieben, und im zweiten Testdateneinschreibmodus wer­ den die invertierten Daten D in die Speicherzellen der ver­ bleibenden Spalten (der Spalten, bei denen die Register 411 "0" speichern) eingeschrieben. Damit wird das Einschreiben des Testmusters in die Speicherzellenanordnung 35b mit zwei Einschreiboperationen vollzogen, d. h. einer Einschreibopera­ tion im ersten Testdateneinschreibmodus und einer Einschreib­ operation im zweiten Testdateneinschreibmodus. Das Einschreiben der Testmusterdaten in die Speicherzellen kann daher sehr schnell erfolgen im Vergleich zur Einschreiboperation beim herkömmlichen dynamischen RAM (Fig. 2) und dem dynamischen RAM (Fig. 6), der durch die Anmelder vorgeschlagen wurde.

Jetzt wird die Ausleseoperation bei der vorliegenden Ausfüh­ rungsform beschrieben. Beim Auslesen nimmt das Schreibsteuer­ signal vom Timinggenerator 33 H-Pegel an, und damit nimmt der Ausgang des ODER-Gatters in der Schalteinheit 42b H-Pegel an. Daher werden alle Transistoren 421 leitend. Infolgedessen werden die Wortleitungen WL1, WL2 . . . mit dem Reihendecoder 36b verbunden. Das heißt, die Ausgabe des Reihendecoders 36b wird direkt auf die Wortleitung WL1, WL2 . . . übertragen. Nun sei angenommen, daß der Reihendecoder 36b die erste Wortlei­ tung WL1 auswähle, um das Potential der Wortleitung WL1 auf "H" anzuheben. Zu diesem Zeitpunkt ist das Potential der an­ deren Wortleitung auf L-Pegel. Daher ist von den Transistoren 416 nur der Transistor 416 der ersten Reihe leitend. Zu die­ ser Zeit ist, da das Schreibsteuersignal W auf H-Pegel ist, der Transistor 417 leitend. Daher weren die im Register 411 der ersten Reihe zwischengespeicherten Daten an die Leitungs­ teststeuerung 33 über die Transistoren 416, 417 als Erwar­ tete-Werte-Schaltsteuersignal R angelegt. Die Leitungstest­ steuerung 33 bestinmmt auf der Grundlage des Erwartete-Werte- Schaltsteuersignales R, das vom Register 411 der ersten Reihe geliefert wird, ob die Transfertransistoren 14 und 15 oder 16 und 17 leitend gemacht werden sollen. Genauer gesagt, wenn das Reihenadreßsignal "1" in das Register 411 der ersten Reihe geladen ist, werden die Testmusterdaten D in die Speicherzellen MC der ersten Reihe geschrieben, und damit wird das Taktsignal Φ1 aktiviert, um die Transfertransistoren 14 und 15 leitend zu machen. Im Ergebnis dessen führt jede Übereinstimmungsnachweisschaltung 380b einen Übereinstim­ mungsnachweis zwischen den Testmusterdaten D, die aus jeder der Speicherzellen MC, die zur ausgewählten Wortleitung WL gehören, ausgelesen wurden, und den erwarteten Werten D, die aus jedem der Register 390b übertragen wurden, aus. Wenn das Reihenadreßsignal "0" im Register 411 der ersten Reihe zwi­ schengespeichert ist, bedeutet dies, daß die invertierten Da­ ten D der Testmusterdaten D in jeder der Speicherzellen MC gespeichert sind, die zur ausgewählten Wortleitung WL1 gehö­ ren, so daß die Leitungsteststeuerung 33 das Taktsignal Φ2 aktiviert, um die Transfertransistoren 16 und 17 leitend zu machen. Infolgedessen werden die invertierten Daten der Testmusterdaten D, die in jedes der Register 390b eingespeichert sind, an alle Übereinstimmungsnachweisschaltungen 380b angelegt. Daher führen alle Übereinstimmungsnachweisschaltun­ gen 380b einen Übereinstimmungsnachweis zwischen den inver­ tierten Daten , die in jeder der Speicherzellen MC, die zur ausgewählten Wortleitung WL1 gehören, gespeichert sind, und den invertierten Daten , die aus den Registern 390b über­ tragen wurden, aus. Die Auslese-/Vergleichsoperation der gesamten Speicherzellenanordnung 35b ist abgeschlossen, wenn die oben beschriebenen Operationsfolge m-mal ausgeführt wurde, d. h. für alle Wortleitungen.

Der Ablauf des Einschreibens der Prüfmusterdaten in die Speicherzellenanordnung 35b wird unter Bezugnahme auf die Fig. 13A und 13B beschrieben. Zuerst werden, wie in Fig. 13A gezeigt, "1" und "0" abwechselnd als Testmusterdaten in die Register 390b geladen. Analog werden "1" und "0" abwechselnd als Reihenadreßsignale in die Register 411 geladen. Im oben beschriebenen ersten Dateneinschreibmodus werden die in den Registern 390b zwischengespeicherten Testmusterdaten D so, wie sie sind, an die entsprechenden Bitleitungen der Speicherzellenanordnung 35b angelegt. Analog werden die in den Registern 411 zwischengespeicherten Daten so, wie sie sind, an die entsprechenden Wortleitungen der Speicherzellen­ anordnung 35b angelegt. Damit nimmt das Potential der zu den Registern 411 gehörenden Wortleitungen, die "1" speichern, H- Pegel an. Genauer gesagt, in der Mehrzahl der Wortleitungen in der Speicherzellenanordnung 35b hat jede zweite Wortlei­ tung, d. h. die Hälfte aller Wortleitungen, ein Potential auf H-Pegel. Die Testmusterdaten D aus den Registern 390b werden in jede der Speicherzellen MC, die zu den auf H-Pegel befind­ lichen Wortleitungen gehören, eingeschrieben. Im oben be­ schriebenen zweiten Testdateneinschreibmodus werden die in den Registern 390a gespeicherten invertierten Daten der Testmusterdaten D auf die Bitleitungspaare in der Speicher­ zellenanordnung 35b so übertragen, wie in Fig. 13B gezeigt. Zu dieser Zeit werden die invertierten Daten der in den Regi­ stern 411 zwischengespeicherten Daten an die Wortleitungen in der Speicherzellenanordnung 35b angelegt. Daher nimmt das Potential der zu den Registern 411, die "0" speichern, ge­ hörenden Wortleitungen H-Pegel an. Das heißt, das Potential der Wortleitungen, die zu den verbleibenden Reihen gehören, bei denen die Testmusterdaten nicht im ersten Testdatenein­ schreibmodus nach Fig. 13A eingeschrieben wurden, nimmt H-Pe­ gel an. Die invertierten Daten der Testmusterdaten D, die in den Registern 390a gespeichert sind, werden in jede der Speicherzellen MC, die zu den Wortleitungen gehören, die auf H-Pegel sind, eingeschrieben. Auf diese Weise werden Prüfmu­ ster-Testmusterdaten, wie in Fig. 13B gezeigt, in die Speicherzellen MC der Speicherzellenanordnung 35b einge­ schrieben.

Der Vorgang des Auslesens der Daten aus der Speicherzellenan­ ordnung 35b, in die die Prüfmusterdaten nach Fig. 13B einge­ schrieben wurden, wird unter Bezugnahme auf die Fig. 13C und 13D beschrieben. Zuerst werden, wenn die Testmusterdaten aus jeder der Speicherzellen MC der ersten Reihe 13C ausgelesen werden sollen, die in jedem der Register 390a zwischengespei­ cherten Testmusterdaten D direkt an die Überenstimmungsnach­ weisschaltung 380b angelegt. Die Ursache dafür ist, daß die Testmusterdaten D, die in den Registern 390a zwischengespei­ chert sind, in jede der Speicherzellen MC der erste Reihe so eingeschrieben wurden, wie sie sind (siehe Fig. 13A). Wenn die Testdaten aus jeder der Speicherzellen MC der zweiten Reihe ausgelesen werden sollen, werden die invertierenden Daten der Testmusterdaten D, die in den Registern 390a gespei­ chert sind, an jede der Übereinstimmungsnachweisschaltungen 380n angelegt, wie in Fig. 13D gezeigt. Die Ursache dafür ist, daß die invertierten Daten D der Testmusterdaten D, die in den Registern 390a gespeichert sind, in jede der Speicher­ zellen MC der zweiten Reihe eingeschrieben wurden (siehe Fig. 13B). Danach werden der Vorgang der Fig. 13C und der Vorgang nach 13D abwechselnd ausgeführt. Das Umschalten der er­ warteten Werte, die an jede der Übereinstimmungsnachweis­ schaltungen 380b angelegt sind, wird in Abhängigkeit davon gesteuert, ob "1" oder "0" in dem Register 411 gespeichert ist, das zu dem zu dieser Zeit ausgewählten Wortleitung ge­ hört. Diese Steuerung wird durch die Leitungsteststeuerung 33 der Fig. 9 wie oben beschrieben ausgeführt.

Obgleich die Anwendung der vorliegenden Erfindung auf einen dynamischen RAM beschrieben wurde, kann diese auch auf einen statischen RAM angewendet werden.

Wie oben beschrieben, können Testdaten eines Zufallmusters in jede der Speicherzellen nicht nur in eine Richtung längs der Wortleitung, sondern auch in die Richtung längs der Bitlei­ tung eingeschrieben werden. Das Einschreiben der Testdaten in jede der Speicherzellen kann in zwei Einschreibvorgängen aus­ geführt werden, d. h. durch eine Einschreiboperation im er­ sten Testdateneinschreibmodus und eine Einschreiboperation im zweiten Testdateneinschreibmodus, wodurch eine hohe Schreib­ geschwindkgeit möglich wird. Nach dem Stand der Technik und dem vorangehenden Vorschlag der Anmelder betrug die zum Ein­ schreiben der Testdaten benötigt Zeit T T=tc · n+tc · m (n: An­ zahl der Spalten, m: Anzahl der Reihen), während erfindungs­ gemäß die Zeit T zum Einschreiben signifikat auf T=tc · n+tc · 2 verringert werden kann.

Claims (12)

1. Vorrichtung zum Testen einer Halbleiterspeichereinrichtung mit einer Speicherzellenanordnung (35a, 35b) mit einer Mehr­ zahl von in einer Matrix aus einer Mehrzahl von Reihen und Spalten angeordneten Speicherzellen (MC), mit
einer Testdatenspeichereinrichtung (39a, 39b) zum Speichern von Testdaten für Speicherzellen einer Reihe der Speicherzel­ lenanordnung (35a, 35b),
einer Einrichtung (41a, 41b) zur Auswahl einer Reihe zum Ein­ schreiben der Testdaten, die kollektiv einige Reihen in der Speicherzellenanordnung (35a, 35b) in einem ersten Testdaten­ einschreibmodus auswählt und kollektiv die verbleibenden Rei­ hen in der Speicherzellenanordnung (35a, 35b) in einem zwei­ ten Testdateneinschreibmodus auswählt, und
einer Übertragungseinrichtung (14 bis 17) zum Übertragen der in der Testdatenspeichereinrichtung (39a, 39b) gespeicherten Testdaten oder deren invertierter Daten in die Speicherzel­ lenanordnung,
wobei die durch die Übertragungseinrichtung (14 bis 17) über­ tragenen Testdaten in jede der zu einer durch die Auswahlein­ richtung (41a, 41b) zur Auswahl einer Reihe zum Einschreiben der Testdaten.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Wortleitungen (WL1, WL2, . . .) in entsprechenden Reihen und Bitleitungen (BL1, BL2, . . .) in entsprechenden Spalten in der Speicherzellenanordnung (35a, 35b) angeordnet sind,
jede der Mehrzahl von Speicherzellen (MC) an einem Schnitt­ punkt einer der Wortleitungen mit einer der Bitleitungen an­ geordnet ist,
wobei die Halbleiterspeichereinrichtung weiter eine Wortlei­ tungsauswahleinrichtung (36a, 36b)., die auf ein angelegtes Reihenadreßsignal zur Auswahl einer der Wortleitungen rea­ giert, und
eine Bitleitungsauswahleinrichtung (40), die auf ein angeleg­ tes Spaltenadreßsignal zur Auswahl einer der Bitleitungen reagiert, enthält.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Auswahleinrichtung (41a, 41b) zur Auswahl einer Spalte zum Einschreiben der Testdaten aufweist:
eine Mehrzahl erster Registereinrichtungen (411), von denen jeweils eine einer Wortleitung zugeordnet ist, und
Datenzuführungseinrichtungen (414, 415) zum Zuführen der in den ersten Registereinrichtungen (411) gespeicherten Daten oder der invertierten Daten zu den entsprechenden Wortleitun­ gen im ersten Testdateneinschreibmodus und zum Zuführen der in den ersten Registereinrichtungen (411) gespeicherten Daten oder invertierten Daten, die im ersten Testdateneinschreibmo­ dus den entsprechenden Wortleitungen nicht zugeführt wurden, im zweiten Tastdateneinschreibmodus.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß jede der ersten Registereinrichtungen (411) eine Latchschal­ tung vom Ratio-Typ aufweist, die einen Datenausgangsanschluß (C) und einen Invertierte-Daten-Ausgangsanschluß (D) auf­ weist, und daß die Datenzuführeinrichtungen aufweisen:
eine Mehrzahl erster Schalteinrichtungen (414), die zwischen den Datenausgangsanschluß (C) jeder der Latch-Schaltungen vom Ratio-Typ und die entsprechende Wortleitung geschaltet sind, und
eine Mehrzahl zweiter Schalteinrichtungen (415), die zwischen den Invertierte-Daten-Ausgangsanschluß (D) jeder der Latch- Schaltungen vom Ratio-Typ und die zugehörige der Wortleitun­ gen geschaltet sind, wobei jede der ersten und zweiten Schalteinrichtungen (414, 415) komplementär ein-/ausgeschal­ tet wird, entsprechend einem Umschalten zwischen dem ersten Testdateneinschreibmodus und dem zweiten Testdateneinschreib­ modus.

5. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Mehrzahl erster Registriereinrichtungen (411) die Rei­ henadreßdaten als Daten zur Auswahl der Reihen zum Einschrei­ ben der Testdaten speichern.

6. Vorrichtung nach Anspruch 3, gekennzeichnet durch eine Trenneinrichtung (42, 42b) zum elektrischen Trennen jeder der Wortleitungen (WL1, WL2, . . .) von der Wortleitungsauswahlein­ richtung (36a, 36b) im ersten und zweiten Testdatenein­ schreibmodus.

7. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Testdatenspeichereinrichtung (39a, 39b) eine Mehrzahl zweiter Registriereinrichtungen (390b) aufweist, die jeweils einer Bitleitung zugeordnet sind.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß jede der zweiten Registriereinrichtungen (390b) eine Latch- Schaltung vom Ratio-Typ aufweist, die einen Datenausgabean­ schluß (A) und einen Invertierte-Daten-Ausgabeanschluß (B) aufweist, und daß die Übertragungseinrichtung
eine Mehrzahl dritter Schalteinrichtungen (14), die zwischen den Datenausgabeanschluß jeder der Latch-Schaltungen vom Ratio-Typ und die entsprechende Bitleitung geschaltet sind, und
eine Mehrzahl vierter Schalteinrichtungen (16), die zwischen den Invertierte-Daten-Ausgangsanschluß jeder der Latch-Schal­ tungen vom Ratio-Typ udn die entsprechende der Bitleitungen geschaltet sind, aufweist,
wobei die dritte und vierte Schalteinrichtung (14, 16) kom­ plementär ein-/ausgeschaltet werden entsprechend einem Um­ schalten zwischen dem ersten Testdateneinschreibmodus und dem zweiten Testdateneinschreibmodus.

9. Vorrichtung nach Anspruch 1, gekennzeichnet durch eine Übereinstimmungsnachweiseinrichtung (38a, 38b) zum Nachweis der Übereinstimmung zwischen den aus jeder der Speicherzellen einer beliebigen Reihe der Speicherzellenanordnung ausgelese­ nen und den in der Testdatenspeichereinrichtung (39a, 39b) gespeicherten Daten oder den invertierten Daten in einem Aus­ lesemodus.

10. Testvorrichtung nach Anspruch 9, dadurch gekennzeichnet,
daß Wortleitungen (WL1, WL2, . . .) in entsprechenden Reihen und Bitleitungen (BL1, BL2, . . .) in entsprechenden Spalten in den Speicherzellenanordnungen (35a, 35b) angeordnet sind, daß jede der Mehrzahl von Speicherzellen (MC) an einem Schnittpunkt einer Wortleitung mit einer Bitleitung angeord­ net ist, und
daß die Halbleiterspeichereinrichtung weiter enthält:
eine Wortleitungsauswahleinrichtung (36a, 36b), die im An­ sprechen auf ein angelegtes Reihenadreßsignal eine der Wort­ leitung auswählt, und
eine Bitleitungsauswahleinrichtung (40), die im Ansprechen auf ein angelegtes Spaltenadreßsignal eine der Bitleitungen auswählt.

11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Übereinstimmungsnachweiseinrichtung (38a, 38b) die Über­ einstimmung zwischen den aus den zu einer durch die Wortlei­ tungsauswahleinrichtung ausgewählten Wortleitungen gehörenden Speicherzellen ausgelesenen Daten und den in der Datenspei­ chereinrichtung gespeicherten Daten oder deren invertierten Daten bestimmt.

12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß, wenn die Übereinstimmungsnachweiseinrichtung (38a, 38b) den Nachweis der Übereinstimmung für die Reihe ausführt, in der die gespeicherten Daten in die Testdatenspeichereinrich­ tung (39a, 39b) so geschrieben sind, wie sie sind, die Über­ tragungseinrichtung (14 bis 17) die in der Testdatenspeicher­ einrichtung (39a, 39b) gespeicherten Daten auf die Überein­ stimmungsnachweiseinrichtung (38a, 38b) überträgt, und, wenn die Übereinstimmungsnachweiseinrichtung (38a, 38b) den Nach­ weis der Übereinstimmung in Reihe ausführt, in der die invertierten Daten der in der Testdatenspeichereinrichtung (39a, 39b) gespeicherten Daten geschrieben sind, die inver­ tierten Daten der Daten, die in der Testdatenspeichereinrich­ tung (39a, 39b) gespeichert sind, auf die Übereinstimmungs­ nachweiseinrichtung (38a, 38b) überträgt, wobei die Überein­ stimmungsnachweiseinrichtung (38a, 38b) die Übereinstimmung zwischen den aus jeder der Speicherzellen ausgelesenen Daten und den in der Testdatenspeichereinrichtung (39a, 39b) ge­ speicherten Daten oder den invertierten Daten, die durch die Übertragugnseinrichtung bereitgestellt wurden, nachweist.