KR910020450A - 반도체기억장치를 위한 테스트장치 - Google Patents

반도체기억장치를 위한 테스트장치 Download PDF

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KR910020450A
KR910020450A KR1019910007486A KR910007486A KR910020450A KR 910020450 A KR910020450 A KR 910020450A KR 1019910007486 A KR1019910007486 A KR 1019910007486A KR 910007486 A KR910007486 A KR 910007486A KR 910020450 A KR910020450 A KR 910020450A
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사찌노부 아다찌
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시기 모리야
미쓰비시 뎅끼 가부시끼가이샤
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    • G11C—STATIC STORES
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

내용 없음

Description

반도체기억장치를 위한 테스트장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 한 실시에의 의한 라인 모드테스트회로를 내장한 다이내믹 RAM의 전체구성을 표시하는 블럭도, 제2도는 제1도에 표시하는 실시예의 특징 부분의 회로구성을 보다 상세하게 표시한 도면, 제3도는 제1도 및 제2도에 표시하는 실시예에 있어서, 메모리셀 어레이 (35b) 와 각 레지스터 (411)에 설정되는 로우어드레스신호와의 관계를 표시한 도면.

Claims (1)

  1. 복수의 메모리셀이 복수의 행 및 열에 따라서 매트릭스상으로 배열된 메모리셀어레이를 가지는 반도체기억장치를 위한 테스트 장치이고, 상기 메모리셀어레이에 있어서의 1행분의 메모리셀을 위한 테스트 데이터를 기억하는 테스트데이터 기억수단, 제1의 테스트데이터 기록 모드에 있어서는 상기 메모리셀어레이에 있어서의 일부의 행을 일괄적으로 지정하고 제2의 테스트데이터 기록모드에 있어서는 상기 메모리셀에레이에 있어서의 남은 행을 일괄적으로 지정하는 테스트데이터 기록행지정수단, 및 상기 테스트데이터 기억수단에 기억된 테스트데이터 또는 그 반전데이터를 상기 메모리셀어레이에 전송하는 전송수단을 구비하고 그것에 의하여 상기 테스트데이터 기록행 지정수단에 의하여 지정된 행에 속하는 각 메모리셀에 상기 전송수단에 의하여 전송된 테스트 데이터가 기록되는 것을 특징으로하는 반도체 기억장치를 위한 테스트장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910007486A 1990-05-11 1991-05-09 반도체 기억장치를 위한 테스트장치 KR950006215B1 (ko)

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