KR100387014B1

KR100387014B1 - 반도체 시험 장치

Info

Publication number: KR100387014B1
Application number: KR10-2001-0027164A
Authority: KR
Inventors: 마츠이츠루토
Original assignee: 가부시키가이샤 아드반테스트
Priority date: 2000-05-19
Filing date: 2001-05-18
Publication date: 2003-06-12
Also published as: KR20010105269A; US6918075B2; TW502122B; JP4146986B2; DE10123582B4; JP2001332097A; CN1336553A; US20020013920A1; DE10123582A1

Abstract

메모리 셀의 로우측과 컬럼측과의 배열수가 다른 DUT에 대하여도 DUT에 공급하는 어드레스 신호에 기초하여 적정하게 데이터 반전 신호를 발생하여 시험을 실시할 수 있는 반도체 시험 장치를 제공한다.

이를 위해, 피시험 디바이스의 격자형 배열의 메모리 셀에 있어서의 대각선 방향에 대한 메모리 셀을 미리 정해진 바대로 반전하여 DUT의 기록/독출을 시험하는 반도체 시험 장치에 있어서, X 어드레스와 Y 어드레스의 어드레스 폭이 다른 DUT에 대하여도 대각선 방향에 대하여, 의도한 메모리 셀을 정해진 바대로 반전시키는 제어 신호를 발생시키는 수단을 갖추어 DUT의 기록/독출 시험을 미리 정해진 바대로 시험 실시할 수 있게 하는 반도체 시험 장치를 구성한다.

Description

반도체 시험 장치{SEMICONDUCTOR TESTING DEVICE}

본 발명은 피시험 장치(Device Under Test : DUT)인 반도체 메모리의 기록/독출을 시험하는 반도체 시험 장치(메모리 시험 장치)의 패턴 발생에 관한 것이다. 특히, 본 발명은 메모리 셀의 로우측과 컬럼측과의 배열수가 다른 DUT에 대하여 반전용의 제어 신호인 반전 요구 신호를 미리 정해진 바대로 발생 가능하게 하는 반도체 시험 장치에 관한 것이다.

종래 기술에 관해서, 도 1 내지 도 6을 참조하여 이하에 설명한다. 또한, 반도체 시험 장치는 공지이며 기술적으로 잘 알려져 있기 때문에, 본원에 관계된 주요부를 빼고, 그 밖의 신호나 구성 요소 및 그 상세한 설명에 대해서는 생략한다. 또한, 본원에 적용하는 반도체 시험 장치는 메모리를 시험하는 전용의 메모리 시험 장치이나, 메모리를 내장하는 시스템 LSI를 시험하는 반도체 시험 장치 모두를 포함하는 것으로 한다.

우선, 도 1의 반도체 시험 장치의 개념 구성도를 설명한다. 주요한 구성 요소는 타이밍 발생기(TG)와, 패턴 발생기(PG)와, 파형 정형기(FC)와, 핀 전자 장치와, DUT와, 논리 비교기(DC)와, 오류 메모리(FM) 내의 불량 해석 메모리(AFM)로 이루어진다.

여기서, 시험 대상인 DUT 내부의 메모리 구성은 통상적으로 복수개의 메모리 블록으로 구성되고, 각 메모리 블록 단위로 로우(행) 어드레스선과 컬럼(열) 어드레스선이 구비되어 있다. 메모리 셀의 시험에서는 인접한 메모리 셀과 셀간 간섭의 유무를 검사할 때에 주목하는 셀과 인접한 메모리 셀과의 기록 데이터를 반전시켜 시험이 실시된다. 이 때에 전용의 셀 데이터 반전 기능 회로를 구비하고 있어 상기 기능에 의해 복잡한 데이터 반전을 고속으로 용이하게 인접 셀에 대하여 자동적으로 행할 수 있는 기능을 갖추고 있다.

메모리를 시험할 때에 사용되는 PG는 주로 ALPG(Algorithmic Pattern Generator)가 사용되고, 상기 PG 내부에 연산 수단을 구비하여 연산하면서 DUT에 인가하는 어드레스 정보나 기록 데이터 또는 제어 정보를 생성하고 발생시켜 출력한다. 보다 구체적으로는, UT의 IC 핀인 어드 레스 핀이나 데이터 핀이나 제어 핀(예컨대 CE, WE, OE, RAS/CAS 등)에 미리 정해지 바대로의 신호를 인가하는 드라이버용 패턴이나, DC에 공급하는 양부(良否) 비교용의 기대치 패턴(EXP) 또는 AFM의 내부 동작 조건을 제어하는 어드레스 정보와 DUT 기록 정보와 후술하는 본원에 따른 반전 요구 신호 등의 제어 정보를 발생한다.

이어서, 도 2a에 도시하는 PG의 주요부 내부 블럭도를 설명한다.

주요부 구성은 시퀀스 제어부와, 어드레스 발생부(200)와, 데이터 발생부(300)와, 제어 신호 발생부(100)로 구성된다. 이들은 타이밍 발생기(TG)로부터 기준이 되는 클록을 수신하고, 기준 클록에 동기하며, 전술한 어드레스 정보, 기록 데이터나 제어 정보를 발생시킨다.

데이터 발생부(300)는 각종의 제어를 행한 데이터(300s)를 생성하여 발생시키지만, 이 중 제어 신호의 하나인 반전 요구 신호(110s)에 주목하여 이하에 설명한다.

본원에 따른 반전 요구 신호(110s)는 DUT의 메모리 셀의 격자형 배열에 있어서의 임의의 대각선 상의 메모리 셀에 대하여 기타와는 다른 반전된 데이터, 예컨대 "1"을 기록하는 시험 형태가 있으며, 이 때에 적용되는 전용의 제어 신호이다.

도 2b에서, 상기 반전 요구 신호(110s)의 발생에 관련된 주요부 블럭도를 도시하여 상세히 설명한다. 여기서는 X 어드레스와 Y 어드레스의 신호선의 개수가 16개인 구체적인 실시예를 들어 설명한다. 이 구성 요소는 대각 반전 설정 레지스터(10)와 가산기(20)와 X측 게이트부(32)와 Y측 게이트부(34)와 비교부(40)를 구비한다.

대각 반전 설정 레지스터(10)는 어떤 대각선을 선택하는지를 지정하기 위한 설정치를 저장하는 16 비트 폭의 레지스터이다.

가산기(20)는 16 비트의 산술 가산기이며, 어드레스 발생부(200)로부터의 16 비트 폭의 Y 어드레스 신호와 대각 반전 설정 레지스터(10)의 설정치를 수신하여 가산한 결과인 16 비트 데이터(YA)를 출력한다. 또한, 가산 결과의 자릿수 올림인 캐리 플래그 신호는 사용하지 않는다.

Y 어드레스 최대치와 X 어드레스 최대치는 유효 비트 폭을 규정하는 마스크데이터로서, 16 비트 폭의 어드레스 신호 중에서 상기 DUT에 대응하여 상위 어드레스 비트측을 마스킹하는 데이터이다. 예컨대 도 3에 도시하는 메모리 셀 구성에서는 유효 비트 폭이 2 비트이므로, 2진 표현으로 "0000,0000,0000,0011"의 마스크 데이터 값이 된다.

Y측 게이트부(34)는 Y 어드레스 최대치와 상기 16 비트 데이터(YA)의 대응하는 비트를 논리 AND연산한 16 비트의 출력 결과를 Y 비교 데이터(YB)로서 비교부(40)에 공급한다.

X측 게이트부(32)는 X 어드레스 최대치와 16 비트 폭의 X 어드레스 신호의 대응하는 비트를 논리 AND연산한 16 비트의 출력 결과를 X 비교 데이터(XA)로서 비교부(40)에 공급한다.

비교부(40)는 16 비트 폭의 Y 비교 데이터(YB)와 X 비교 데이터(XA)를 받아 각 대응하는 비트마다 일치 비교하여, 전체가 일치했을 때만 반전 요구 신호(110s)를 발생시킨다. 이에 따라, DUT에의 기록 데이터가 메모리 셀의 격자 배열에 대응하여 자동적으로 반전되어 기록될 수 있고, 또, DC에 공급하는 기대치가 미리 정해진 바대로 반전되어 정상적으로 양부(良否) 반전이 행해져, AFM에 미리 정해진 바대로 반전 정보가 공급된다.

따라서, 상기 반전 요구 신호(110s)에 의해서, 어떤 대각선을 선택할지를 지정하는 대각 반전 설정 레지스터(10)에서의 설정치(이것을 대각 반전 설정치라 부름)를 원하는 값으로 설정함으로써, 복잡한 패턴 프로그램을 기술하는 일 없이 임의의 대각선 상의 데이터를 간단하고 용이하게 반전하는 일이 가능해진다.

상술한 반전 요구 신호(110s)의 발생 조건을 조건식 1로 나타내면 하기와 같이 된다. 또한, 하기 조건식 1에 의한 임의의 대각면 상의 데이터 반전을 대각 반전이라 부른다. 상기 대각 반전하는 셀과의 관계를 도 3a에 도시한다.

조건식 1 : *(메모리 셀의 Y 어드레스+대각 반전 설정치) Y 어드레스 최대치 = 메모리 셀의 X 어드레스 X 어드레스 최대치

여기서, 상기 조건식 1의 선두에 있는 "*" 기호는 바로 다음에 있는 괄호 내의 가산 결과의 데이터를 비트 반전하는 비트 반전 기호임을 의미한다.

또, 대각 반전과는 직교하는 역방향의 대각선 상의 데이터를 반전하는 조건식 2를 하기에 나타낸다. 또한, 하기 조건식 2에 의한 반전을 역대각 반전이라 부른다. 상기 역대각 반전과 대각 반전 설정치와의 관계를 도 3b에 도시한다.

조건식 2 : (메모리 셀의 Y 어드레스+대각 반전 설정치) Y 어드레스 최대치 = 메모리 셀의 X 어드레스 X 어드레스 최대치

이어서, 도 2b의 반전 요구 신호(110s)에 따른 발생 회로를 이용한 대각 반전 패턴 발생의 구체적 실시예로서, 동일 배열수의 메모리 셀 4×4인 경우에 있어서 대각 반전을 하는 경우에 관해서 도 4의 어드레스와 반전 데이터의 결과를 나타내는 관계도와 함께 설명한다. 이 경우는 메모리 셀이 4×4이기 때문에 X 어드레스 최대치 및 Y 어드레스 최대치는 모두 ＃3이다. 또한, X 어드레스, Y 어드레스는 함께 0에서부터 시작되는 것으로 하고, 대각 반전 설정 레지스터(10)의 설정치는 ＃3이라 가정한다.

이하에, 상기 조건에 기초하여, 각 메모리 셀마다의 좌변과 우변의 연산을 X및 Y의 각 어드레스마다 순차적으로 나타낸다.

제1, 어드레스가 (X,Y) = (0,0)일 때,

조건식의 좌변(메모리 셀의 Y 어드레스+대각 반전 설정치) Y 어드레스 최대치는

(0+3) 3 = 3이고,

조건식의 우변(메모리 셀의 X 어드레스 X 어드레스 최대치)은

0 3 = 0이 되어 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제2, 어드레스가 (X,Y) = (1,0)일 때,

(0+3) 3 = 3이고,

1 3 = 1이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제3, 어드레스가 (X,Y) = (2,0)일 때,

(0+3) 3 = 3이고,

2 3 = 2가 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제4, 어드레스가 (X,Y) = (3,0)일 때,

(0+3) 3 = 3이고,

3 3 = 3이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제5, 어드레스가 (X,Y) = (0,1)일 때,

(1+3) 3 = 0이고,

0 3 = 0이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제6, 어드레스가 (X,Y) = (1,1)일 때,

(1+3) 3 = 0이고,

제7, 어드레스가 (X,Y) = (2,1)일 때,

(1+3) 3 = 0이고,

제8, 어드레스가 (X,Y) = (3,1)일 때,

(1+3) 3 = 0이고,

3 3 = 3이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제9, 어드레스가 (X,Y) = (0,2)일 때,

(2+3) 3 = 1이고,

0 3 = 0이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제10, 어드레스가 (X,Y) = (1,2)일 때,

(2+3) 3 = 1이고,

1 3 = 1이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제11, 어드레스가 (X,Y) = (2,2)일 때,

(2+3) 3 = 1이고,

제12, 어드레스가 (X,Y) = (3,2)일 때,

(2+3) 3 = 1이고,

제13, 어드레스가 (X,Y) = (0,3)일 때,

(3+3) 3 = 2이고,

제14, 어드레스가 (X,Y) = (1,3)일 때,

(3+3) 3 = 2이고,

제15, 어드레스가 (X,Y) = (2,3)일 때,

(3+3) 3 = 2이고

2 3 = 2가 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제16, 어드레스가 (X,Y) = (3,3)일 때,

(3+3) 3 = 2이고,

전술한 연산 결과로부터, 제4, 제5, 제10, 제15의 연산에서는 좌변과 우변의 연산 결과가 일치하여 반전 요구 신호(110s)가 출력되는 결과, 도 4에 도시한 바와 같이, 의도한 정상적인 반전 동작이 행해지고 있음을 알 수 있다.

이어서, X방향과 Y방향에서 셀 수가 다른 경우에 있어서는 반전해야 할 셀 위치에서 정상적으로 데이터 반전되지 않는 메모리 셀이 있다. 이 문제점에 관해서 도 5와 도 6을 참조하여 이하에 설명한다.

조건으로서, 다른 배열수의 메모리 셀 4×8에서 대각 반전을 행하는 경우로 한다. 이 때, X 어드레스 최대치 = ＃7, Y 어드레스 최대치 = ＃3이 된다. 또한, X 어드레스 및 Y 어드레스는 함께 0에서부터 시작되는 것으로 하고, 대각 반전 설정 레지스터(10)의 설정치는 ＃3으로 한다. 이 때의 데이터 반전해야 될 기대하는 셀의 위치를 도 5에 나타낸다. 도 6은 연산 결과에 기초하여 실제로 데이터 반전되는 셀의 위치를 나타내고 있다.

이하에, 상기 조건에 기초하여 각 메모리 셀마다의 좌변과 우변의 연산을 X, Y의 각 어드레스마다 순차로 나타낸다.

제1, 어드레스 (0,0)-(3,0)까지는 도 4와 같기 때문에 설명을 생략한다.

제2, 어드레스가 (X,Y) = (4,0)일 때,

(0+3) 3 = 3이고,

4 7 = 4가 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제3, 어드레스가 (X,Y) = (5,0)일 때,

(0+3) 3 = 3이고,

5 7 = 5가 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제4, 어드레스가 (X,Y) = (6,0)일 때,

(0+3) 3 = 3이고,

6 7 = 6이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제5, 어드레스가 (X,Y) = (7,0)일 때,

(0+3) 3 = 3이고,

7 7 = 7이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

이 어드레스에서는 도 5에서, 데이터 반전을 기대하고 있는 셀이지만 반전이 행해지지 않는 문제점이 생긴다.

제6, 어드레스 (0,1)-(3,1)까지는 도 4와 같기 때문에 설명을 생략한다.

제7, 어드레스가 (X,Y) = (4,1)일 때,

(1+3) 3 = 0이고,

이 어드레스에서는 도 5에서, 데이터 반전을 기대하고 있는 셀이지만, 반전이 행해지지 않는 문제점이 생긴다.

제8, 어드레스가 (X,Y) = (5,1)일 때,

(1+3) 3 = 0이고,

제9, 어드레스가 (X,Y) = (6,1)일 때,

(1+3) 3 = 0이고,

제10, 어드레스가 (X,Y) = (7,1)일 때,

(1+3) 3 = 0이고,

제11, 어드레스 (0,2)-(3,2)까지는 도 4와 같기 때문에 설명을 생략한다.

제12, 어드레스가 (X,Y) = (4,2)일 때,

(2+3) 3 = 1이고,

조건식의 우변(메모리 셀의 X 어드레스 X 어드레스 최대치)는

제13, 어드레스가 (X,Y) = (5,2)일 때,

(2+3) 3 = 1이고,

제14, 어드레스가 (X,Y) = (6,2)일 때,

(2+3) 3 = 1이고,

제15, 어드레스가 (X,Y) = (7,2)일 때,

(2+3) 3 = 1이고,

제16, 어드레스 (0,3)-(3,3)까지는 도 4와 같기 때문에 설명을 생략한다.

제17, 어드레스가 (X,Y) = (4,3)일 때,

(3+3) 3 = 2이고,

제18, 어드레스가 (X,Y) = (5,3)일 때,

(3+3) 3 = 2이고,

제19, 어드레스가 (X,Y) = (6,3)일 때,

(3+3) 3 = 2이고,

제20, 어드레스가 (X Y) = (7,3)일 때,

(3+3) 3 = 2이고,

상술한 연산 결과로부터, 제5, 제7, 제13, 제19의 연산에서는 좌변과 우변의 연산 결과가 일치하지 않기 때문에 반전 요구 신호(110s)가 출력되지 않는다. 이 결과, 도 6에 도시한 바와 같이, 4곳에서 의도한 정상적인 반전 동작이 행해지지 않고 있음을 알 수 있다. 이와 같이, X방향과 Y방향이 다른 메모리 셀 배열수의 DUT의 경우에는 일부분에서 대각 반전이 정상적으로 기능하지 않다는 난점(難點)이 있다.

이에 따라, 상기 문제점을 피하는 복잡한 대각 반전을 패턴 프로그램에 의해서 기술할 필요가 있고, 더구나 상기 패턴 프로그램에서는 연속적으로 기록/독출을 할 수 없는 결과, 디바이스 시험의 작업 처리량이 실질적으로 저하되는 난점도 있다.

앞에서 설명한 바와 같이 종래 기술에서는 X방향과 Y방향이 다른 메모리 셀 배열수의 DUT의 경우에 있어서는 일부분에서 반전해야 할 셀 위치에서 반전 요구신호(110s)가 정상적으로 발생되지 않는다. 이 결과, 대각 반전 기능을 적용할 수 없는 난점이 있다. 이 점에서 바람직하지 못하므로 실용상의 난점이 있다.

그래서, 본 발명이 해결하고자 하는 과제는 메모리 셀의 로우측과 컬럼측과의 배열수가 다른 DUT에 대하여도 DUT에 공급하는 어드레스 신호에 기초하여 적정하게 데이터 반전 신호를 발생하여 시험을 실시할 수 있는 반도체 시험 장치를 제공하는 것이다.

첫째로, 상기 과제를 해결하기 위해서 피시험 디바이스의 격자형 배열의 메모리 셀에 있어서의 대각선 방향에 대한 메모리 셀을 미리 정해진 바대로 반전하여 DUT의 기록/독출 시험을 실시하는 반도체 시험 장치에 있어서, X 어드레스와 Y 어드레스의 어드레스 폭이 다른 DUT에 대하여도 대각선 방향에 대하여, 의도한 메모리 셀을 미리 정해진 바대로 반전하는 제어 신호를 발생하는 수단을 구비하며, DUT의 기록/독출 시험을 미리 정해진 바대로 시험을 실시할 수 있게 하는 것을 특징으로 하는 반도체 시험 장치이다.

상기 발명에 따르면, 메모리 셀의 로우측과 컬럼측과의 배열수가 다른 DUT에 대해서도 DUT에 공급하는 어드레스 신호에 기초하여 적정하게 데이터 반전 신호를 발생하여 시험을 실시할 수 있는 반도체 시험 장치가 실현 가능하다.

둘째로, 상기 과제를 해결하기 위해서, 피시험 디바이스의 내부에 구비하는 메모리의 셀 구성은 X방향과 Y방향으로 격자형으로 배열되어 있고, 패턴 발생기로부터 출력되어 한쪽의 X방향의 어드레스 신호로서 사용되는 어드레스를 X 어드레스라 부르고, 다른 쪽의 Y방향의 어드레스 신호로서 사용되는 어드레스를 Y 어드레스라 불렀을 때, 격자형 배열의 메모리 셀에 있어서의 대각선 방향에 대한 메모리 셀을 미리 정해진 바대로 반전하여 DUT의 기록/독출 시험을 실시하는 반도체 시험 장치에 있어서, X 어드레스와 Y 어드레스의 어드레스 폭이 다른 DUT에 대하여도 대각선 방향에 대하여 의도한 메모리 셀을 미리 정해진 바대로 반전하는 제어 신호를 발생하는 수단을 구비하며, DUT의 기록/독출 시험을 미리 정해진 바대로 시험할 수 있게 하는 것을 특징으로 하는 반도체 시험 장치가 있다.

도 7 및 도 8은 본 발명에 따른 해결 수단을 나타내고 있다.

셋째로, 상기 과제를 해결하기 위해서, 미리 정해진 바대로 반전하는 제어 신호[이를 반전 요구 신호(110s)라 부름]를 발생시키는 수단은 미리 정해진 대각선 상의 데이터를 반전시키는 것을 대각 반전이라 부르고, Y 어드레스에 대하여 미리 정해진 오프셋 어드레스를 부여하여 어떤 대각선을 반전 대상으로 할지를 지정하는 값을 대각 반전 설정치라 부르고, X 어드레스의 최대치를 X 어드레스 최대치라 부르고, Y 어드레스의 최대치를 Y 어드레스 최대치라 불렀을 때, 상기 반전 요구 신호(110s)를 발생하는 조건식 3은 다음과 같다.

조건식 3 : (메모리 셀의 Y 어드레스+대각 반전 설정치) (X 어드레스 최대치 Y 어드레스 최대치)에 기초하여 상기 반전 요구 신호(110s)를 발생시키는 것을 특징으로 하는 전술한 반도체 시험 장치가 있다.

넷째로, 상기 과제를 해결하기 위해서, 미리 정해진 바대로 반전하는 제어 신호[이를 반전 요구 신호(110s)라 부름]를 발생시키는 수단은 상기 대각 반전과는 직교하는 역방향의 대각선 상의 데이터를 반전시키는 것을 역대각 반전이라 부르고, Y 어드레스에 대하여 미리 정해진 오프셋 어드레스를 부여하여 어떤 대각선을 반전 대상으로 할지를 지정하는 값을 대각 반전 설정치라 부르고, X 어드레스의 최대치를 X 어드레스 최대치라 부르고, Y 어드레스의 최대치를 Y 어드레스 최대치라 부르고, 하기 조건식 4 중에서 "*" 기호는 바로 다음에 있는 괄호 내의 가산 결과를 비트 반전하는 비트 반전 기호로 했을 때, 상기 반전 요구 신호(110s)를 발생하는 조건식 4는 다음과 같다.

조건식 4 : *(메모리 셀의 X 어드레스+대각 반전 설정치) (X 어드레스 최대치 Y 어드레스 최대치)에 기초하여 상기 반전 요구 신호(110s)를 발생시키는 것을 특징으로 하는 상기한 반도체 시험 장치가 있다.

또한, 반전 요구 신호(110s)의 한 형태로서는 DUT의 메모리 셀의 격자형 배열에 있어서의 미리 정해진 대각선 상의 메모리 셀에 대하여 반전된 데이터를 기록하여 미리 정해진 바대로 기록/독출을 시험하는 데이터 반전용의 제어 신호인 것을 특징으로 하는 상기한 반도체 시험 장치가 있다.

또, DUT는 X방향과 Y방향으로 메모리 셀을 격자 배열하여, X방향의 메모리 셀 배열수와 Y방향의 메모리 셀 배열수가 다른 메모리 구성인 메모리 소자, 또는 복수 메모리 블록을 내부에 구비하는 메모리 소자, 또는 시스템 LSI인 것을 특징으로 하는 상술한 반도체 시험 장치가 있다.

도 1은 반도체 시험 장치의 개념 구성도.

도 2a는 PG의 내부 블럭도.

도 2b는 종래의 반전 요구 신호의 발생에 관련된 주요부 블럭도.

도 3a 및 도 3b는 대각 반전하는 셀과의 관계도.

도 4는 어드레스와 반전 데이터의 결과를 도시한 관계도.

도 5는 데이터 반전해야 할 기대 셀 위치를 도시한 도면.

도 6은 종래의 연산 결과에 기초하여 실제로 데이터 반전되는 셀 위치를 도시한 도면.

도 7은 본 발명의 반전 요구 신호의 발생에 관련된 주요부 블럭도.

도 8은 본 발명의 연산 결과에 기초하여 실제로 데이터 반전되는 셀 위치를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

FC : 파형 발생기

DC : 논리 비교기

FM : 오류 메모리

PG : 패턴 발생기

TG : 타이밍 발생기

100 : 제어신호 발생부

200 : 어드레스 발생부

300 : 데이터 발생부

이하에 본 발명을 적용한 실시예의 일례를 도면을 참조하면서 설명한다. 한편, 이하의 실시예의 설명 내용에 의해서 청구의 범위를 한정하는 것은 아니며, 또한, 실시예에서 설명되어 있는 요소나 접속 관계가 해결 수단에 필수라고는 할 수 없다.

본 발명에 관해서, 도 7과 도 8을 참조하여 이하에 설명한다. 또한, 종래 구성에 대응하는 요소는 동일 부호를 붙이고, 또한 중복되는 부위의 설명은 생략한다.

도 7은 본원의 반전 요구 신호(110s)의 발생에 관련된 주요부 블럭도이다.

본원에 따른 주요부 구성에서 종래와 다른 요소는 X측 게이트부(32b)와 Y측 게이트부(34b)이다. 다른 요소는 종래와 동일하기 때문에 설명이 필요하지 않다.

도 7의 대각 반전 기능의 조건식 3을 하기에 나타낸다.

조건식 3 : (메모리 셀의 Y 어드레스+대각 반전 설정치) (X 어드레스 최대치 Y 어드레스 최대치) = 메모리 셀의 X 어드레스 (X 어드레스 최대치 Y 어드레스 최대치)

또, 역대각 반전에 관해서도 하기 조건식 4와 같이 변경함으로써, X방향과 Y방향에서 셀수가 다른 경우에도 대각 반전을 행하는 것이 가능해진다.

조건식 4 : *(메모리 셀의 X 어드레스+대각 반전 설정치) (X 어드레스 최대치 Y 어드레스 최대치) = 메모리 셀의 Y 어드레스 (X 어드레스 최대치 Y 어드레스 최대치)

상기 조건식 4의 선두에 있는 "*" 기호에 관해서도, 바로 다음에 있는 괄호 내의 가산 결과의 데이터를 비트 반전하는 비트 반전 기호인 것을 의미한다.

Y측 게이트부(34b)는 16 비트의 Y 어드레스 최대치와 16 비트의 X 어드레스최대치와 상기 16 비트 데이터(YA)의 대응하는 비트를 논리 AND연산한 16 비트의 출력 결과를 Y 비교 데이터(YB)로서 비교부(40)에 공급한다.

X측 게이트부(32b)는 16 비트의 X 어드레스 최대치와 16 비트의 Y 어드레스 최대치와 16 비트 폭의 X 어드레스 신호의 대응하는 비트를 논리 AND연산한 16 비트의 출력 결과를 X 비교 데이터(XA)로서 비교부(40)에 공급한다.

이어서, 본원 회로 구성에 의해서 X방향과 Y방향에서 셀 수가 다른 경우에 있어서도 정상적으로 데이터 반전되는 것을 도 8을 참조하여 이하에 설명한다. 여기서, 종래와 마찬가지로 메모리 셀 4×8로 대각 반전을 행하는 경우를 조건으로 한다. 이 때, X 어드레스 최대치 = ＃7, Y 어드레스 최대치 = ＃3이 된다. 또, X 어드레스 및 Y 어드레스는 함께 0에서부터 시작되는 것으로 하고, 대각 반전 설정 레지스터(10)의 설정치는 ＃3이라 가정한다. 이 때, 도 8은 연산 결과에 기초하여 실제로 데이터 반전되는 셀 위치를 나타내고 있다.

이하에, 상기 조건에 기초하여 각 메모리 셀마다의 좌변과 우변의 연산을 X 및 Y의 각 어드레스마다 순차로 나타낸다.

제1, 어드레스가 (X,Y) = (0,0)일 때,

조건식의 좌변(메모리 셀의 Y 어드레스+대각 반전 설정치) X 어드레스 최대치 Y 어드레스 최대치는

(0+3) 7 3 = 3이고,

조건식의 우변(메모리 셀의 X 어드레스 X 어드레스 최대치 Y 어드레스 최대치)은

0 7 3 = 0 이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제2, 어드레스가 (X,Y) = (1,0)일 때,

(0+3) 7 3 = 3이고,

1 7 3 = 1이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제3, 어드레스가 (X,Y) = (2,0)일 때,

(0+3) 7 3 = 3이고,

2 7 3 = 2가 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제4, 어드레스가 (X,Y) = (3,0)일 때,

(0+3) 7 3 = 3이고,

3 7 3 = 3이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제5, 어드레스가 (X,Y) = (4,0)일 때,

(0+3) 7 3 = 3이고,

4 7 3 = 0이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제6, 어드레스가 (X,Y) = (5,0)일 때,

(0+3) 7 3 = 3이고,

5 7 3 = 1이 되어, 좌변≠우변이 되기 문에, 데이터는 반전하지 않는다.

제7, 어드레스가 (X,Y) = (6,0)일 때,

(0+3) 7 3 = 3이고,

6 7 3 = 2가 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제8, 어드레스가 (X,Y) = (7,0)일 때,

(0+3) 7 3 = 3이고,

조건식의 우변(메모리 셀의 X 어드레스 X 어드레스 최대치 Y 어드레스 최대치)

7 7 3 = 3이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제9, 어드레스가 (X,Y) = (0,1)일 때,

(1+3) 7 3 = 0이고,

0 7 3 = 0이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제10, 어드레스가 (X,Y) = (1,1)일 때,

(1+3) 7 3 = 0이고,

제11, 어드레스가 (X,Y) = (2,1)일 때,

(1+3) 7 3 = 0이고,

제12, 어드레스가 (X,Y) = (3,1)일 때,

(1+3) 7 3 = 0이고,

3 7 3 = 3이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제13, 어드레스가 (X,Y) = (4,1)일 때,

(1+3) 7 3 = 0이고,

조건식의 우변(메모리 셀의 X 어드레스 X 어드레스 최대치 X 어드레스 최대치)은

4 7 3 = 0이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제14, 어드레스가(X,Y) = (5,1)일 때,

(1+3) 7 3 = 0이고,

5 7 3 = 1이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제15, 어드레스가 (X,Y) = (6,1)일 때,

(1+3) 7 3 = 0이고,

조건식의 우변(메모리 셀의 X 어드레스 X 어드레스 최대치 Y 어드레스 최대치)는

제16, 어드레스가 (X,Y) = (7,1)일 때,

조건식의 좌변(메모리 셀의 Y 어드레스+대각 반전 설정치) X 어드레스 최대치Y 어드레스 최대치는

(1+3) 7 3 = 0이고,

7 7 3 = 3이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제17, 어드레스가 (X,Y) = (0,2)일 때,

(2+3) 7 3 = 1이고,

0 7 3 = 0이 되어, 좌변≠우변이 되기 때문에, 데이터는 반전하지 않는다.

제18, 어드레스가 (X,Y) = (1,2)일 때,

(2+3) 7 3 = 1이고,

1 7 3 = 1이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제19, 어드레스가 (X,Y) = (2,2)일 때,

(2+3) 7 3 = 1이고,

제20, 어드레스가 (X,Y) = (3,2)일 때,

(2+3) 7 3 = 1이고,

제21, 어드레스가 (X,Y) = (4,2)일 때,

조건식의 좌변(메모리 셀의 Y 어드레스+대각 반전 설정치) × 어드레스 최대치 Y 어드레스 최대치는

(2+3) 7 3 = 1이고,

제22, 어드레스가 (X,Y) = (5,2)일 때,

(2+3) 7 3 = 1이고,

5 7 3 = 1이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제23, 어드레스가 (X,Y) = (6,2)일 때,

(2+3) 7 3 = 1이고,

제24, 어드레스가 (X,Y) = (7,2)일 때,

(2+3) 7 3 = 1이고,

조건식의 우변(메모리 셀의 X 어드레스 X 어드레스 최대치 Y 어드레스 최대치)이

제25, 어드레스가 (X,Y) = (0,3)일 때,

(3+3) 7 3 = 2이고,

제26, 어드레스가 (X,Y) = (1,3)일 때,

(3+3) 7 3 = 2이고,

제27, 어드레스가 (X,Y) = (2,3)일 때,

(3+3) 7 3 = 2이고,

2 7 3 = 2가 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제28, 어드레스가 (X,Y) = (3,3)일 때,

(3+3) 7 3 = 2이고,

제29, 어드레스가 (X,Y) = (4,3)일 때,

(3+3) 7 3 = 2이고,

제30, 어드레스가 (X,Y) = (5,3)일 때,

(3+3) 7 3 = 2이고,

제31, 어드레스가 (X,Y) = (6,3)일 때,

(3+3) 7 3 = 2

6 7 3 = 2

이 되어, 좌변 = 우변이 되기 때문에, 데이터가 반전한다.

제32, 어드레스가 (X,Y) = (7,3)일 때,

(3+3) 7 3 = 2이고,

전술한 연산 결과로부터, 제4, 제8, 제9, 제13, 제18, 제22, 제27, 제31의 연산에서는 좌변과 우변의 연산 결과가 일치하여 반전 요구 신호(110s)가 출력되는 결과, 도 8에 도시한 바와 같이 의도한 정상적인 반전 동작이 실현되고 있음을 알 수 있다.

또, 본 발명의 기술적 사상은 전술한 실시예의 구체 구성예, 접속 형태예에한정되는 것이 아니다. 더욱이, 본 발명의 기술적 사상에 기초하여, 전술한 실시예를 적절하게 변형하여 응용하더라도 좋다.

예컨대, 상기 실시예에서는 대각 반전의 구체적인 실시예를 나타냈지만, 역대각 반전에 대해서도, 역대각 반전의 조건식 4에 대응하는 회로를 갖춤으로써, X방향과 Y방향이 다른 메모리 셀 배열의 DUT에 대하여, 의도한 정상적인 데이터 반전이 실현 가능하게 된다.

본 발명은 전술한 설명 내용으로부터, 하기에 기재하는 효과를 발휘한다.

상기 설명한 바와 같이 본 발명에 따르면, 예컨대, 대각 반전의 경우에는,

조건식 3 : (메모리 셀의 Y 어드레스+대각 반전 설정치) (X 어드레스 최대치 Y 어드레스 최대치)에 대응하는 연산 수단을 구비하도록 구성함으로써, 반전 요구 신호가 정상적으로 발생된다. 또한, 역대각 반전에 관해서도 마찬가지로 반전 요구 신호가 정상적으로 발생 가능하다.

이 결과, 도 8에 도시한 바와 같이, 의도한 정상적인 반전 동작이 실현된다. 즉, 메모리 셀의 로우측과 컬럼측과의 배열수가 다른 DUT에 대하여도 DUT에 공급하는 어드레스 신호에 기초하여 적정한 데이터 반전 신호를 발생할 수 있는 반도체 시험 장치가 실현되어 메모리 셀의 대각의 데이터를 자동적으로 반전시켜 고속으로 시험을 실시할 수 있는 이점을 얻을 수 있다.

이에 따라, 종래의 문제점을 피하는 복잡한 대각 반전을 패턴 프로그램에 의해서 기술하지 않고, 디바이스 시험의 작업 처리량도 저하되는 난점도 해소할 수있는 큰 이점을 얻을 수 있다. 따라서 본 발명의 기술적 효과는 크며, 산업상의 경제적 효과도 크다.

Claims

피시험 디바이스(Device Under Test : DUT)의 격자형 배열의 메모리 셀에 있어서의 대각선 방향에 대한 메모리 셀을 미리 정해진 바대로 반전하여 DUT의 기록/독출을 시험하는 반도체 시험 장치에 있어서,

X 어드레스와 Y 어드레스의 어드레스 폭이 다른 DUT에 대해서도 대각선 방향에 대하여 의도한 메모리 셀을 미리 정해진 바대로 반전하는 제어 신호를 발생하는 수단을 구비하고, DUT의 기록/독출 시험을 미리 정해진 바대로 시험 실시할 수 있게 하는 것을 특징으로 하는 반도체 시험 장치.
피시험 디바이스(DUT)의 내부에 구비하는 메모리의 셀 구성은 X방향과 Y방향으로 격자형으로 배열되어 있고, 패턴 발생기로부터 출력되어 한쪽의 X방향의 어드레스 신호로서 사용되는 어드레스를 X 어드레스로 하고, 다른 쪽의 Y방향의 어드레스 신호로서 사용되는 어드레스를 Y 어드레스로 했을 때,

격자형 배열의 메모리 셀에 있어서의 대각선 방향에 대한 메모리 셀을 미리 정해진 바대로 반전하여 DUT의 기록/독출 시험을 실시하는 반도체 시험 장치에 있어서,

X 어드레스와 Y 어드레스의 어드레스 폭이 다른 DUT에 대해서도 대각선 방향에 대하여 의도한 메모리 셀을 미리 정해진 바대로 반전하는 제어 신호를 발생하는 수단을 구비하고, DUT의 기록/독출 시험을 미리 정해진 바대로 시험 실시할 수 있게 하는 것을 특징으로 하는 반도체 시험 장치.
제1항 또는 제2항에 있어서, 미리 정해진 바대로 반전하는 제어 신호(이것을 반전 요구 신호라 함)를 발생하는 수단은 미리 정해진 대각선 상의 데이터를 반전하는 것을 대각 반전이라 하고, Y 어드레스에 대하여 미리 정해진 오프셋 어드레스를 부여하여 어떤 대각선을 반전 대상으로 할지를 지정하는 값을 대각 반전 설정치라 하고, X 어드레스의 최대치를 X 어드레스 최대치라 하고, Y 어드레스의 최대치를 Y 어드레스 최대치라 했을 때, 상기 반전 요구 신호를 발생하는 조건식 3, 즉

조건식 3 : (메모리 셀의 Y 어드레스+대각 반전 설정치) (X 어드레스 최대치 Y 어드레스 최대치)에 기초하여 상기 반전 요구 신호를 발생시키는 것을 특징으로 하는 반도체 시험 장치.
제1항 또는 제2항에 있어서, 미리 정해진 바대로 반전하는 제어 신호(이것을 반전 요구 신호라 함)를 발생하는 수단은, 상기 대각 반전과 직교하는 역방향의 대각선 상의 데이터를 반전하는 것을 역대각 반전이라 하고, Y 어드레스에 대하여 미리 정해진 오프셋 어드레스를 부여하여, 어떤 대각선을 반전 대상으로 할지를 지정하는 값을 대각 반전 설정치라 하고, X 어드레스의 최대치를 X 어드레스 최대치라 하고, Y 어드레스의 최대치를 Y 어드레스 최대치라 하고, 상기 조건식 4 중에서 "*" 기호는 바로 다음에 있는 괄호 내의 가산 결과를 비트 반전하는 비트 반전 기호라 했을 때, 상기 반전 요구 신호를 발생하는 조건식 4, 즉,

조건식 4 : *(메모리 셀의 X 어드레스+대각 반전 설정치) (X 어드레스 최대치 Y 어드레스 최대치)에 기초하여 상기 반전 요구 신호를 발생시키는 것을 특징으로 하는 반도체 시험 장치.
제3항에 있어서, 반전 요구 신호는 DUT의 메모리 셀의 격자형 배열에 있어서의 소정의 대각선 상의 메모리 셀에 대하여 반전된 데이터를 기록하여 소정으로 기록/독출을 시험하는 데이터 반전용의 제어 신호인 것을 특징으로 하는 반도체 시험 장치.
제1항 또는 제2항에 있어서, DUT는 X방향 및 Y방향으로 메모리 셀을 격자 배열하고, X방향의 메모리 셀 배열수와 Y방향의 메모리 셀 배열수가 다른 메모리 구성인 메모리 소자 또는 복수 메모리 블록을 내부에 구비하는 메모리 소자, 또는 시스템 LSI인 것을 특징으로 하는 반도체 시험 장치.
제4항에 있어서, 반전 요구 신호는 DUT의 메모리 셀의 격자형 배열에 있어서의 소정의 대각선 상의 메모리 셀에 대하여 반전된 데이터를 기록하여 소정으로 기록/독출을 시험하는 데이터 반전용의 제어 신호인 것을 특징으로 하는 반도체 시험 장치.