KR20190004399A - 신호들을 병합하는 전송 선로를 갖는 테스트 인터페이스 보드, 이를 이용하는 테스트 방법, 및 테스트 시스템 - Google Patents

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Abstract

본 발명의 실시 예에 따른 테스트 인터페이스 보드는, 제 1 입력 단자, 제 2 입력 단자, 출력 단자, 및 전송 선로를 포함할 수 있다. 제 1 입력 단자에는 반도체 장치를 테스트하기 위한 제 1 테스트 신호가 수신될 수 있다. 제 2 입력 단자에는 상기 반도체 장치를 테스트하기 위한 제 2 테스트 신호가 수신될 수 있다. 출력 단자는 상기 제 1 테스트 신호 및 상기 제 2 테스트 신호를 상기 반도체 장치로 출력할 수 있다. 전송 선로는 상기 제 1 테스트 신호와 상기 제 2 테스트 신호가 병합되도록 상기 제 1 입력 단자, 상기 제 2 입력 단자, 및 상기 출력 단자를 전기적으로 연결할 수 있다.

Description

신호들을 병합하는 전송 선로를 갖는 테스트 인터페이스 보드, 이를 이용하는 테스트 방법, 및 테스트 시스템{TEST INTERFACE BOARD HAVING TRANSMISSION LINE TO MERGE SIGNALS, TEST SYSTEM USING THE SAME, AND TEST SYSTEM}
본 발명은 테스트 인터페이스 보드, 테스트 방법, 및 테스트 시스템에 관한 것으로, 좀 더 자세하게는 신호들을 병합하는 전송 선로를 갖는 테스트 인터페이스 보드, 이를 이용하는 테스트 방법, 및 테스트 시스템에 관한 것이다.
기술의 발전에 따라 다양한 반도체 장치들이 개발되고 있다. 이러한 반도체 장치들을 테스트하기 위해 테스트 장치가 사용된다. 일반적으로 테스트 장치는 고가의 장치이므로, 새로운 반도체 장치가 개발되어도, 새로운 반도체 장치는 기존의 테스트 장치에서 테스트될 수 있다. 기존의 테스트 장치와 다양한 반도체 장치들을 연결하기 위해 테스트 인터페이스 보드들이 필요하다.
테스트 인터페이스 보드는 테스트 장치가 지원하지 못하는 기능을 지원할 수 있는 추가 회로를 포함할 수 있다. 그러나, 추가 회로로 인해 테스트 인터페이스 보드의 제작 비용 및 난이도가 증가할 수 있다. 따라서, 기존의 테스트 시스템에서 추가 회로를 포함하지 않는 테스트 인터페이스 보드를 이용하여 새로운 또는 여러 종류의 반도체 장치들을 테스트할 수 있는 기술이 필요하다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 신호들을 병합하는 전송 선로를 갖는 테스트 인터페이스 보드, 이를 이용하는 테스트 방법, 및 테스트 시스템을 제공할 수 있다.
본 발명의 실시 예에 따른 테스트 인터페이스 보드는, 제 1 입력 단자, 제 2 입력 단자, 출력 단자, 및 전송 선로를 포함할 수 있다. 제 1 입력 단자에는 반도체 장치를 테스트하기 위한 제 1 테스트 신호가 수신될 수 있다. 제 2 입력 단자에는 상기 반도체 장치를 테스트하기 위한 제 2 테스트 신호가 수신될 수 있다. 출력 단자는 상기 제 1 테스트 신호 및 상기 제 2 테스트 신호를 상기 반도체 장치로 출력할 수 있다. 전송 선로는 상기 제 1 테스트 신호와 상기 제 2 테스트 신호가 병합되도록 상기 제 1 입력 단자, 상기 제 2 입력 단자, 및 상기 출력 단자를 전기적으로 연결할 수 있다.
본 발명의 실시 예에 따라, 복수의 입력 단자들을 통하여 입력되는 복수의 테스트 신호들을 하나의 출력 단자를 통하여 출력하도록 구성되는 테스트 인터페이스 보드를 이용하여 반도체 장치를 테스트하는 방법은, 상기 테스트 인터페이스 보드와 연결된 테스트 장치의 복수의 버퍼들 및 ALPG(algorithm pattern generator; ALPG)를 이용하여 상기 복수의 테스트 신호들을 생성하는 단계 및 상기 복수의 테스트 신호들 각각을 다른 시점에서 상기 테스트 인터페이스 보드로 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 테스트 시스템은, 반도체 장치 및 테스트 인터페이스 보드를 포함할 수 있다. 테스트 인터페이스 보드는 상기 반도체 장치를 테스트하기 위한 테스트 신호들을 수신하는 입력 단자들, 상기 테스트 신호들을 출력하는 출력 단자, 및 상기 입력 단자들 및 상기 출력 단자를 전기적으로 연결하는 전송 선로를 포함할 수 있다.
적어도 두 개의 테스트 신호들을 하나의 입력 단자를 통해 수신하는 반도체 장치를 테스트하는 경우, 본 발명의 실시 예에 따르면, 테스트 인터페이스 보드 및 테스트 장치는 테스트 신호들을 병합하는 회로를 포함하지 않을 수 있다. 따라서, 테스트 인터페이스 보드의 제작 비용이 감소할 수 있고, 테스트 장치의 교체가 필요하지 않을 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 테스트 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 테스트 시스템에서 메모리 장치에 인가되는 테스트 신호들의 파형을 예시적으로 보여주는 도면이다.
도 3 및 도 4는 본 발명의 실시 예에 따라 메모리 장치를 테스트하기 위한 다른 시스템들을 예시적으로 보여주는 블록도들이다.
도 5는 도 3 및 도 4의 테스트 시스템들에서 메모리 장치들에 인가되는 테스트 신호들의 파형을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 테스트 시스템을 예시적으로 보여주는 블록도이다.
도 7은 도 6에서 도시된 테스트 신호들 및 테스트 신호들이 병합된 신호의 파형을 예시적으로 보여주는 도면이다.
도 8은 도 6에서 도시된 알고리즘 패턴 생성부에 의해 전압 레벨들이 조정된 테스트 신호들의 파형을 예시적으로 보여주는 도면이다.
도 9는 도 6의 테스트 시스템을 좀 더 상세하게 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 테스트 방법을 예시적으로 보여주는 순서도이다.
도 11은 도 10의 S120 단계의 상세한 단계들을 예시적으로 보여주는 순서도이다.
도 12는 도 10의 S120 단계의 상세한 단계들을 예시적으로 보여주는 순서도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 테스트 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 테스트 시스템(100)은 메모리 장치(110), 테스트 인터페이스 보드(120), 및 테스트 장치(130)를 포함할 수 있다.
메모리 장치(110)는 DRAM(dynamic random access memory), SRAM(static random access memory), ROM(read only memory), PROM(programmable rom), EPROM(electrically programmable ROM), EEPROM(electrically erasable and programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, MRAM(magnetic random access memory), PRAM(phase-change random access memory), RRAM(resistive random access memory), FRAM(ferroelectric random access memory), TRAM(thyristor random access memory), SSD(solid state drive), HDD(hard disk driver) 등일 수 있다. 도 1에서, 메모리 장치는 JEDEC(joint electron device engineering council) 표준에 따른 DRAM(dynamic random access memory)인 경우를 가정한다.
예를 들어, 메모리 장치(110)는 서버용 또는 PC용 DRAM일 수 있다. 메모리 장치(110)는 ACT_n 단자(111), CAS_n 단자(112), RAS_n 단자(113), WE_n 단자(114), 및 ADD 단자들(115)을 포함할 수 있다. ACT_n 단자(111), CAS_n 단자(112), RAS_n 단자(113) 및 WE_n 단자(114)는 테스트 장치(130) 또는 메모리 컨트롤러(미도시)로부터 활성화 명령(activate command), 쓰기 명령(write command), 읽기 명령(read command), 프리차지 명령(precharge command), 또는 리프레쉬 명령(refresh command) 등을 수신하기 위한 단자들이다. ADD 단자들(115)은 상술한 명령들에 따른 메모리 셀의 행 주소 및 열 주소, 그리고 뱅크(bank)의 주소들을 수신하기 위한 단자들이다.
도 1에서, 명령 단자들(즉, ACT_n 단자(111), CAS_n 단자(112), RAS_n 단자(113), WE_n 단자(114))과 ADD 단자들(115)은 분리되어 도시되었으나, DDR4 표준에 따라, CAS_n 단자(112), RAS_n 단자(113), WE_n 단자(114)는 각각 A16, A15, A14의 주소값을 수신할 수 있다.
테스트 인터페이스 보드(120)는 메모리 장치(110)와 테스트 장치(130)를 연결할 수 있다. 좀 더 구체적으로, 테스트 인터페이스 보드(120)는 메모리 장치(110)를 제어하는 명령들 및 주소들을 테스트 장치(130)로부터 메모리 장치(110)로 전송할 수 있다. 이를 위해, 테스트 인터페이스 보드(120)는 메모리 장치(110)의 단자들 구성에 따라 제작될 수 있다.
테스트 장치(130)는 테스트 패턴에 따라 메모리 장치(110)로 전송되는 테스트 신호들을 생성할 수 있다. 여기서, 테스트 패턴은 메모리 장치(110)의 신뢰성, 전력, 입출력 속도, 또는 기능 등을 테스트하기 위한 패턴이다. 좀 더 구체적으로, 테스트 장치(130)는 테스트 패턴에 따른 테스트 신호들을 메모리 장치(110)로 전송할 수 있고, 그 다음 테스트 패턴에 따라 동작한 결과를 메모리 장치(110)로부터 수신할 수 있다. 테스트 장치(130)는 수신된 결과를 참조하여 메모리 장치(110)의 성능을 테스트할 수 있다.
테스트 장치(130)는 알고리즘 패턴 생성부(algorithm pattern generator; ALPG, 131) 및 버퍼들(132)을 포함할 수 있다. 알고리즘 패턴 생성부(131)는 테스트 패턴에 포함된 명령들의 논리값들을 연산할 수 있다. 연산된 논리값들은 알고리즘 패턴 생성부(131)의 메모리(미도시)에 저장될 수 있다. 버퍼들(132)은 알고리즘 패턴 생성부(131)의 제어에 따라 연산된 논리값들(즉, 테스트 신호들)을 테스트 인터페이스 보드(120)로 전송할 수 있다.
도 1에서, 설명의 간략화를 위해, 메모리 장치(110)는 테스트 장치(130)로부터 명령들 및 주소들을 수신하는 단자들을 포함하는 것으로 도시되었다. 도시되진 않았으나, 메모리 장치(110)는 테스트 장치(130)로부터 테스트 인터페이스 보드(120)를 통해 클럭, 쓰기 데이터, 전력, 및 다른 명령들을 수신하기 위한 단자들(예를 들면, CK 단자, DQ 단자(데이터 입출력 단자), DQS 단자, VDD 단자, VSS 단자, CS_n 단자, DM_n 단자, DBI_n 단자, CKE 단자, ALERT_n 단자 등)을 더 포함할 수 있고, 특히 메모리 장치(110)는 DQ 단자(데이터 입출력 단자)를 통해 읽기 데이터를 테스트 장치(130)로 전송할 수도 있다.
도 2는 도 1의 메모리 장치에 인가되는 테스트 신호들의 파형을 예시적으로 보여주는 도면이다. 도 2는 도 1을 참조하여 설명될 것이다.
도 2를 참조하면, 메모리 장치(110)에 활성화 명령, 쓰기 명령, 읽기 명령, 및 프리차지 명령이 순차적으로 인가될 수 있다. 또한, 메모리 장치(110)에 상술한 명령들과 같이 테스트 장치(130)가 테스트하려는 메모리 셀의 주소들이 인가될 수 있다. 메모리 장치(110)에는 SDR(single data rate) 방식으로 명령들 및 주소들이 인가될 수 있다.
메모리 셀의 특성으로 인해 메모리 장치(110)를 제어하는 명령들 사이에는 JEDEC 규정에 따라 사전에 정의된 지연들(예를 들면, tRCD(RAS to CAS delay), CL(CAS latency), tRP(RAS precharge))이 필요하다. 다만 도 2에서 상술한 지연들이 고려되지 않은 것처럼 도시되었으나, 테스트 환경에서는 클럭(CK)의 주파수가 매우 낮기 때문에, 도시된 것처럼 명령들이 메모리 장치(110)에 인가될 수 있다. 또한, 상술한 지연들을 테스트하기 위해, 도시된 것처럼 명령들이 메모리 장치(110)에 인가될 수도 있다.
ACT_n 단자(111), CAS_n 단자(112), RAS_n 단자(113), 및 WE_n 단자(114)의 신호들은 로우(low, 논리 0)일 때 활성화될 수 있다. 예를 들어, 활성화 명령의 경우, ACT_n 단자(111)의 신호가 로우이다. 이 때, 메모리 장치(110)는 JEDEC 규정에 따라 CAS_n 단자(112), RAS_n 단자(113), 및 WE_n 단자(114)의 신호들을 A16, A15, A14의 주소값들로 디코드(decode)할 수 있다. 쓰기 명령의 경우, CAS_n 단자(112) 및 WE_n 단자(114)의 신호들이 로우이다. 읽기 명령의 경우, CAS_n 단자(112)의 신호가 로우이다. 프리차지 명령의 경우, RAS_n 단자(113)의 신호가 로우이다.
메모리 장치(110)는 ACT_n 단자(111), CAS_n 단자(112), RAS_n 단자(113), 및 WE_n 단자(114)를 통해 수신되는 명령들을 디코드하고, ADD 단자들(115)을 통해 수신되는 주소들을 참조하여 수신된 명령들을 처리할 수 있다.
도 3 및 도 4는 본 발명의 실시 예에 따라 메모리 장치를 테스트하기 위한 다른 테스트 시스템들을 예시적으로 보여주는 블록도들이다. 도 1의 서버용 또는 PC용 DRAM인 메모리 장치(110)와 달리, 도 3 및 도 4에서 메모리 장치들(210, 310)은 각각 모바일 장치용 DRAM일 수 있다. 모바일 장치용 DRAM은 서버용 또는 PC용 DRAM과 달리 면적을 줄이기 위해 명령들을 수신하는 단자들과 주소들을 수신하는 단자들이 병합(merge)될 수 있다(즉, 핀 스크램블(pin scramble)). 메모리 장치들(210, 310)은 메모리 장치(110)의 ACT_n 단자(111), CAS_n 단자(112), RAS_n 단자(113), WE_n 단자(114), 및 ADD 단자들(115) 대신에 각각 CA 단자들(command/address pins, 211, 311)을 포함할 수 있다.
도 3을 참조하면, 메모리 장치(210)를 테스트하기 위해, 테스트 장치(230)는 도 1의 테스트 장치(130)와 비교하여 멀티플렉서(multiplexer, 233)를 더 포함할 수 있다. 멀티플렉서(233)는 메모리 장치(210)를 테스트하는 테스트 신호들(즉, 버퍼들(232)의 출력들)을 병합할 수 있다. 여기서, 알고리즘 패턴 생성부(231) 및 버퍼들(232)은 도 1의 알고리즘 패턴 생성부(131) 및 버퍼들(132)과 실질적으로 동일한 기능을 수행할 수 있다. 테스트 인터페이스 보드(220)는 병합된 신호를 메모리 장치(210)로 전송할 수 있다. 테스트 인터페이스 보드(220)는 메모리 장치(210)의 단자들의 구성에 따라 도 1의 테스트 인터페이스 보드(120)와 다르게 제작될 수 있다.
일반적으로, 테스트 장치들(130, 230)은 고가의 장치들이기 때문에, 테스트 시스템들(100, 200)에서 새로운 메모리 장치의 개발 또는 메모리 장치의 종류와 관계없이 테스트 장치는 그대로 사용되는 것이 효율적이다. 즉, 메모리 장치(210)가 하드웨어 구성 요소(즉, 멀티플렉서(233))를 더 포함하는 테스트 장치(230) 대신에 도 1의 테스트 장치(130)에 의해 테스트되는 것이 더 효율적일 수 있다.
도 4를 참조하면, 메모리 장치(310)를 테스트하기 위해, 테스트 시스템(300)에서 도 1의 테스트 장치(130)와 동일한 테스트 장치(330)가 그대로 사용될 수 있다. 다만, 테스트 인터페이스 보드(320)는 테스트 장치(330)로부터의 테스트 신호들을 병합하기 위해, 도 1의 테스트 인터페이스 보드(120)와 비교하여 멀티플렉서(321)를 더 포함할 수 있다. 멀티플렉서(321)는 도 3의 멀티플렉서(233)와 실질적으로 동일한 기능을 수행할 수 있다. 다만, 멀티플렉서(321)를 구동하기 위한 전원 회로, 발열을 방지하는 회로 등이 테스트 인터페이스 보드(320)에 추가되어야 하므로, 테스트 인터페이스 보드(320)의 제작 비용 및 난이도가 증가할 수 있다.
도 5는 도 3 및 도 4의 테스트 시스템들에서 메모리 장치들에 인가되는 테스트 신호들의 파형을 예시적으로 보여주는 도면이다. 도 5는 도 3 및 도 4를 참조하여 설명될 것이다.
도 5를 참조하면, 도 2와 유사하게, 메모리 장치들(210, 310)에 활성화 명령, 쓰기 명령, 읽기 명령, 및 프리차지 명령이 순차적으로 인가될 수 있다. 다만, 도 2와 달리, 메모리 장치들(210, 310)에는 DDR(double data rate) 방식으로 명령들 및 주소들이 인가될 수 있다.
좀 더 구체적으로, 메모리 장치들(210, 310)은 클럭(CK)의 상승 엣지(rising edge)에서의 CA 단자들(211, 311)의 신호들을 명령으로 디코드할 수 있고, 클럭(CK)의 하강 엣지(falling edge)에서의 CA 단자들(211, 311)의 신호들을 주소로 디코드할 수 있다. 아래 표 1은 메모리 장치들(210, 310)에 인가될 수 있는 명령들을 정리한 예시적인 표이다.
Command Command Pins CA Pins
CKE CS CA0 CA1 CA2 CA3 CA4 CA5 CK edge
CK
(n-1)		 CK
(n)		 　
Multi Purpose Command
(MPC)		 H H H L L L L L OP6 R1
L OP0 OP1 OP2 OP3 OP4 OP5 R2
Precharge(PRE)
(Per Bank, All Bank)		 H H H L L L L H AB R1
L BA0 BA1 BA2 V V V R2
Refresh(REF)
(Per Bank, All Bank)		 H H H L L L H L AB R1
L BA0 BA1 BA2 V V V R2
Self Refresh Entry (SRE) H H H L L L H H V R1
L 　 　 V 　 　 　 R2
Self Refresh Exit (SRX) H H H L L H L H V R1
L 　 　 V 　 　 　 R2
Write-1 (WR-1) H H H L L H L L BL R1
L BA0 BA1 BA2 V C9 AP R2
Masked Write-1 (MWR-1) H H H L L H H L L R1
L BA0 BA1 BA2 V C9 AP R2
MPC, PRE, REF, SRE, SRX, WR-1, MWR-1 명령들은 클럭(CK)의 R1, R2 엣지들에서 메모리 장치들(210, 310)에 입력될 수 있다. 여기서, 도 5에서 도시된 것과 같이 R1 엣지는 상승 엣지를, R2 엣지는 하강 엣지를 의미할 수 있다. 표 1에는 MPC, PRE, REF, SRE, SRX, WR-1, MWR-1 명령들이 메모리 장치들(210, 310)에 인가되기 위해, 명령 단자들 및 CA 단자들의 상태들을 나타낸다. 표 1에서, H는 해당 단자의 신호가 하이(high, 논리 1에 대응)임을 나타내고, L은 해당 단자의 신호가 로우(논리 0에 대응)임을 나타내고, OP0~OP6은 연산 부호(operation code; OP Code)로서의 데이터이고, BA0~BA2는 메모리 장치들(210, 310)의 뱅크들의 주소들을 나타내고, AB는 해당 명령이 단일 뱅크에 적용되는지 모든 뱅크에 적용되는지를 나타내고, AP는 오토 프리차지(auto-precharge)를 수행할지를 나타내고, BL은 메모리 장치들(210, 310)의 버스트 랭스(burst length)를 나타내고, V는 해당 단자의 신호가 메모리 장치들(210, 310)에 의해 유효하게 디코드되는 것을 의미하고, 그리고 C9는 메모리 장치들(210, 310)의 제어 비트(control bit)를 나타낼 수 있다. 다만, 표 1에서 도시된 명령의 종류, CA 단자들의 수 및 상태, 명령 단자들의 수 및 상태, 클럭의 엣지들은 모두 예시적인 것에 불과하다.
이하, 도 3 및 도 4의 멀티플렉서들(233, 321) 없이, 병합된 신호(예를 들면, 명령에 대한 테스트 신호와 주소에 대한 테스트 신호가 병합된 신호)를 하나의 단자를 통해 수신하는 메모리 장치를 테스트할 수 있는 테스트 시스템을 설명한다.
도 6은 본 발명의 실시 예에 따른 테스트 시스템을 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 테스트 시스템(1000)은 반도체 장치(1100), 테스트 인터페이스 보드(1200), 및 테스트 장치(1300)를 포함할 수 있다.
실시 예에 있어서, 반도체 장치(1100)는 도 1에서 전술한 다양한 메모리 장치일 수 있거나, 또는 메모리 장치가 아닌 CPU, GPU, 마이크로프로세서, 컨트롤러, ASIC(application specific integrated circuit), FPGA(field programmable gate array), SoC(system on chip) 등과 같은 비메모리 장치일 수도 있다.
반도체 장치(1100)는 입력 단자(1111)를 포함할 수 있다. 반도체 장치(1100)가 다른 장치(예를 들면, 테스트 장치(1300))로부터 명령을 수신하는 경우, 명령에 대응하는 적어도 둘 이상의 테스트 신호들이 반도체 장치(1100)로 전송될 수 있다. 이 경우, 반도체 장치(1100)는 테스트 신호들이 각각 입력되는 단자들을 포함하는 대신에, 칩 사이즈를 감소시키기 위해, 테스트 신호들의 수보다 적은 단자들을 포함할 수 있다. 좀 더 구체적으로, 반도체 장치(1100)는 입력 단자(1111)를 통해 명령에 대응하는 테스트 신호들이 병합된 신호를 수신할 수 있다. 여기서, 병합되는 테스트 신호들의 수는 적어도 둘 이상이다.
실시 예에 있어서, 입력 단자(1111)는 도 3 및 도 4의 CA 단자들(211, 311)과 유사한 방식으로 테스트 신호들이 병합된 신호를 수신할 수 있다. 예를 들어, 반도체 장치(1100)가 도 3 및 도 4의 메모리 장치들(210, 310)인 경우, 입력 단자(1111)는 CA 단자들(211, 311) 중 어느 하나일 수 있다.
실시 예에 있어서, 반도체 장치(1100)는 볼 그리드 어레이(ball grid array, BGA)의 형태를 갖는 패키지로 예시적으로 도시되었고, 입력 단자(1111)는 볼(ball)로 도시되었다. 이 경우, 입력 단자(1111)는 후술할 테스트 인터페이스 보드(1200)의 출력 단자(1221)와 직접적으로 접촉할 수 있다.
다른 실시 예에 있어서, 반도체 장치(1100)는 패키징 공정이 수행되기 전의 웨이퍼일 수 있고, 이 경우 입력 단자(1111)는 패드(pad)일 수 있다. 이 경우, 패드는 테스트 인터페이스 보드의 니들(needle)과 접촉할 수 있다.
테스트 인터페이스 보드(1200)는 제 1 내지 제 4 입력 단자들(1211~1214), 출력 단자(1221), 및 전송 선로(1250)를 포함할 수 있다.
제 1 내지 제 4 입력 단자들(1211~1214)은 테스트 장치(1300)와 전기적으로 연결되기 위한 단자이다. 제 1 내지 제 4 입력 단자들(1211~1214)은 테스트 장치(1300)로부터 제 1 내지 제 4 테스트 신호들(S1~S4)을 각각 수신할 수 있다. 제 1 내지 제 4 입력 단자들(1211~1214)은 제 1 면(1210)에 배치될 수 있다. 제 1 면(1210)은 테스트 인터페이스 보드(1200)의 하부면일 수 있다. 도 6을 참조하면, 제 1 내지 제 4 입력 단자들(1211~1214)의 수는 4개로 도시되었으나, 본 발명의 범위는 이에 제한되지 않고, 입력 단자들의 수는 적어도 둘 이상이다.
출력 단자(1221)는 반도체 장치(1100)와 전기적으로 연결되기 위한 단자이다. 예를 들어, 출력 단자(1221)는 반도체 장치(1100)의 입력 단자(1111)와 접촉할 수 있다. 도 6을 참조하면, 출력 단자(1221)는 1개로 도시되었으나, 출력 단자들의 수는 제 1 내지 제 4 입력 단자들(1211~1214)의 수 또는 반도체 장치(1100)의 단자 구성에 따라 변경될 수 있다.
테스트 인터페이스 보드(1200)는 도 4의 테스트 인터페이스 보드(320)와 달리 제 1 내지 제 4 입력 단자들(1211~1214)을 통해 입력되는 제 1 내지 제 4 테스트 신호들(S1~S4)을 병합하는 회로(예를 들면, 도 4의 멀티플렉서(321))를 포함하지 않고, 전송 선로(1250)를 포함할 수 있다. 테스트 인터페이스 보드(1200)는 제 1 내지 제 4 입력 단자들(1211~1214)을 통하여 입력되는 제 1 내지 제 4 테스트 신호들(S1~S4)을 출력 단자(1221)를 통하여 출력할 수 있다. 전송 선로(1250)는 제 1 내지 제 4 입력 단자들(1211~1214)과 출력 단자(1221)를 전기적으로 연결할 수 있다. 즉, 전송 선로(1250)에서 제 1 내지 제 4 테스트 신호들(S1~S4)이 병합될 수 있다.
테스트 장치(1300)는 알고리즘 패턴 생성부(1310) 및 제 1 내지 제 4 버퍼들(1321~1324)을 포함할 수 있다. 알고리즘 패턴 생성부(1310)는 테스트 패턴에 포함된 명령들의 논리값들을 연산할 수 있다. 연산된 논리값들은 알고리즘 패턴 생성부(1310)의 메모리(1315)에 저장될 수 있다. 알고리즘 패턴 생성부(1310)는 논리값들에 따라 제 1 내지 제 4 버퍼들(1321~1324)을 제어할 수 있다. 제 1 내지 제 4 버퍼들(1321~1324)은 연산된 논리값들에 기초하여 제 1 내지 제 4 테스트 신호들(S1~S4)을 테스트 인터페이스 보드(1200)로 전송할 수 있다
테스트 장치(1300)는 도 3의 테스트 장치(230)와 같이 제 1 내지 제 4 버퍼들(1321~1324)의 출력들인 제 1 내지 제 4 테스트 신호들(S1~S4)을 병합하는 회로(즉, 도 3의 멀티플렉서(233))를 포함하지 않는다. 제 1 내지 제 4 테스트 신호들(S1~S4)은 제 1 내지 제 4 버퍼들(1321~1324)로부터 제 1 내지 제 4 입력 단자들(1211~1214)로 각각 전송될 수 있다. 도 1 및 도 4의 테스트 장치들(130, 330)과 비교하여, 테스트 장치(1300)는 전송 선로(1250)에서 제 1 내지 제 4 테스트 신호들(S1~S4)의 활성화 구간들이 서로 중첩되지 않도록 제 1 내지 제 4 테스트 신호들(S1~S4) 각각을 다른 시점에서 출력할 수 있다.
제 1 내지 제 4 테스트 신호들(S1~S4)을 하나의 입력 단자(1111)를 통해 수신하는 반도체 장치(1100)를 테스트하는 경우, 본 발명의 실시 예에 따르면, 테스트 인터페이스 보드(1200) 및 테스트 장치(1300)는 제 1 내지 제 4 테스트 신호들(S1~S4)을 병합하는 회로(예를 들면, 도 3의 멀티플렉서(233) 또는 도 4의 멀티플렉서(321))를 포함하지 않을 수 있다. 대신에, 테스트 인터페이스 보드(1200)는 제 1 내지 제 4 테스트 신호들(S1~S4)이 병합되는 전송 선로(1250)를 포함할 수 있고, 테스트 장치(1300)는 제 1 내지 제 4 테스트 신호들(S1~S4)의 활성화 구간들이 서로 중첩되지 않도록 제 1 내지 제 4 테스트 신호들(S1~S4)을 다른 시점에서 출력할 수 있다. 따라서, 테스트 인터페이스 보드(1200)의 제작 비용이 감소할 수 있고, 테스트 장치(1300)의 교체가 필요하지 않을 수 있다.
실시 예에 있어서, 알고리즘 패턴 생성부(1310)는 제 1 내지 제 4 버퍼들(1321~1324) 중 하나의 버퍼를 활성화하고 나머지 버퍼들은 비활성화할 수 있다. 알고리즘 패턴 생성부(1310)는 제 1 버퍼(1321)를 활성화하여 제 1 테스트 신호(S1)를 전송하고, 제 1 버퍼(1321)를 비활성화한다. 그 다음, 알고리즘 패턴 생성부(1310)는 제 2 테스트 신호(S2)를 출력하는 제 2 버퍼(1322)를 활성화할 수 있다. 즉, 알고리즘 패턴 생성부(1310)는 제 1 내지 제 4 테스트 신호들(S1~S4)의 활성화 구간들이 서로 중첩되지 않도록 제 1 내지 제 4 버퍼들(1321~1324)을 제어할 수 있다. 구체적인 제 1 내지 제 4 테스트 신호들(S1~S4)의 파형은 도 7에서 후술한다.
다른 실시 예에 있어서, 알고리즘 패턴 생성부(1310)는 테스트 패턴에 포함된 명령들의 논리값들에 따라 제 1 내지 제 4 버퍼들(1321~1324) 중 하나의 버퍼를 제어할 수 있다. 그리고, 전송 선로(1250)의 저항을 조정하기 위해, 테스트 패턴에 포함된 명령들의 논리값들과 관계없는 고정된 논리값들에 따라 제 1 내지 제 4 버퍼들(1321~1324) 중 나머지 버퍼들을 제어할 수 있다. 좀 더 구체적으로, 알고리즘 패턴 생성부(1310)는 제 1 테스트 신호(S1)를 출력하는 제 1 버퍼(1321)를 제어할 때, 다른 제 2 내지 제 4 테스트 신호들(S2~S4)을 출력하는 제 2 내지 제 4 버퍼들(1322~1324)의 출력들을 모두 로우(논리 0에 대응하는 전압 레벨)나 하이(논리 1에 대응하는 전압 레벨)로 고정할 수 있다. 구체적인 제 1 내지 제 4 테스트 신호들(S1~S4)의 파형은 도 7에서 후술한다.
테스트 장치(1300)는 전송 선로(1250)의 저항을 조정함으로써 병합된 신호의 강도(intensity)를 개선할 수 있다. 전송 선로(1250)는 제 1 내지 제 5 부분 전송 선로들(1251~1255)을 포함할 수 있다. 제 1 내지 제 4 부분 전송 선로들(1251~1254) 각각은 전송 선로(1250)에서 제 1 내지 제 4 입력 단자들(1211~1214) 각각에서부터 병합 지점까지의 전송 선로이고, 제 5 전송 선로(1255)는 병합 지점에서부터 출력 단자(1221)까지의 전송 선로이다.
제 1 내지 제 4 부분 전송 선로들(1251~1254)은 스터브(stub) 역할을 수행할 수 있다. 제 1 내지 제 4 버퍼들(1321~1324)의 출력들이 로우로 고정되면, 제 1 내지 제 4 부분 전송 선로들(1251~1254)은 풀다운(pull-down) 저항처럼 동작할 수 있고, 제 1 내지 제 4 버퍼들(1321~1324)의 출력들이 하이로 고정되면, 제 1 내지 제 4 부분 전송 선로들(1251~1254)은 풀업(pull-up) 저항처럼 동작할 수 있다. 또한, 제 1 내지 제 4 버퍼들(1321~1324)이 비활성화되면, 제 1 내지 제 4 부분 전송 선로들(1251~1254)은 플로팅(floating) 상태일 수 있다.
또 다른 실시 예에 있어서, 알고리즘 패턴 생성부(1310)는 제 1 내지 제 4 테스트 신호들(S1~S4)의 강도를 향상시키기 위해 제 1 내지 제 4 테스트 신호들(S1~S4)의 수에 따라 제 1 내지 제 4 테스트 신호들(S1~S4)의 전압 레벨들(즉, 제 1 내지 제 4 버퍼들(1321~1324)의 출력 전압 레벨들)을 조정할 수 있다. 좀 더 구체적으로, 알고리즘 패턴 생성부(1310)는 전송 선로(1250)에서 병합되는 제 1 내지 제 4 테스트 신호들(S1~S4)의 수가 클수록, 제 1 내지 제 4 테스트 신호들(S1~S4)의 전압 레벨들을 높일 수 있다. 또한, 전송 선로(1250)에서 병합되는 제 1 내지 제 4 테스트 신호들(S1~S4)의 수가 증가할수록 전송 선로(1250)의 저항도 증가하므로, 제 1 내지 제 4 테스트 신호들(S1~S4)의 전압 레벨들은 전송 선로(1250)의 저항에 비례할 수 있다. 구체적인 제 1 내지 제 4 테스트 신호들(S1~S4)의 파형은 도 8에서 후술한다.
알고리즘 패턴 생성부(1310)는 메모리(1315)를 포함할 수 있다. 메모리(1315)는 복수의 싸이클 팔레트들(cycle palettes)를 저장할 수 있다. 싸이클 팔레트는 반도체 장치(1100)를 제어하는 명령들의 논리값들의 집합을 나타낸다. 표 2는 제 1 내지 제 4 싸이클 팔레트들(CYP1~CYP4)의 예시를 보여준다.
Pin CYP1 CYP2 CYP3 CYP4
CA0 C4 X0 C4 FL C4 X9 X0 Y0
CA1 X15 X1 C5 Y3 C5 X8 X1 Y1
CA2 X8 X2 C6 Y4 C6 X0 X2 Y2
CA3 X9 X3 C7 Y5 C7 X1 X3 Y3
CA4 X10 X4 Y0 Y6 Y0 X2 X4 Y4
CA5 X11 X5 Y1 Y7 Y1 X3 X5 Y5
CA6 X12 X6 Y2 Y8 Y2 X4 X6 Y6
CA7 C1 X7 C1 Y9 Y3 X5 X7 Y7
CA8 C2 X13 C2 Y10 Y4 X6 X8 Y8
CA9 C3 X14 C3 Y11 X10 X7 X9 Y9
표 2는 반도체 장치(1100)가 도 3 및 도 4의 메모리 장치들(210, 310)이고, CA 단자들(CA0~CA9)의 수가 10개인 경우에 관한 것이다. 제 1 싸이클 팔레트(CYP1)는 활성화 명령에 대한 논리값들의 집합이고, 제 2 싸이클 팔레트(CYP2)는 쓰기 명령 또는 읽기 명령에 대한 논리값들의 집합이고, 제 3 사이클 팔레트(CYP3)는 프리차지 명령에 대한 논리값들의 집합이고, 그리고 제 4 싸이클 팔레트(CYP4)는 주소에 대한 논리값들의 집합이다. 실시 예에 있어서, 알고리즘 패턴 생성부(1310)는 명령당 하나의 싸이클 팔레트를 할당할 수 있고, 싸이클 팔레트들 각각은 서로 상이할 수 있다. 각 싸이클 팔레트의 왼쪽 열에 배치된 논리값들은 클럭의 상승 엣지에 동기되어 반도체 장치(1100)로 전송될 수 있고, 각 싸이클 팔레트의 오른쪽 열에 배치된 논리값들은 클럭의 하강 엣지에 동기되어 반도체 장치(1100)로 전송될 수 있다.
표 2에서, C1 내지 C9는 제어 비트들을 나타낼 수 있고, X0 내지 X15는 행 주소를 나타낼 수 있고, Y0 내지 Y11은 열 주소를 나타낼 수 있고, FL(Fixed Low)은 로우로 고정된 논리값을 나타낼 수 있다. 다만, 표 2에서 설명된 CA 단자들의 수, 싸이클 팔레트들의 수, 및 각 싸이클 팔레트들의 구성은 모두 예시적인 것에 불과하다.
도 7은 도 6에서 도시된 테스트 신호들 및 테스트 신호들이 병합된 신호의 파형을 예시적으로 보여주는 도면이다. 도 7은 도 6을 참조하여 설명될 것이다. 도 7을 참조하면, 제 1 내지 제 4 싸이클 팔레트들(CYP1~CYP4)이 순차적으로 반도체 장치(1100)로 인가될 수 있다. 여기서, 제 1 내지 제 4 싸이클 팔레트들(CYP1~CYP4)은 표 2에서 설명된 제 1 내지 제 4 싸이클 팔레트들(CYP1~CYP4)과 동일하거나 상이할 수 있다.
제 1 테스트 신호(S1)는 클럭(CK)의 상승 엣지에 동기되어 반도체 장치(1100)로 전송되는 논리값(A1) 및 클럭(CK)의 하강 엣지에 동기되어 반도체 장치(1100)로 전송되는 논리값(A2)을 포함할 수 있다. 제 1 테스트 신호(S1)와 유사하게, 제 2 내지 제 4 테스트 신호들(S2~S4) 각각은 논리값들(B1, B2, C1, C2, D1, D2)을 포함할 수 있다.
T0 내지 T1 시점에서, 알고리즘 패턴 생성부(1310)는 제 1 싸이클 팔레트(CYP1)의 논리값들(A1, A2)을 반도체 장치(1100)로 전송하기 위해, 제 1 버퍼(1321)를 활성화하거나 제어하는 동안, 제 2 내지 제 4 버퍼들(1322~1324)을 비활성화하거나 고정된 논리값들을 출력하도록 제어할 수 있다. 도 7을 참조하면, 알고리즘 패턴 생성부(1310)에 의해 제 2 내지 제 4 버퍼들(1322~1324)의 출력들은 모두 로우로 고정될 수 있다.
T1 시점 내지 T2 시점에서, 알고리즘 패턴 생성부(1310)는 제 2 싸이클 팔레트(CYP2)의 논리값들(B1, B2)을 반도체 장치(1100)로 전송하기 위해, 제 2 버퍼(1322)를 활성화하거나 제어하는 동안, 제 1, 제 3, 및 제 4 버퍼들(1321, 1323, 1324)을 비활성화하거나 고정된 논리값들을 출력하도록 제어할 수 있다. 도 7을 참조하면, 알고리즘 패턴 생성부(1310)에 의해 제 1, 제 3, 및 제 4 버퍼들(1321, 1323, 1324)의 출력들은 모두 로우로 고정될 수 있다. T2 내지 T4 시점에서의 알고리즘 패턴 생성부(1310)의 동작은 T0 내지 T2 시점에서의 알고리즘 패턴 생성부(1310)의 동작과 유사하다.
T0 시점 내지 T4 시점에서, 알고리즘 패턴 생성부(1310)는 제 1 내지 제 4 버퍼들(1321~1324) 각각을 다른 시점에서 활성화하거나 제어할 수 있다. 따라서, 도시된 것과 같이 제 1 내지 제 4 테스트 신호들(S1~S4)의 위상은 서로 상이할 수 있고(예를 들면, 위상 차이는 90°), 제 1 내지 제 4 테스트 신호들(S1~S4)은 서로 중첩되지 않을 수 있다.
도 8은 도 6에서 도시된 알고리즘 패턴 생성부에 의해 전압 레벨들이 조정된 테스트 신호들의 파형을 예시적으로 보여주는 도면이다. 도 8은 도 6 및 도 7을 참조하여 설명될 것이다. 도 8에서는 도 7의 파형에 더해 제 1 내지 제 4 테스트 신호들(S1~S4)의 전압 레벨들(실선으로 표시)이 도시되어 있다.
도 8에서, 반도체 장치(1100)가 1V 전압 레벨로 신호를 수신하는 것으로 가정한다. 만약 알고리즘 패턴 생성부(1310)가 제 1 내지 제 4 버퍼들(1321~1324)의 출력 전압 레벨들을 1V 전압 레벨로 설정하면, 전송 선로(1250)에서 병합된 신호의 전압 레벨은 1V보다 낮아질 수 있고(예를 들면, 0.25V), 이로 인해 반도체 장치(1100)로 전송되는 신호의 강도가 감소될 수 있다. 이를 방지하기 위해, 알고리즘 패턴 생성부(1310)는 제 1 내지 제 4 버퍼들(1321~1324)의 출력 전압 레벨들을 4V로 조정할 수 있고, 병합된 신호의 전압 레벨은 1V가 될 수 있다. 알고리즘 패턴 생성부(1310)는 전송 선로(1250)에서 병합되는 테스트 신호들의 수 또는 전송 선로(1250)의 저항에 따라 버퍼의 출력 레벨을 조정할 수 있다.
도 9는 도 6의 테스트 시스템을 좀 더 상세하게 보여주는 블록도이다. 도 9는 도 6의 반도체 장치(1100)가 메모리 장치인 경우에 관한 것이다. 도 9를 참조하면, 테스트 시스템(2000)은 메모리 장치(2100), 테스트 인터페이스 보드(2200), 및 테스트 장치(2300)를 포함할 수 있다. 다만, 도 9에서, 도시된 단자들의 수 및 연결 관계는 모두 예시적인 것에 불과하다.
메모리 장치(2100)는 CA 단자들(2111), DQ 단자들(2112), 전원 단자들(2113)을 포함할 수 있다. CA 단자들(2111)은 메모리 장치(2100)를 제어하기 위한 명령들 및 주소들을 수신하기 위한 단자들이다. CA 단자들(2111)은 도 3 및 도 4의 CA 단자들(211, 311)과 실질적으로 동일할 수 있다. DQ 단자들(2112)은 테스트 장치(2300)로부터 쓰기 데이터를 수신하고 테스트 장치(2300)로 읽기 데이터를 전송하기 위한 단자들이다. 전원 단자들(2113)은 테스트 장치(2300)로부터 전력을 제공받기 위한 단자들이다.
테스트 인터페이스 보드(2200)는 제 1 면(2210)에 배치된 제 1 단자들(2211), 제 2 단자들(2212), 및 제 3 단자들(2213) 그리고 제 2 면(2220)에 배치된 제 4 단자들(2224), 제 5 단자들(2225), 및 제 6 단자들(2226)을 포함할 수 있다. 여기서, 제 1 단자들(2211)은 도 6의 제 1 내지 제 4 입력 단자들(1211~1214)과 실질적으로 동일할 수 있고, 제 4 단자들(2224)은 도 6의 출력 단자(1221)와 실질적으로 동일할 수 있다.
테스트 인터페이스 보드(2200)는 제 1 단자들(2211)과 제 4 단자들(2224)을 전기적으로 연결하는 전송 선로들(2251~2253)을 포함할 수 있다. 전송 선로들(2251~2253) 각각은 도 6의 전송 선로(1250)와 실질적으로 동일할 수 있다. 본 발명의 실시 예에 따라, 제 4 단자들(2224)의 수는 제 1 단자들(2211)의 수보다 적다.
제 2 단자들(2212)은 테스트 장치(2300)와 전기적으로 연결될 수 있고, 제 5 단자들(2225)은 메모리 장치(2100)의 DQ 단자들(2112)과 전기적으로 연결될 수 있다(예를 들면, 접촉). 제 2 단자들(2212)의 수와 제 5 단자들(2225)의 수는 서로 같을 수 있고, 제 2 단자들(2212)은 제 5 단자들(2225)과 전기적으로 각각 연결될 수 있다(일대일 연결).
제 3 단자들(2213)은 테스트 장치(2300)와 전기적으로 연결될 수 있고, 제 6 단자들(2226)은 메모리 장치(2100)의 전원 단자들(2113)과 전기적으로 연결될 수 있다(예를 들면, 접촉). 제 3 단자들(2213)의 수와 제 6 단자들(2226)의 수는 서로 같을 수 있고, 제 3 단자들(2213)은 제 6 단자들(2226)과 전기적으로 각각 연결될 수 있다(일대일 연결). 도시된 것과 달리, 제 3 단자들(2213)과 제 6 단자들(2226)은 전력을 전달하기 위한 단자들이므로, 제 3 단자들(2213)의 수와 제 6 단자들(2226)의 수는 서로 같지 않을 수도 있다.
테스트 장치(2300)는 도 6의 테스트 장치(1300)와 실질적으로 동일한 기능을 수행할 수 있다. 테스트 장치(2300)는 명령 및 주소(또는 테스트 신호들)를 제 1 단자들(2211)로 전송할 수 있다. 테스트 장치(2300)는 제 2 단자들(2212)에 쓰기 데이터를 전송할 수 있고 제 2 단자들(2212)로부터 읽기 데이터를 수신할 수 있다. 테스트 장치(2300)는 제 5 및 제 6 단자들(2213, 2226)을 통해 메모리 장치(2100)에 전력을 공급할 수 있다.
도 10은 본 발명의 실시 예에 따른 테스트 방법을 예시적으로 보여주는 순서도이다. 또한, 도 10의 순서도는 도 6의 테스트 장치(1300) 및 도 9의 테스트 장치(2300)의 동작 방법들에 관한 것이다. 도 10은 도 6을 참조하여 설명될 것이다.
S110 단계에서, 테스트 장치(1300)는 반도체 장치(1100)의 명령에 대응하는 테스트 신호들(예를 들면, 도 6의 제 1 내지 제 4 테스트 신호들(S1~S4))을 생성할 수 있다. 반도체 장치(1100)가 메모리 장치인 경우, 명령은 JEDEC 표준을 따를 수 있다(예를 들어, 활성화 명령, 읽기 명령, 쓰기 명령, 프리차지 명령 등).
S120 단계에서, 테스트 장치(1300)는 테스트 신호들 각각을 다른 시점에서 테스트 인터페이스 보드(1200)로 전송할 수 있다. 테스트 신호들은 도 7에서 도시된 제 1 내지 제 4 테스트 신호들(S1~S4)의 파형과 유사하게 전송될 수 있다. 예를 들어, 테스트 장치(1300)는 테스트 신호들의 활성화 구간들이 서로 중첩되지 않도록 테스트 신호들을 테스트 인터페이스 보드(1200)로 전송할 수 있다.
S130 단계에서, 테스트 인터페이스 보드(1200)에서, 테스트 신호들은 병합될 수 있다. 테스트 인터페이스 보드(1200)는 테스트 신호들을 병합하기 위한 전송 선로(예를 들면, 도 6의 전송 선로(1250))를 포함할 수 있고, 테스트 신호들을 병합하는 회로는 포함하지 않을 수 있다.
S140 단계에서, 병합된 신호는 반도체 장치(1100)로 전송될 수 있다. 좀 더 구체적으로, S130 단계에서 테스트 신호들이 병합되면, 병합된 신호는 출력 단자(1221)를 통해 반도체 장치(1100)로 출력될 수 있다.
도 11은 도 10의 S120 단계의 상세한 단계들을 예시적으로 보여주는 순서도이다. 도 11은 도 6을 참조하여 설명될 것이다.
S221 단계에서, 테스트 장치(1300)의 알고리즘 패턴 생성부(1310)는 테스트 신호들을 출력하는 버퍼들(예를 들면, 도 6의 제 1 내지 제 4 버퍼들(1321~1324)) 중 하나의 버퍼를 활성화할 수 있다. 여기서, 버퍼들은 도 6의 제 1 내지 제 4 버퍼들(1321~1324)일 수 있다.
S222 단계에서, 알고리즘 패턴 생성부(1310)는 테스트 신호들을 출력하는 버퍼들 중 활성화된 버퍼를 제외한 나머지 버퍼들을 비활성화할 수 있다. 따라서 테스트 신호들 중 하나만 테스트 인터페이스 보드(1200)로 전송되고 테스트 신호들 중 둘 이상이 테스트 인터페이스 보드(1200)로 전송되지 않으므로, 테스트 인터페이스 보드(1200)에서 테스트 신호들의 활성화 구간들은 서로 중첩되지 않는다.
S223 단계에서, 알고리즘 패턴 생성부(1310)는 테스트 신호들의 수에 따라 테스트 신호들의 전압 레벨들을 조정할 수 있다. 테스트 신호들의 전압 레벨들은 테스트 신호들의 수에 비례할 수 있다. 또한, 테스트 신호들의 전압 레벨들은 전송 선로의 저항에 비례할 수 있다. 다른 실시 예에 있어서, S223 단계는 S221 단계 전에 사전에 수행될 수도 있다.
도 12는 도 10의 S120 단계의 상세한 단계들을 예시적으로 보여주는 순서도이다. 도 12는 도 6 및 도 7을 참조하여 설명될 것이다.
S321 단계에서, 테스트 장치(1300)의 알고리즘 패턴 생성부(1310)는 테스트 신호들의 논리값들에 따라, 테스트 신호들을 출력하는 버퍼들 중 하나의 버퍼를 제어할 수 있다. S321 단계는 S221 단계와 실질적으로 동일할 수 있다. 여기서, 논리값들은 테스트 패턴에 기초하여 알고리즘 패턴 생성부(1310)에 의해 연산될 수 있다.
S322 단계에서, 알고리즘 패턴 생성부(1310)는 고정된 논리값들에 따라 테스트 신호들을 출력하는 버퍼들 중 다른 버퍼들을 제어할 수 있다. 여기서, 고정된 논리값들은 S321 단계의 논리값들과 관계가 없고, 논리 0 또는 논리 1 중 어느 하나를 포함할 수 있다. S321 단계 및 S322 단계에 따른 테스트 신호들의 파형은 도 7에 도시되어 있다. 즉, 테스트 신호들(도 6의 제 1 내지 제 4 테스트 신호들(S1~S4)) 중 어느 하나가 테스트 인터페이스 보드(1200)로 전송되는 경우, 나머지 테스트 신호들은 고정된 논리값들로 유지될 수 있다.
S323 단계에서, 알고리즘 패턴 생성부(1310)는 테스트 신호들의 수에 따라 테스트 신호들의 전압 레벨들을 조정할 수 있다. 테스트 신호들의 전압 레벨들은 테스트 신호들의 수에 비례할 수 있다. 또한, 테스트 신호들의 전압 레벨들은 전송 선로의 저항에 비례할 수 있다. 다른 실시 예에 있어서, S323 단계는 S321 단계 전에 수행될 수도 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
1000: 테스트 시스템
1100: 반도체 장치
1200: 테스트 인터페이스 보드
1211~1214: 제 1 내지 제 4 입력 단자들
1221: 출력 단자
1250: 전송 선로
1300: 테스트 장치

Claims (10)

  1. 반도체 장치를 테스트하기 위한 제 1 테스트 신호가 수신되는 제 1 입력 단자;
    상기 반도체 장치를 테스트하기 위한 제 2 테스트 신호가 수신되는 제 2 입력 단자;
    상기 제 1 테스트 신호 및 상기 제 2 테스트 신호를 상기 반도체 장치로 출력하는 출력 단자; 및
    상기 제 1 테스트 신호와 상기 제 2 테스트 신호가 병합되도록 상기 제 1 입력 단자, 상기 제 2 입력 단자, 및 상기 출력 단자를 전기적으로 연결하는 전송 선로를 포함하는 테스트 인터페이스 보드.
  2. 제 1 항에 있어서,
    상기 제 1 테스트 신호 및 상기 제 2 테스트 신호를 병합하는 회로가 상기 테스트 인터페이스 보드에 포함되지 않는 테스트 인터페이스 보드.
  3. 제 1 항에 있어서,
    상기 제 1 테스트 신호 및 상기 제 2 테스트 신호의 전압 레벨들은 상기 전송 선로의 저항에 비례하는 테스트 인터페이스 보드.
  4. 제 1 항에 있어서,
    상기 제 2 테스트 신호의 활성화 구간은 상기 제 1 테스트 신호의 활성화 구간과 중첩되지 않는 테스트 인터페이스 보드.
  5. 제 1 항에 있어서,
    상기 전송 선로는:
    상기 제 1 단자부터 병합 지점까지의 제 1 부분 전송 선로;
    상기 제 2 단자부터 상기 병합 지점까지의 제 2 부분 전송 선로; 및
    상기 병합 지점부터 상기 제 3 단자까지의 제 3 부분 전송 선로를 포함하는 테스트 인터페이스 보드.
  6. 제 5 항에 있어서,
    상기 제 1 테스트 신호가 상기 제 1 단자에 수신되는 경우, 상기 제 2 테스트 신호의 전압 레벨은 논리 0에 대응하는 전압 레벨 또는 논리 1에 대응하는 전압 레벨 중 어느 하나인 테스트 인터페이스 보드.
  7. 제 6 항에 있어서,
    상기 제 2 테스트 신호의 전압 레벨이 논리 0에 대응하는 전압 레벨인 경우, 상기 제 2 부분 전송 선로의 저항은 풀다운(pull-down) 저항이고, 그리고
    상기 제 2 테스트 신호의 전압 레벨이 논리 1에 대응하는 전압 레벨인 경우, 상기 제 2 부분 전송 선로의 저항은 풀업(pull-up) 저항인 테스트 인터페이스 보드.
  8. 제 5 항에 있어서,
    상기 제 1 테스트 신호가 상기 제 1 입력 단자에 수신되는 경우, 상기 제 2 부분 전송 선로는 플로팅(floating) 상태인 테스트 인터페이스 보드.
  9. 제 1 항에 있어서,
    상기 반도체 장치는 메모리 셀을 포함하는 메모리 장치이고, 그리고
    상기 제 1 테스트 신호 및 상기 제 2 테스트 신호는 상기 메모리 셀을 제어하는 명령 및 상기 메모리 셀의 주소를 상기 메모리 장치로 전달하는 신호인 테스트 인터페이스 보드.
  10. 복수의 입력 단자들을 통하여 입력되는 복수의 테스트 신호들을 하나의 출력 단자를 통하여 출력하도록 구성되는 테스트 인터페이스 보드를 이용하여 반도체 장치를 테스트하는 방법에 있어서:
    상기 테스트 인터페이스 보드와 연결된 테스트 장치의 복수의 버퍼들 및 ALPG(algorithm pattern generator; ALPG)를 이용하여 상기 복수의 테스트 신호들을 생성하는 단계; 및
    상기 복수의 테스트 신호들 각각을 다른 시점에서 상기 테스트 인터페이스 보드로 전송하는 단계를 포함하는 테스트 방법.


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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010001143A (ko) * 1999-06-02 2001-01-05 윤종용 다수개의 데이터 라인을 구분되게 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법
KR100387014B1 (ko) * 2000-05-19 2003-06-12 가부시키가이샤 아드반테스트 반도체 시험 장치
JP2005321401A (ja) * 2004-05-03 2005-11-17 Agilent Technol Inc 集積回路テスタ用のピンカプラ
JP2005351632A (ja) * 2004-06-08 2005-12-22 Yokogawa Electric Corp Ｉｃテスタ
KR20090003641A (ko) * 2007-07-03 2009-01-12 주식회사 하이닉스반도체 고 집적 반도체 메모리 장치의 테스트를 위한 장치 및테스트 방법
JP2012068220A (ja) * 2010-09-27 2012-04-05 Renesas Electronics Corp テストシステムおよび半導体装置の製造方法
KR101443877B1 (ko) * 2014-07-07 2014-09-24 (주) 에이블리 반도체 테스트 설비의 인터페이스 장치
KR20170047777A (ko) * 2015-10-23 2017-05-08 세메스 주식회사 인터페이스 보드 및 상기 인터페이스 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2882426B2 (ja) 1991-03-29 1999-04-12 株式会社アドバンテスト アドレス発生装置
US5481671A (en) 1992-02-03 1996-01-02 Advantest Corporation Memory testing device for multiported DRAMs
KR0172372B1 (ko) * 1995-12-22 1999-03-30 김광호 반도체 메모리 장치의 병합 데이타 출력 모드 선택 방법
JPH10112199A (ja) 1996-10-03 1998-04-28 Advantest Corp メモリ試験装置
JPH10177059A (ja) 1996-12-16 1998-06-30 Nec Corp 集積回路装置
DE19921756A1 (de) 1998-05-13 1999-11-25 Advantest Corp Speichertestvorrichtung und Datenselektionsschaltkreis
JP4047975B2 (ja) 1998-07-07 2008-02-13 株式会社アドバンテスト 半導体デバイス試験装置及び半導体デバイス試験方法
JP4430801B2 (ja) 2000-08-03 2010-03-10 株式会社アドバンテスト 半導体メモリ試験装置
US7032145B1 (en) 2001-06-14 2006-04-18 Inovys Corporation System for dynamic re-allocation of test pattern data for parallel and serial test data patterns
KR100511047B1 (ko) * 2003-12-08 2005-08-30 삼성전자주식회사 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리
KR100736676B1 (ko) * 2006-08-01 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치
KR100829787B1 (ko) * 2006-08-28 2008-05-16 삼성전자주식회사 온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치,이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션테스트 방법
JP2010038581A (ja) * 2008-07-31 2010-02-18 Toshiba Corp 半導体試験装置
KR101254280B1 (ko) 2008-10-14 2013-04-12 가부시키가이샤 어드밴티스트 시험 장치 및 제조 방법
KR20140000855A (ko) * 2012-06-26 2014-01-06 삼성전자주식회사 테스트 인터페이스 보드 및 테스트 시스템
US9007241B2 (en) * 2013-09-16 2015-04-14 Seagate Technology Llc Reduced polar codes
KR101368000B1 (ko) 2013-10-30 2014-03-26 주식회사 아이티엔티 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층 구조를 형성하는 메모리 테스트 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010001143A (ko) * 1999-06-02 2001-01-05 윤종용 다수개의 데이터 라인을 구분되게 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법
KR100387014B1 (ko) * 2000-05-19 2003-06-12 가부시키가이샤 아드반테스트 반도체 시험 장치
JP2005321401A (ja) * 2004-05-03 2005-11-17 Agilent Technol Inc 集積回路テスタ用のピンカプラ
JP2005351632A (ja) * 2004-06-08 2005-12-22 Yokogawa Electric Corp Ｉｃテスタ
KR20090003641A (ko) * 2007-07-03 2009-01-12 주식회사 하이닉스반도체 고 집적 반도체 메모리 장치의 테스트를 위한 장치 및테스트 방법
JP2012068220A (ja) * 2010-09-27 2012-04-05 Renesas Electronics Corp テストシステムおよび半導体装置の製造方法
KR101443877B1 (ko) * 2014-07-07 2014-09-24 (주) 에이블리 반도체 테스트 설비의 인터페이스 장치
KR20170047777A (ko) * 2015-10-23 2017-05-08 세메스 주식회사 인터페이스 보드 및 상기 인터페이스 제조 방법

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