KR101368000B1 - 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층 구조를 형성하는 메모리 테스트 장치 - Google Patents

인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층 구조를 형성하는 메모리 테스트 장치 Download PDF

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장경훈
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Abstract

본 발명은 메모리 테스트 장치의 구조에 관한 것으로, 보다 구체적으로는 메모리 테스트 장치의 메인 PCB(Main PCB); 상기 메인 PCB의 하부에 부착된 컨트롤 프로세서(Control Processor); 상기 메인 PCB 상부에 구비되어 상기 컨트롤 프로세서로부터 전달된 신호를 받아 타깃 디바이스 핀 맵(Target Device Pin Map)에 대응되도록 형성되는 스크램블 인터포저 PCB(Scramble Interposer PCB); 메인 PCB의 주변회로의 간섭 없이 상기 메인 PCB와 상기 스크램블 인터포저 PCB의 신호선을 연결하는 인터커넥션 소켓(Interconnection Socket); 및 상기 스크램블 인터포저 PCB 상부에 구비되어 상기 타깃 디바이스를 테스트하는 테스트 소켓(Test Socket)을 포함하여, 상기 컨트롤 프로세서와 상기 타깃 디바이스의 신호 연결선 거리를 단축시키고, 메인 PCB의 주변회로를 안정적으로 배치하며, 장치의 확장성을 확보하는 것을 그 구성상의 특징으로 한다.
본 발명에서 제안하고 있는 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에 따르면, 메인 PCB(Main PCB), 컨트롤 프로세서(Control Processor), 스크램블 인터포저 PCB(Scramble interposer PCB), 인터커넥션 소켓(Interconnection Socket) 및 테스트 소켓(Test Socket)을 상하 구조로 구성함으로써, 컨트롤 프로세서와 타깃 디바이스의 신호 연결선 거리를 단축시키고, 인터커넥션 소켓으로 메인 PCB와 스크램블 인터포저 PCB의 PAD를 일 대 일로 연결하여 두 개의 PCB 사이에 연결선을 확보하며, 스크램블 인터포저 PCB와 테스트 소켓의 변경 적용만으로 장치의 확장성을 확보할 수 있게 한다.

Description

인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층 구조를 형성하는 메모리 테스트 장치{APPARATUS FOR TESTING A MEMORY FORMED BY LAYER STRUCTURE OF CONTROL PROCESSOR AND TARGET DEVICE USING INTERCONNECTION SOCKET}
본 발명은 메모리 테스트 장치 구조에 관한 것으로서, 보다 구체적으로는 컨트롤 프로세서에서 메모리 테스트에 사용되는 핀을 타깃 디바이스와 적층구조를 형성하는 메모리 테스트 장치에 관한 것이다.
메모리 장치는, 시스템에서 이용되는 데이터를 일시적으로 또는 영구적으로 저장하는 저장 장치이다. 이러한 메모리에서 불량이 발생하는 경우, 시스템의 동작에 치명적인 오류를 초래할 수 있으므로, 메모리 장치는 제조 후 실제 사용 환경과 유사한 환경에서 테스트된 후 시장에 출고되는 것이 일반적이다. 메모리 테스트 장치는 이와 같이 메모리 장치의 출고 전 제품의 불량 여부 등을 판단하는 장치로서, 메인 PCB와 테스트 소켓으로 이루어질 수 있고, 메인 PCB와 테스트 소켓은 컨트롤 프로세서로 제어될 수 있다. 메인 PCB는 메모리 테스트 장치의 주요 테스트 업무를 수행하는 기능을 하고, 테스트 소켓(특허출원 제10-2000-0049437호 참조)은 타깃 디바이스의 각 단자와 테스트 장치의 신호를 연결하는 역할을 할 수 있다.
종래에는 컨트롤 프로세서와 테스트 소켓이 메인 PCB 상에 위치하는 구조를 채택하였으므로, 다른 회로와의 간섭 및 기구적인 간섭 문제로 신호선의 연결이 최소 40㎜ 이상의 거리를 가지게 된다. 신호선 연결 거리는 짧을수록 SI(Signal Integrity) 특성이 향상되는 등 효율적이고 정확한 신호 전달이 가능해진다. 따라서 신호선의 연결 거리를 최소화하는 구조의 개발이 요구되어왔다.
한편, 반도체 등의 테스트용 PCB를 설계함에 있어서, 무수히 많은 주변 회로에 비례하여 무수히 많은 부품이 필요하나, 한정된 공간에서 많은 부품을 실장할 공간이 부족하여 일부 부품을 생략하여 검사 수준이 떨어지는 문제가 발생하기도 한다. 따라서 메모리 테스트 장치 내 구성요소 간의 효율적 배치와 그로 인한 공간의 확보가 중요하다. 또한, 일반적인 메모리 테스트 장치에 따르면, 테스트 대상 디바이스(타깃 디바이스, DUT)의 패키지 타입이나 종류 변경 시마다 메인 PCB도 재설계해야하였다. 따라서 다양한 디바이스에 대한 장치의 활용이 어렵다는 문제가 있다.
본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위하여 제안된 것으로서, 메인 PCB(Main PCB), 컨트롤 프로세서(Control Processor), 스크램블 인터포저 PCB(Scramble interposer PCB), 인터커넥션 소켓(Interconnection Socket) 및 테스트 소켓(Test Socket)을 상하 구조로 구성하되, 컨트롤 프로세서와 관련된 주변회로는 메인 PCB에 배치(이하, 메인 PCB의 주변회로라 함)하고, 테스트에 사용되는 회로는 메인 PCB에서 패턴 없이 관통 홀만을 생성하여 인터커넥션 소켓을 통하여 스크램블 인터포져 PCB로 연결하여, 스크램블 인터포져 PCB에서 테스트 관련 회로를 구성함으로써, 신호선 거리를 단축시키고 주변회로와 테스트 회로의 간섭을 제거할 수 있으며, 타깃 디바이스 변경 시, 스크램블 인터포저 PCB와 테스트 소켓의 변경 적용만으로 장치의 확장성을 확보할 수 있게 하는, 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치를 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치는,
상기 메모리 테스트 장치의 메인 PCB(Main PCB);
상기 메인 PCB의 하부에 부착된 컨트롤 프로세서(Control Processor);
상기 메인 PCB 상부에 구비되어 상기 컨트롤 프로세서로부터 전달된 신호를 받아 타깃 디바이스 핀 맵(Target Device Pin Map)에 대응되도록 형성되는 스크램블 인터포저 PCB(Scramble interposer PCB);
상기 메인 PCB와 상기 스크램블 인터포저 PCB 사이에 구비되고, 상기 메인 PCB의 주변회로와 대응되는 부분은 통공된 형태로서, 상기 메인 PCB와 상기 스크램블 인터포저 PCB를 상기 메인 PCB의 주변회로와 간섭 없이 연결하는 인터커넥션 소켓(Interconnection Socket); 및
상기 스크램블 인터포저 PCB 상부에 구비되어 상기 타깃 디바이스와 연결되는 테스트 소켓(Test Socket)을 포함하여,
상기 컨트롤 프로세서와 상기 타깃 디바이스의 신호 연결선 거리를 단축시키고, 상기 메인 PCB의 주변회로와 테스트 회로의 간섭을 제거하며, 장치의 확장성을 확보하는 것을 그 구성상의 특징으로 한다.
바람직하게는, 상기 메인 PCB에서,
상기 메모리 테스트에 사용할 신호 전달 영역은,
홀 플러깅 랜드(Hole Plugging Land, HPL) 또는 관통형 비아(Via)를 통하여, 상기 메인 PCB 하부에 부착된 컨트롤 프로세서에서 상기 메인 PCB의 상부에 구비된 PAD로 신호 전달되도록 구성되고,
상기 메인 PCB의 주변회로는,
상기 메인 PCB의 상부 중 상기 홀 플러깅 랜드 또는 관통형 비아 구비 영역을 제외한 부분에 배치될 수 있다.
바람직하게는, 상기 컨트롤 프로세서는,
애플리케이션 프로세서(Application Processor, AP) 또는 필드 프로그래머블 게이트 어레이(Field Progra㎜able Gate Array, FPGA)일 수 있다.
더욱 바람직하게는, 상기 스크램블 인터포저 PCB는,
상기 메인 PCB의 상부에 구비된 PAD로부터 상기 메모리 테스트에 사용할 신호를 전달받고 상기 타깃 디바이스와 최단 거리가 되도록 배치될 수 있다.
바람직하게는,
상기 메인 PCB는, 상기 메인 PCB의 주변회로에 간섭이 없도록 미리 정해진 영역에 복수의 PAD를 더 포함하고,
상기 인터커넥션 소켓은, 상기 메인 PCB에 구비된 PAD와 상기 스크램블 인터포저 PCB에 구비된 PAD를 일 대 일로 연결하여 상기 메인 PCB와 스크램블 인터포저 PCB 사이에 상기 메모리 테스트에 사용할 신호를 전달하는 연결선을 확보할 수 있다.
바람직하게는,
상기 스크램블 인터포저 PCB 상부와 연결 구비되는 테스트 소켓은, 교체형으로 연결될 수 있다.
바람직하게는, 상기 타깃 디바이스는,
DDR2, DDR3, LPDDR2 및 LPDDR3을 포함하는 군에서 선택된 어느 하나 이상일 수 있다.
본 발명에서 제안하고 있는 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에 따르면, 메인 PCB(Main PCB), 컨트롤 프로세서(Control Processor), 스크램블 인터포저 PCB(Scramble interposer PCB), 인터커넥션 소켓(Interconnection Socket) 및 테스트 소켓(Test Socket)을 상하 구조로 구성하되, 컨트롤 프로세서와 관련된 주변회로는 메인 PCB에 배치(이하, 메인 PCB의 주변회로라 함)하고, 테스트에 사용되는 회로는 메인 PCB에서 패턴 없이 관통 홀만을 생성하여 인터커넥션 소켓을 통하여 스크램블 인터포져 PCB로 연결하여, 스크램블 인터포져 PCB에서 테스트 관련 회로를 구성함으로써, 신호선 거리를 단축시키고 주변회로와 테스트 회로의 간섭을 제거할 수 있으며, 타깃 디바이스 변경 시, 스크램블 인터포저 PCB와 테스트 소켓의 변경 적용만으로 장치의 확장성을 확보할 수 있게 한다.
도 1은 본 발명의 일실시예에 따른 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치의 구성을 도식화하여 나타낸 도면.
도 2는 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 메인 PCB의 상부를 나타낸 도면.
도 3은 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 메인 PCB의 하부를 나타낸 도면.
도 4는 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 스크램블 인터포저 PCB의 상부와 하부를 나타낸 도면.
도 5는 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 인터커넥션 소켓을 나타낸 도면.
도 6 및 도 7은 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치의 적층구조 형성 과정을 나타낸 도면.
도 8은 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 타깃 디바이스와 테스트 소켓 및 스크램블 인터포저 PCB의 구체적 구성을 도시한 도면.
도 9는 종래의 메모리 테스트 장치 내의 배치 방식을 도시한 도면.
도 10은 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치 및 주변 회로에 영향을 주지 않도록 부분 소켓화하는 소켓 형태, 장치 내의 배치 방식을 도시한 도면.
이하에서는 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일 또는 유사한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’되어 있다고 할 때, 이는 ‘직접적으로 연결’되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 ‘간접적으로 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 ‘포함’한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일실시예에 따른 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치의 구성을 도식화하여 나타낸 도면이다. 도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치는, 메인 PCB(100), 컨트롤 프로세서(200), 스크램블 인터포저 PCB(300), 인터커넥션 소켓(400) 및 테스트 소켓(500)을 포함하여 구성될 수 있다. 타깃 디바이스는, DDR2, DDR3, LPDDR2 및 LPDDR3을 포함하는 군에서 선택된 어느 하나 이상일 수 있으나, 이에 한정하는 것은 아니다.
메인 PCB(Main PCB, 100)는, 메모리 테스트 장치의 메인 인쇄회로기판으로서, 주요 테스트 기능을 수행하는 역할(테스트 보드)을 할 수 있다. 바람직하게는, 주변회로를 안정적으로 배치하고 테스트에 사용하는 핀을 하부의 컨트롤 프로세서에서 받아 홀 플러깅 랜드(Hole Plugging Land, HPL) 또는 관통형 비아(Via)를 사용하여 반대편에 PAD를 형성할 수 있다. 즉, 홀 플러깅 랜드(Hole Plugging Land, HPL)나 관통형 비아(Via)를 통하여 하부 컨트롤 프로세서(200)와 상부 PAD 사이의 신호 연결선을 형성할 수 있다.
도 2는 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 메인 PCB의 상부를 나타낸 도면이고, 도 3은 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 메인 PCB의 하부를 나타낸 도면이다. 도 2 및 도 3에 도시된 바와 같이, 메인 PCB(100)에서 메모리 테스트에 사용할 신호 전달 영역은 홀 플러깅 랜드(Hole Plugging Land, HPL) 또는 관통형 비아(Via)를 통하여, 메인 PCB(100) 하부에 부착된 컨트롤 프로세서(200)에서 메인 PCB(100)의 상부에 구비된 PAD로 신호 전달되도록 구성될 수 있다. 또한, 실시예에 따라서는, 보강 회로용 PAD를 추가하여 인터커넥션 소켓에 연결될 수 있다. 또한, 메인 PCB의 주변회로(AP 주변회로)는, 안정한 동작을 하도록 배치되되, 메인 PCB(100)의 상부 중 홈 플러깅 랜드 또는 관통형 비아 구비 영역을 제외한 부분에 배치될 수 있다.
컨트롤 프로세서(Control Processor, 200)는, 메인 PCB(100)의 하부에 부착되어 메인 PCB(100) 및 다른 구성의 작동을 제어할 수 있다. 실시예에 따라서는, 애플리케이션 프로세서(Application Processor, AP) 또는 필드 프로그래머블 게이트 어레이(Field Progra㎜able Gate Array, FPGA)일 수 있다.
도 4는 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 스크램블 인터포저 PCB의 상부와 하부를 나타낸 도면이다. 도 4에 도시된 바와 같이, 스크램블 인터포저 PCB(Scramble interposer PCB, 300)는, 메인 PCB 상부에 구비되어 상기 컨트롤 프로세서로부터 전달된 신호를 받아 타깃 디바이스 핀 맵(Target Device Pin Map)에 대응되도록 형성될 수 있다. 실시예에 따라서는, 메인 PCB(100)의 상부에 구비된 PAD로부터 메모리 테스트에 사용할 신호를 전달받고 타깃 디바이스와 최단 거리가 되도록 배치될 수 있다. 즉, 스크램블 인터포저 PCB(300)는, 기존의 테스트 보드를 이용하여 다양한 종류의 패키지를 테스트할 수 있게 하는 것으로서, 메인 PCB(100)와 테스트 소켓(500) 등의 패키지를 핀으로 매핑 하는 구성을 채택할 수 있다.
인터커넥션 소켓(Interconnection Socket, 400)은, 메인 PCB(100)와 스크램블 인터포저 PCB(300) 사이에 구비될 수 있다. 도 5는 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 인터커넥션 소켓을 나타낸 도면이다. 도 5에 도시된 바와 같이, 메인 PCB(100)의 주변회로와 대응되는 부분은 통공된 형태로서, 메인 PCB(100)와 스크램블 인터포저 PCB(300)를 메인 PCB(100)의 주변회로와 간섭 없이 연결할 수 있다.
바람직하게는, 메인 PCB(100)는 메인 PCB(100)의 주변회로에 간섭이 없도록 미리 정해진 영역에 복수의 PAD를 더 포함하고, 인터커넥션 소켓(400)은 메인 PCB(100)에 구비된 PAD와 스크램블 인터포저 PCB(300)에 구비된 PAD를 일 대 일로 연결하여 두 개의 PCB 사이에 메모리 테스트에 사용할 신호를 전달하는 연결선을 확보할 수 있다. 즉, 메인 PCB(100)의 주변회로에 영향을 주지 않고, 메모리 테스트에 사용되는 신호선을 포함하여 생성된 복수의 PAD를 스크램블 인터포저 PCB(300)에 생성된 PAD와 일 대 일로 연결할 수 있도록 제작된다. 이와 같은 구성을 채택함으로써, 주변 회로와 관련된 많은 부품이 실장되는 공간을 확보할 수 있다.
도 6 및 도 7은 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치의 적층구조 형성 과정을 나타낸 도면이다. 도 6에 도시된 바와 같이, 메인 PCB(100) 하부에 컨트롤 프로세서(AP, 200)가 부착될 수 있고, 이는 고정 가이드로 고정될 수 있다. 도 7에 도시된 바와 같이, 메인 PCB(100) 상부에는 인터커넥션 소켓(300)이 장착되고, 그 위에 스크램블 인터포저 PCB(400)가 부착될 수 있다. 스크램블 인터포저 PCB(400) 상부에는 테스트 소켓이 장착되고, 그 위에 타깃 디바이스 고정 지그(JIG)로 타깃 디바이스가 장착될 수 있다. 이와 같이 본 발명은 인터커넥션 소켓(400)을 이용하여 컨트롤 프로세서(200)에서부터 타깃 디바이스가 상하 적층구조를 형성할 수 있으며, 이와 같은 구조를 형성함으로써, 컨트롤 프로세서(200)와 타깃 디바이스의 신호 연결선 거리를 단축시키고, 메인 PCB(100)의 주변회로와 테스트 회로의 간섭을 제거하며, 장치의 확장성을 확보할 수 있게 된다.
도 8은 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치에서 타깃 디바이스와 테스트 소켓 및 스크램블 인터포저 PCB의 구체적 구성을 도시한 도면이다. 도 8에 도시된 바와 같이, 테스트 소켓(Test Socket, 500)은, 스크램블 인터포저 PCB(300) 상부에 구비되어 타깃 디바이스(10)와 연결될 수 있다.
바람직하게는, 스크램블 인터포저 PCB(300) 상부와 연결 구비되는 테스트 소켓(500)은, 교체형으로 연결될 수 있다. 즉, 타깃 디바이스의 패키지 타입이나 종류 변경 시에 메인 PCB(100) 및 인터커넥션 소켓(400)의 재설계 없이, 스크램블 인터포저 PCB(300)의 재설계와 테스트 소켓(500)의 변경만으로 적용 가능하게 한다. 즉, 장치의 확장성 확보가 가능하다.
도 9는 종래의 메모리 테스트 장치 내의 배치 방식을 도시한 도면이다. 도 9에 도시된 바와 같이, 종래의 메모리 테스트 장치는, 메인 PCB를 기준으로 컨트롤 프로세서(AP or FPGA)와 타깃 디바이스(LPDDR3 or DDR3)가 펼쳐져 있는 구조를 채택하므로, 신호선의 연결이 최소 40㎜ 이상의 거리를 가지게 된다. 신호선 연결 거리는 짧을수록 SI(Signal Integrity) 특성이 향상되는 등 효율적이고 정확한 신호 전달이 가능해진다. 따라서 신호선의 연결 거리를 최소화하는 것이 필요하다.
도 10은 본 발명의 일실시예에 따른 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치 및 주변 회로에 영향을 주지 않도록 부분 소켓화하는 소켓 형태, 장치 내의 배치 방식을 도시한 도면이다. 도 10에 도시된 바와 같이, 본 발명의 일실시예에 따른 컨트롤 프로세서와 메인 PCB(100)의 홀 플러깅 랜드(Hole Plugging Land, HPL) 또는 관통형 비아(Via) 배치 방식에 따른 적층구조는, 앞서 도 1과 관련하여 설명한 바와 같이, 메인 PCB(100) 하부에 컨트롤 프로세서(AP or FPGA, 200)를 구비하고, 메인 PCB(100)에 필요한 주변 회로를 자유롭게 배치하며, 메인 PCB(100)와 테스트 소켓(500) 사이에 인터커넥션 소켓(400)으로 연결되는 스크램블 인터포저 PCB(300)를 구성하되 이들을 상하구조로 적층하여 구성할 수 있다. 즉, 컨트롤 프로세서(AP or FPGA)와 타깃 디바이스(LPDDR3 or DDR3)가 미리 정해진 범위 내에서 겹쳐지는 적층구조를 채택함으로써, 컨트롤 프로세서와 타깃 디바이스의 신호 연결선 거리를 20㎜이하로 단축시킬 수 있다. 이로 인해 SI(Signal Integrity) 특성이 향상되는 등 효율적이고 정확한 신호 전달이 가능하다.
이상 설명한 본 발명은 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
10: 타깃 디바이스 100: 메인 PCB
200: 컨트롤 프로세서 300: 스크램블 인터포저 PCB
400: 인터커넥션 소켓 500: 테스트 소켓

Claims (7)

  1. 메모리 테스트 장치로서,
    상기 메모리 테스트 장치의 메인 PCB(Main PCB);
    상기 메인 PCB의 하부에 부착된 컨트롤 프로세서(Control Processor);
    상기 메인 PCB 상부에 구비되어 상기 컨트롤 프로세서로부터 전달된 신호를 받아 타깃 디바이스 핀 맵(Target Device Pin Map)에 대응되도록 형성되는 스크램블 인터포저 PCB(Scramble interposer PCB);
    상기 메인 PCB와 상기 스크램블 인터포저 PCB 사이에 구비되고, 상기 메인 PCB의 주변회로와 대응되는 부분은 통공된 형태로서, 상기 메인 PCB와 상기 스크램블 인터포저 PCB를 상기 메인 PCB의 주변회로와 간섭 없이 연결하는 인터커넥션 소켓(Interconnection Socket); 및
    상기 스크램블 인터포저 PCB 상부에 구비되어 상기 타깃 디바이스와 연결되는 테스트 소켓(Test Socket)을 포함하여,
    상기 컨트롤 프로세서와 상기 타깃 디바이스의 신호 연결선 거리를 단축시키고, 상기 메인 PCB의 주변회로와 테스트 회로의 간섭을 제거하며, 장치의 확장성을 확보하는 것을 특징으로 하는, 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치.
  2. 제1항에 있어서, 상기 메인 PCB에서,
    상기 메모리 테스트에 사용할 신호 전달 영역은,
    홀 플러깅 랜드(Hole Plugging Land, HPL) 또는 관통형 비아(Via)를 통하여, 상기 메인 PCB 하부에 부착된 컨트롤 프로세서에서 상기 메인 PCB의 상부에 구비된 PAD로 신호 전달되도록 구성되고,
    상기 메인 PCB의 주변회로는,
    상기 메인 PCB의 상부 중 상기 홀 플러깅 랜드 또는 관통형 비아 구비 영역을 제외한 부분에 배치되는 것을 특징으로 하는, 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치.
  3. 제1항에 있어서, 상기 컨트롤 프로세서는,
    애플리케이션 프로세서(Application Processor, AP) 또는 필드 프로그래머블 게이트 어레이(Field Progra㎜able Gate Array, FPGA)인 것을 특징으로 하는, 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치.
  4. 제2항에 있어서, 상기 스크램블 인터포저 PCB는,
    상기 메인 PCB의 상부에 구비된 PAD로부터 상기 메모리 테스트에 사용할 신호를 전달받고 상기 타깃 디바이스와 최단 거리가 되도록 배치되는 것을 특징으로 하는, 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치.
  5. 제1항에 있어서,
    상기 메인 PCB는, 상기 메인 PCB의 주변회로에 간섭이 없도록 미리 정해진 영역에 복수의 PAD를 더 포함하고,
    상기 인터커넥션 소켓은, 상기 메인 PCB에 구비된 PAD와 상기 스크램블 인터포저 PCB에 구비된 PAD를 일 대 일로 연결하여 상기 메인 PCB와 스크램블 인터포저 PCB 사이에 상기 메모리 테스트에 사용할 신호를 전달하는 연결선을 확보하는 것을 특징으로 하는, 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치.
  6. 제1항에 있어서,
    상기 스크램블 인터포저 PCB 상부와 연결 구비되는 테스트 소켓은,
    교체형으로 연결되는 것을 특징으로 하는, 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치.
  7. 제1항에 있어서, 상기 타깃 디바이스는,
    DDR2, DDR3, LPDDR2 및 LPDDR3을 포함하는 군에서 선택된 어느 하나 이상인 것을 특징으로 하는, 인터커넥션 소켓을 이용하여 컨트롤 프로세서와 타깃 디바이스의 적층구조를 형성하는 메모리 테스트 장치.
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