TWI473107B - 可程式加速測試訊號之測試界面板 - Google Patents

Description

可程式加速測試訊號之測試界面板

本發明係有關於半導體裝置之測試技術，特別係有關於一種可程式加速測試訊號之測試界面板。

按，目前半導體測試設備相當昂貴，並且只能測試一個世代的半導體電子產品，欲測試與驗證下一個世代的半導體電子產品則需要重新購買專用的半導體測試設備。例如，已知能測試DDR2-800(DDR2為第二代雙倍資料傳輸速率同步動態隨機存取記憶體的簡稱)的半導體測試設備為愛德萬(ADVANTEST)公司的T5588，測試速率最高為800 Mbps，無法驗證更高運算速度的記憶體產品，如DDR3，為第三代雙倍資料傳輸速率同步動態隨機存取記憶體的簡稱，已知傳輸速度有1066 Mbps、1333 Mbps、1600 Mbps或更高。

我國新型專利M370079揭示一種「積體電路測試機台之改良」，利用一客製測試模組包含有一元件可程式編輯邏輯陣列晶片(FPGA)，且FPGA是透過至少一高速連接器整合於整合式測試模組板上。然而，使用連接器的整合方式或許可使該FPGA為可插拔式整合，但會有訊號延遲與干擾的問題。並且，FPGA所需要的供電無法直接使用測試機台的提供電壓，如由外部供電，則測試機台需要內部改裝或變更治具的結合，將影響測試條件與溫度控制。此外，習知作法是將新增的測試需求燒錄於元件可程式編輯邏輯陣列晶片內，再整合於整合式測試模組板上，即編碼程式預先燒錄於晶片內，為專板專用之類型。

有鑒於此，本發明之主要目的係在於提供一種可程式加速測試訊號之測試界面板，使既有的半導體測試機台可以被運用來測試與驗證下一世代的半導體電子產品，並且可以降低模組電路板整合場式可程式閘陣列元件的訊號延遲與干擾的問題。

本發明之次一目的係在於提供一種可程式加速測試訊號之測試界面板，能夠避免場式可程式閘陣列元件的整合型態會干涉到測試界面板在測試機台內的安裝結合。

本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種可程式加速測試訊號之測試界面板，用以裝設在一測試機台內，該測試界面板係包含一模組電路板、複數個機台連接器、一場式可程式閘陣列元件、複數個電壓調節件以及一快閃記憶體元件。該模組電路板係具有一頂面與一底面並劃分為複數個N乘以M矩陣減一數量之測試單元區與一訊號轉換區，該頂面於每一測試單元區內具有複數個測試訊號墊與複數個測試座安裝孔。該些機台連接器係設於該底面並位於每一測試單元區之兩側。該場式可程式閘陣列元件係為封裝型態，該場式可程式閘陣列元件係表面接合於該底面並位於該訊號轉換區內。該些電壓調節件係結合於該底面並鄰靠該場式可程式閘陣列元件。該快閃記憶體元件係可插拔地模組化結合於該模組電路板，用以儲存該場式可程式閘陣列元件的編碼程式。

本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。

在前述的可程式加速測試訊號之測試界面板中，該場式可程式閘陣列元件之封裝類型係可為球格陣列，並且低於該機台連接器供結合對應機台插針之高度。

在前述的可程式加速測試訊號之測試界面板中，該快閃記憶體元件係可包含一記憶體封裝件、一轉接板與複數個插針，該測試界面板係可另包含一第二連接器，用以結合該些插針。

在前述的可程式加速測試訊號之測試界面板中，該第二連接器係可位於其中一測試單元區內之兩機台連接器之間。

在前述的可程式加速測試訊號之測試界面板中，該測試機台係可為DDR2測試機台，該模組電路板係具有一特定尺寸，用以裝設於該DDR2測試機台內，而該些測試訊號墊與該些測試座安裝孔之位置係對應於DDR3測試槽座。

在前述的可程式加速測試訊號之測試界面板中，可另包含一除錯埠，係設置於該頂面並位於該訊號轉換區內。

由以上技術方案可以看出，本發明之可程式加速測試訊號之測試界面板，具有以下優點與功效：

一、藉由場式可程式閘陣列元件、電壓調節件與快閃記憶體元件在模組電路板上的結合關係作為其中之一技術手段，使既有的半導體測試機台可以被運用來測試與驗證下一世代的半導體電子產品，可不需要由外部供電即能快速調整測試訊號的速度，訊號加速過程不透過任何連接器，可以降低模組電路板整合場式可程式閘陣列元件的訊號延遲與干擾的問題。

二、藉由場式可程式閘陣列元件、電壓調節件與快閃記憶體元件在模組電路板上的結合關係作為其中之一技術手段，能夠避免場式可程式閘陣列元件的整合型態會干涉到測試界面板在測試機台內的安裝結合。

以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。

依據本發明之一具體實施例，一種可程式加速測試訊號之測試界面板舉例說明於第1圖之頂面示意圖、第2圖之底面示意圖以及第3圖之截面示意圖。該可程式加速測試訊號之測試界面板100，用以裝設在一測試機台10內。該測試界面板100又可稱為Hi-Fix board，作為測試機台與用以結合待測半導體電子產品之測試槽座之連接界面。該測試界面板100係主要包含一模組電路板110、複數個機台連接器120、一場式可程式閘陣列(field programmable gate array,FPGA)元件130、複數個電壓調節件140以及一快閃記憶體元件150。

該模組電路板110係具有一頂面111與一底面112。該頂面111為朝向待測半導體電子產品之表面。該底面112係為朝向測試機台內測試板之安裝表面。通常該模組電路板110係為硬質多層印刷電路板，提供在測試機台與待測半導體電子產品之間的測試訊號傳輸。該模組電路板110係包含一N乘以M矩陣，在本實施例中，為2×2的矩陣，即N與M皆為2，在不同實施例中，針對不同的測試機台，N與M應作對應之調整。其中，N乘以M矩陣減一數量保留為複數個測試單元區113，該頂面111於每一測試單元區113內具有複數個測試訊號墊115與複數個測試座安裝孔116。如第3圖所示，對應每一測試單元區113內可藉由該些測試座安裝孔116在該頂面111上安裝一測試槽座170，用以固定一待測半導體電子產品，如待測記憶體元件。該測試槽座170內具有複數個可伸縮之探針171(或稱pogo pin)，在測試過程中其兩端係導電連接該些測試訊號墊115與待測半導體電子產品的對外端子，例如銲球。故每一測試單元區113上可對應地安裝一個待測半導體電子產品。N乘以M矩陣所餘的一個係劃分為一訊號轉換區114，連接該些測試訊號墊115之線路係往該訊號轉換區114延伸。此外，該測試界面板100係可裝設於該測試機台10之測試板11上，該測試板11上具有複數個供電性傳輸之插針12。而該些機台連接器120係設於該底面112並位於每一測試單元區113之兩側，用以與測試機台10內的測試板11上插針12連接。在本實施例中，該測試機台10係可為DDR2測試機台，例如愛德萬(ADVANTEST)公司提供之T5588測試機台，而該模組電路板110係具有一特定尺寸，用以裝設於該DDR2測試機台10內，而該些測試訊號墊115與該些測試座安裝孔116之位置係對應於DDR3測試槽座。

本發明之其中一特點係為，該場式可程式閘陣列(FPGA)元件130係以封裝型態表面接合於該底面112並位於該訊號轉換區114內。例如，該場式可程式閘陣列元件130係為球格陣列封裝型態，即該場式可程式閘陣列元件130之底部設有複數個銲球131。利用該些銲球131之回焊接合，使該場式可程式閘陣列元件130係表面接合於該模組電路板110。因此，該場式可程式閘陣列元件130與該模組電路板110之間不是利用連接器或插卡轉接的方式連接，如此可降低該場式可程式閘陣列元件130的訊號延遲與被干擾的問題。在本實施例中，該場式可程式閘陣列元件130係為ALTERA公司的Stratix III產品。此外，該場式可程式閘陣列元件130設於該底面112之接合關係係可與該些機台連接器120在線路連接上較為方便與快速，並可避免該場式可程式閘陣列元件130被待測半導體電子產品碰傷。較佳地，該場式可程式閘陣列元件130之封裝類型係可為球格陣列，並且低於該機台連接器120供結合測試機台內對應插針12之高度，如第3圖所示。藉此，該場式可程式閘陣列元件130不會干涉該測試界面板100在測試機台10內的安裝結合。

特別的是，該些電壓調節件140係結合於該底面112並鄰靠該場式可程式閘陣列元件130。該些電壓調節件140的設置係用以調整與變化該測試機台10的固定供電電源，使該測試機台10能經由該些機台連接器120並在該些電壓調節件140的電壓轉換下能提供電源予該場式可程式閘陣列元件130以及待測半導體電子產品在不同規格下所需要的特定電流。例如，該些電壓調節件140可由3.3V調降至2.5V與1.5V，以供DDR3待測記憶元件使用。

此外，該快閃記憶體元件150係可插拔地模組化結合於該模組電路板110，用以儲存該場式可程式閘陣列元件130的編碼程式。因此，該快閃記憶體元件150之更換或是內儲存資料的修改便可用以調整該場式可程式閘陣列元件130所需要的核心程式。在本實施例中，該快閃記憶體元件150係可包含一記憶體封裝件151、一轉接板152與複數個插針153，記憶體封裝件151與該些插針153係皆結合於該轉接板152，該測試界面板100係可另包含一第二連接器160，用以結合該些插針153，如上所述結構為達到上述可插拔地模組化結合關係之一具體結構。此外，較佳地，該第二連接器160係可位於其中一測試單元區113內之兩機台連接器120之間，以達到空間節省。該快閃記憶體元件150的結合將不會干涉該測試界面板100在測試機台10內的安裝結合且不佔用該訊號轉換區114之空間。

此外，如第1與3圖所示，該測試界面板100係可另包含一除錯埠180，係設置於該頂面111並位於該訊號轉換區114內。故可以不用由測試機台10拆卸出該測試界面板100之狀態下，能夠確認該場式可程式閘陣列元件130的編碼程式是否正確。

如第4圖所示，原本只能測試DDR2產品的測試機台10(T5588)利用本發明之測試界面板100已能夠用以測試DDR3的待測記憶體元件20。首先，對應於每一測試單元區113裝載有一待測記憶體元件20。該測試機台10中能提供適合之部分功能(如PPSD1、2、4：2 LVDR：2)可經由該測試界面板100之該模組電路板110跳過該場式可程式閘陣列元件130而直接傳輸至該些待測記憶體元件20；部分功能(如ADD/CMD)係經由該模組電路板110與該場式可程式閘陣列元件130再分配予該些待測記憶體元件20，其餘功能(如PPSF：6 LVDR：3)則直接傳輸至該場式可程式閘陣列元件130。此外，該些待測記憶體元件20與該測試機台10之間的輸出輸入訊號(I/O(D1)、I/O(D2)與I/O(D3))則必須要經過該場式可程式閘陣列元件130作測試速率的調整。如第5圖所示，可將一測試型樣的資料依奇偶數拆成兩組並由該測試機台10之兩條通道傳出，其時脈速度(clock rate)為400 MHz，換算出資料傳輸速度(Data rate)為800 Mbps。利用該場式可程式閘陣列元件130的合併與調整，該測試型樣可被合併並由一條通道傳出至多個DDR3待測記憶體元件20，資料合併後的時脈速度(clock rate)為800 MHz，換算出資料傳輸速度(Data rate)為1600 Mbps，表示能夠驗證DDR3-1600的半導體電子產品，即表示換上該測試界面板100便能夠使既有的測試機台能用以測試與驗證下一世代的半導體電子產品，藉以延長既有測試設備的使用/折舊年限，進而有效降低測試成本。

此外，本發明之測試界面板不限定於DDR2記憶體測試機台只有能驗證DDR3記憶體產品之應用，藉由本發明之測試界面板的對應修改，亦可用以驗證DDR4記憶體產品或其它電子產品，亦可應用於安裝在DDR3記憶體類型或其它測試機台內。

以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。

10．．．測試機台

11．．．測試板

12．．．插針

20．．．待測記憶體元件

100．．．測試界面板

110．．．模組電路板

111．．．頂面

112．．．底面

113．．．測試單元區

114．．．訊號轉換區

115．．．測試訊號墊

116．．．測試座安裝孔

120．．．機台連接器

130．．．場式可程式閘陣列元件

131．．．銲球

140．．．電壓調節件

150．．．快閃記憶體元件

151．．．記憶體封裝件

152．．．轉接板

153．．．插針

160．．．第二連接器

170．．．測試槽座

171．．．探針

180．．．除錯埠

第1圖：依據本發明之一具體實施例的一種可程式加速測試訊號之測試界面板之頂面示意圖。

第2圖：依據本發明之一具體實施例的該測試界面板之底面示意圖。

第3圖：依據本發明之一具體實施例的該測試界面板裝設在一測試機台內之使用狀態截面示意圖。

第4圖：依據本發明之一具體實施例的測試機台至該測試界面板之場式可程式閘陣列元件與至待測記憶體元件之訊號連接關係示意圖。

第5圖：依據本發明之一具體實施例的測試機台經由該測試界面板之場式可程式閘陣列元件至待測記憶體元件之測試速率調整示意圖。

100．．．測試界面板

110．．．模組電路板

112．．．底面

113．．．測試單元區

114．．．訊號轉換區

120．．．機台連接器

130．．．場式可程式閘陣列元件

140．．．電壓調節件

150．．．快閃記憶體元件

151．．．記憶體封裝件

152．．．轉接板

Claims (5)

1. 一種可程式加速測試訊號之測試界面板，用以裝設在一測試機台內，該測試界面板係包含：一模組電路板，係具有一頂面與一底面並劃分為複數個N乘以M矩陣減一數量之測試單元區與一訊號轉換區，該頂面於每一測試單元區內具有複數個測試訊號墊與複數個測試座安裝孔；複數個機台連接器，係設於該底面並位於每一測試單元區之兩側；一場式可程式閘陣列元件，係為封裝型態，該場式可程式閘陣列元件係表面接合於該底面並位於該訊號轉換區內；複數個電壓調節件，係結合於該底面並鄰靠該場式可程式閘陣列元件；以及一快閃記憶體元件，係可插拔地模組化結合於該模組電路板，用以儲存該場式可程式閘陣列元件的編碼程式；其中該測試機台係為DDR2測試機台，該模組電路板係具有一特定尺寸，用以裝設於該DDR2測試機台內，而該些測試訊號墊與該些測試座安裝孔之位置係對應於DDR3測試槽座。
2. 根據申請專利範圍第1項之可程式加速測試訊號之測試界面板，其中該場式可程式閘陣列元件之封裝類型係為球格陣列，並且低於該機台連接器供結合 對應機台插針之高度。
3. 根據申請專利範圍第1或2項之可程式加速測試訊號之測試界面板，其中該快閃記憶體元件係包含一記憶體封裝件、一轉接板與複數個插針，該測試界面板係另包含一第二連接器，用以結合該些插針。
4. 根據申請專利範圍第3項之可程式加速測試訊號之測試界面板，其中該第二連接器係位於其中一測試單元區內之兩機台連接器之間。
5. 根據申請專利範圍第1或2項之可程式加速測試訊號之測試界面板，另包含一除錯埠，係設置於該頂面並位於該訊號轉換區內。