KR20120096063A - 지능형 프로브 카드 아키텍처 - Google Patents

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KR20120096063A
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찰스 에 밀러
매튜 이 크라프트
로이 제이 헨슨
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폼팩터, 인코포레이티드
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Abstract

웨이퍼 테스트 시스템용 프로브 카드에는 웨이퍼 상의 복수의 DUT를 테스트하기 위해서 테스트 시스템 컨트롤러 채널을 팬 아웃(fan out) 시킬 수 있으면서, 테스트 결과에 대한 팬 아웃의 바람직하지 않은 영향을 제한시키는 다수의 온 보드(on board) 특징이 구비된다. 프로브 카드의 온 보드 특징은 다음의 1 이상을 포함한다: (a) 불량 DUT를 절연시키기 위해 각각의 DUT 입력과 직렬로 레지스터를 배치함으로써 제공된 DUT 신호 절연; (b) 불량 DUT로부터 파워 서플라이를 절연시키기 위해서 각각의 DUT 파워 핀과 직렬로 된 스위치, 전류 리미터, 또는 조정기에 의해서 제공되는 DUT 파워 절연; (c) 온 보드 마이크로-컨트롤러 또는 FPGA를 사용하여 제공되는 자가 테스트; (d) 부가적인 온 보드 테스트 회로를 수용하기 위해서 프로브 카드의 일부로서 제공되는 적층 도터 카드; (e) 베이스 PCB와 도터 카드 사이 또는 베이스 PCB와 테스트 시스템 컨트롤러 사이의 인터페이스 와이어의 수를 최소화하기 위한, 베이스 PCB와 프로브 카드의 도터 카드 또는 테스트 시스템 컨트롤러 사이의 인터페이스 버스의 이용.

Description

지능형 프로브 카드 아키텍처{INTELLIGENT PROBE CARD ARCHITECTURE}
본 발명은 웨이퍼 상의 직접 회로(IC)를 테스트하는데 사용되는 테스트 시스템을 위한 프로브 카드 구성에 관한 것이다. 더욱 상세하게는, 본 발명은 예컨대, 프로브 카드가 테스트 시스템 컨트롤러로부터의 단일 채널을 복수의 테스트 프로브에 웨이퍼 상의 IC에 접속하도록 분배할 수 있게 하는 지능형 온 보드(on board) 특징을 갖는 프로브 카드 구성에 관한 것이다.
웨이퍼 상의 IC를 테스트할 때, 가능한 한 많은 디바이스를 병렬로 테스트하여 웨이퍼당 테스트 시간을 줄이는 것이 비용면에서 효과적이다. 테스트 시스템 컨트롤러는 채널의 수를 증가시키고, 그리하여 병렬로 테스트 될 수 있는 디바이스의 수를 증가시키도록 발전하였다. 하지만, 증가한 테스트 채널을 갖는 테스트 시스템 컨트롤러는, 복수의 병렬 테스트 채널을 수용하기 위해 사용되는 복잡한 라우팅 라인을 갖는 프로브 카드에서와 같이, 테스트 시스템에서는 상당한 비용 인자이다. 그리하여, 증가한 테스트 시스템 컨트롤러 채널 및 증가한 프로브 카드 라우팅 복잡성이 없이, 증가한 테스트 병행처리를 허용하는 전체 프로브 카드 아키텍처를 제공하는 것이 소망 된다.
제한된 테스트 시스템 컨트롤러 리소스에서는, 새로운 테스트 시스템 컨트롤러의 비용이 프로브 카드 라우팅 복잡성의 증가한 비용을 통상적으로 능가하기 때문에, 프로브 카드 내의 테스트 시스템 컨트롤러로부터의 신호를 복수의 전송 라인에 팬 아웃(fan out) 시키는 것이 소망 된다. 테스트 시스템 컨트롤러는 웨이퍼 상의 DUT(Device Under Test)의 고정된 수를 테스트할 수 있게 하는 리소스를 갖는다. 기술의 진보에 따라, 더 많은 DUT가 단일 웨이퍼에서 제조된다. 새로운 테스트 시스템 컨트롤러의 비용을 회피하기 위해서, 웨이퍼에 대한 테스트 시스템의 복수의 터치다운이 수행되거나, 단일 DUT에 통상적으로 제공되는 테스트 신호가 프로브 카드 내의 복수의 DUT에 팬 아웃된다. 웨이퍼를 가열하는 동안, 웨이퍼에 대한 프로브 카드의 복수의 터치 다운이 때때로 비실용적인 번-인 테스트에는 후자가 더욱 바람직하다. 또한, 웨이퍼에 대한 터치 다운이 감소할수록, 웨이퍼의 손상 가능성을 줄이며, 감소한 터치 다운은 교환하는데 비용이 비싼, 테스트 시스템 내의 프로브에서의 마모를 제한시킨다.
하지만, 테스트 시스템 컨트롤러와 DUT 사이의 프로브 카드에서의 테스트 신호의 팬 아웃은 시스템의 복잡성을 증가시킬 뿐만 아니라, 부정확한 테스트 결과를 야기할 수 있다. 테스트 무결성을 더욱 잘 보장하기 위해서, 증가한 회로가 프로브 카드에 제공되어, 팬 아웃 라인의 하나에서의 결함의 영향을 최소화시킬 수 있다. 프로브 카드 팬 아웃을 갖는 테스트 시스템에서, 팬 아웃된 라인에 접속된 구성 부품에서의 결함(쇼트 회로)은 팬 아웃된 테스트 시스템 채널에서의 모든 디바이스를 위한 신호를 심각하게 감쇠시킨다. 여기에 참조 자료로 포함되는, "Closed-Grid Bus Architecture For Wafer Interconnect Structure"란 제하의 미국 특허 제6,603,323호는 절연용 레지스터를 채널 라인 브랜치 포인트와 프로브 사이에 제공하여 결함이 있는 구성 요소에 의해서 야기되는 감쇄를 줄이는 해결책을 기술한다. 여기에 참고 자료로 포함된, "Isolation Buffers With Controlled Equal Time Delays"란 제하의 미국 특허 출원 제10/693,133호에 의해 추가의 해결책이 제공되며, 상기 특허는 채널 라인 브랜치 포인트와 프로브 사이에 절연용 버퍼가 사용되는 시스템을 기술하며, 절연용 버퍼가 각각 균일한 지연을 제공하는 것을 보장하기 위하여 회로가 구비된다. 하지만, 본 발명의 전개에 따라 인식되는 바와 같이, 테스트 무결성에 영향을 미치는 부가 회로에서의 다른 문제가 발생할 수 있다.
장기간 보유가 바람직하게 되게 하는 테스트 시스템 컨트롤러 시스템의 비용에 의해, 프로브 카드는 오래된 테스트 시스템의 사용 주기를 늘리기 위해서 확장된 테스트 시스템 기능을 추가로 갖는 것이 바람직하다. 테스트 시스템 컨트롤러와 웨이퍼 사이의 인터페이스로서 작용하는 프로브 카드는 테스트 시스템 컨트롤러보다는 통상적으로 상당히 저렴하며, 통상적으로 프로브 카드상의 프로브의 마모로 인하여 테스트 시스템 컨트롤러보다 훨씬 짧은 수명주기 후에 교체된다.
도 1은 반도체 웨이퍼 상의 DUT를 테스트하기 위하여 프로브 카드를 사용하는 테스트 시스템의 블록도이다. 테스트 시스템은 통신 테이블(6)을 통하여 테스트 헤드(8)에 접속되는 테스트 시스템 컨트롤러(4) 또는 범용 컴퓨터를 포함한다. 테스트 시스템은 테스트될 웨이퍼를 탑재하기 위한 스테이지(12)를 포함하는 프로버(10)를 더 포함하며, 스테이지(12)는 프로브 카드(18)에 있는 프로브(16)와 웨이퍼(16)를 접촉시키기 위해서 이동가능하다. 프로버(10)는 웨이퍼(14)에 형성되어 있는 DUT와 접촉하는 프로브(16)를 지지하는 프로브 카드(18)를 포함한다.
테스트 시스템에서, 테스트 데이터는 테스트 시스템 컨트롤러(4)에 의해 생성되고, 통신 케이블(6), 테스트 헤드(8), 프로브 카드(18), 프로브(16)를 통하여 전송되고, 궁극적으로 웨이퍼(14) 위의 DUT에 전송된다. 그 후, 테스트 결과는 테스트 시스템 컨트롤러(4)로의 재전송을 위해 웨이퍼 상의 DUT로부터 프로브 카드(18)를 통하여 테스트 헤드(8)에 제공된다. 일단 테스트가 종료되면, 웨이퍼는 개별적인 DUT로 절단된다.
테스트 시스템 컨트롤러(4)로부터 제공된 테스트 데이터는 케이블(6)을 통하여 제공되는 개별적인 테스트 채널로 분할되고, 프로브(16)의 각각에 각 채널이 유지되도록 테스트 헤드(8)에서 분리된다. 테스트 헤드(8)로부터의 채널은 가요성 케이블 커넥터(24)에 의해서 프로브 카드(18)에 링크된다. 그 후, 프로브 카드(18)는 각 채널을 각 프로브(16)에 링크한다.
도 2는 통상적인 프로브 카드(18)의 구성 부품의 단면도를 도시한다. 프로브 카드(18)는 웨이퍼에 직접적으로 접촉하는 스프링 프로브(16)에 전기적 경로와 기계적 지지의 양쪽을 제공하도록 구성된다. 프로브 카드 전기적 경로는 인쇄 회로 기판(PCB)(30), 인터포저(32), 및 스페이스 트랜스포머(34)를 통하여 제공된다. 테스트 헤드(8)로부터의 테스트 데이터는 PCB(30)의 외주 둘레에 통상적으로 접속되는 가요성 케이블(24)을 통하여 제공된다. 채널 전송 라인(40)은 커넥터(24)로부터의 신호를, 스페이스 트랜스포머(34) 위의 패드의 라우팅 피치(routing pitch)에 매치(match)하도록 PCB(30) 위의 컨택 패드(contact pad)에 PCB(30) 내에서 수평으로 분배한다. 인터포저(32)는 스프링 프로브 전기 컨택(44)이 양측에 배치된 기판(42)을 포함한다. 인터포저(32)는 PCB(30) 위의 개별적인 패드를 스페이스 트랜스포머(34) 위에 랜드 그리드 어레이(LGA)를 형성하는 패드에 전기적으로 접속시킨다. 스페이스 트랜스포머(34)의 기판(45) 내의 트레이스(trace)(46)는 LGA로부터의 커넥션(connection)을 어레이로 구성된 스프링 프로브(16)에 분배하거나 "공간 변형"시킨다. 스페이스 트랜스포머 기판(45)은 통상적으로 다층 세라믹 또는 유기계 라미네이트(organic based laminate)로 구성된다. 내장된 회로, 프로브 및 LGA를 갖는 스페이스 트랜스포머 기판(45)을 프로브 헤드라 칭한다.
전기적 구성 부품의 기계적인 지지는 백 플레이트(back plate)(50), 브래킷(프로브 헤드 브래킷)(52), 프레임(프로브 헤드 스티프너(stiffener) 프레임)(54), 판 스프링(54) 및 레벨링 핀(leveling pin)(62)에 의해서 제공된다. 백 플레이트(50)는 PVC(30)의 일측에 제공되고, 브래킷(52)은 타측에 제공되어 스크류(59)에 의해 부착된다. 판 스프링(56)은 스크류(58)에 의해 브래킷(52)에 부착된다. 판 스프링(56)은 브래킷(52)의 내벽 내부에 프레임(54)을 가동적으로 지지하도록 연장한다. 그 후, 프레임(54)은 스페이스 트랜스포머(34)를 내벽 내부에 지지하기 위한 수평 익스텐션(extension)(60)을 포함한다. 프레임(54)은 프로브 헤드를 둘러싸고, 측방향 움직임이 제한되도록 브래킷(52)과의 근접한 공차를 유지한다.
레벨링 핀(62)은 전기적 요소를 위한 기계적인 지지를 완료하고, 스페이스 트랜스포머(34)의 레벨링을 제공한다. 레벨링 핀(62)은 브래스 스피어(brass sphere)(66)가 스페이스 트랜스포머(34)와 점 접촉하도록 조정된다. 스피어(66)는 전기적 구성 부품으로부터의 절연을 유지하기 위해 트랜스포머(34)의 LGA의 외주 외부를 접촉한다. 기판의 레벨링은 어드밴싱 스크류(advancing screw) 또는 레벨링 핀(62)의 이용을 통한 스피어의 정밀한 조정에 의해서 달성된다. 레벨링 핀(62)은 서포트(65)를 통하여 백 플레이트(50) 및 PCB(30) 내로 나사조임된다. 스피어(66)가 스페이스 트랜스포머(34)와의 접촉을 유지하도록, 레벨링 핀 스크류(62)의 움직임이 판 스프링(56)에 의해서 저지된다.
도 3은 도 2의 프로브 카드의 구성 부품의 분해 조립도를 도시한다. 도 3은 두 개의 스크류(59)를 이용한 백 플레이트(50), PCB(30) 및 브래킷(52)의 부착을 도시한다. 네 개의 레벨링 스크류(62)는 스페이스 트랜스포머 기판(34)의 코너 근방의 네 개의 스피어(66)와 접촉하도록 백 플레이트(50) 및 PCB(30)를 통하여 설치된다. 프레임(54)은 스페이스 트랜스포머 기판(34) 바로 위에 설치되며, 그 프레임(54)은 브래킷(52) 내에 끼워진다. 판 스프링(56)은 스크류(58)에 의해서 브래킷(52)에 부착된다. 추가적인 스크류(58)(도시 생략)가 판 스프링을 부착시키기 위해서 전체 외주 둘레에 제공되지만, 참조를 위해 두 개의 스크류(58)를 도시하였다.
도 4는 외주 주위의 커넥터(24)의 배치를 설명하는 PCB(30)의 대향측의 사시도이다. 도 3에서, PCB(30)의 커넥터(24)는 하부를 향하고 있어서 도시되지 않는다. 통상적인 프로브 카드에서, 커넥터(24)(통상적으로 제로 삽입력(ZIF) 커넥터)는 프로브 카드의 외주 둘레에 위치되는 가요성 케이블 커넥션을 제공하며, 통상적으로 테스트 헤드에 유사한 형태로 배치되는 커넥트와 정합하도록 구성된다. ZIF로서 도시될지라도, 포고(pogo) 핀, 비(非)-ZIF 가요성 케이블 커넥터, 도전성 엘라스토머 범프, 스탬프되고 형성된 스프링 요소 등과 같은 다른 커넥터 유형이 사용될 수 있다.
본 발명에 따르면, 프로브 카드에는 테스트 결과의 팬 아웃(fan out)의 바람직하지 않은 영향을 제한하면서, 테스트 채널 신호를 복수의 DUT에 팬 아웃 시킬 수 있는 복수의 온 보드(on board) 특징이 제공된다. 온 보드 프로브 카드 특징은 테스트 시스템 컨트롤러 기능을 향상시키고, 일부 테스트 시스템 컨트롤러의 수명 주기를 효과적으로 늘리고, 더욱 최신인 테스트 시스템 컨트롤러의 구입 비용 없이 더욱 향상된 기능을 제공할 수 있다.
프로브 카드의 온 보드 특징은 다음의 1 이상을 포함한다: (a) 앞에서 참조한 미국 특허 제6,603,323호에서 일반적으로 기술되어 있는 바와 같이, 불량 DUT를 절연시키기 위해 각각의 DUT 입력과 직렬로 레지스터를 배치함으로써 제공된 DUT 신호 절연; (b) 불량 DUT로부터 파워 서플라이를 절연시키기 위해서 각각의 DUT 파워 핀과 직렬로 된 스위치, 전류 리미터, 또는 조정기에 의해서 제공되며, 단일의 테스트 시스템 컨트롤러 파워 서플라이가 복수의 DUT에 전원을 공급할 수 있게 하는 DUT 파워 절연; (c) 온 보드 마이크로-컨트롤러 또는 FPGA와, 관련된 멀티플렉서 및 D/A 컨버터를 사용하여 제공되는 자가 테스트, 여기서, 온 보드 자가 테스트는 테스트 시스템 컨트롤러 무결성 체크가 더 이상 유효하지 않을 수 있기 때문에, 테스트 시스템 컨트롤러 리소스의 팬 아웃에서 필요하다; (d) 프로브 카드의 PCB 위의 아웃라인 영역을 형성하는 테스트 시스템 컨트롤러 커넥션 사이에 제공되는, 적층 또는 수직 배향된 도터 카드, 여기서 적층된 도터 카드는 본 발명에 따라서 사용되는 부가적인 회로를 수용하고, PCB, 스페이스 트랜스포머 및 원래 프로브 카드를 형성하는 다른 구성 부품에 근접하여 부가적인 회로를 설치하기 위한 것이며; 및 (e) 베이스 PCB와 도터 카드의 사이 또는 베이스 PCB와 테스트 시스템 컨트롤러 사이의 인터페이스 와이어의 수를 최소화시키기 위한, 테스트 시스템 컨트롤러 및 각각의 도터 카드와 베이스 PCB 위에 제공된 컨트롤러 사이의 통신 버스의 이용. 버스는 프로브 카드상의 직렬/병렬 D/A 또는 A/D 컨버터의 이용을 통하여 아날로그 신호를 DUT에 분배하도록 추가로 구성될 수 있으며, 이는 PCB 영역의 최소 이용 및 최소 배선을 제공한다.
본 발명에 따른 프로브 카드는, 프로브 카드가 1회의 터치 다운(touch down)으로 웨이퍼를 테스트하기 위해서, 한정된 채널 테스트 시스템 컨트롤러와 함께 사용될 수 있도록, 테스트 무결성에서 현저한 팬 아웃을 가능하게 하며, 번인 테스트 동안의 특히 바람직한 특징을 가능하게 한다.
도 1은 종래의 웨이퍼 테스트 시스템의 구성 부품의 다이어그램.
도 2는 도 1의 웨이퍼 테스트 시스템을 위한 종래의 프로브 카드의 단면도.
도 3은 도 2의 프로브 카드의 구성 부품의 분해 조립도.
도 4는 테스트 헤드에 접속하기 위한 커넥터를 도시하는 도 2의 PCB의 사시도.
도 5는 본 발명에 따른 온 보드(on board) 구성 부품을 구비한 프로브 카드의 단면도.
도 6은 도 5의 프로브 카드의 구성 부품을 위한 회로도.
도 7은 도 5의 프로브 카드의 구성 부품을 위한 대안적인 회로도.
도 5는 도 2에 도시된 프로브 카드(probe card)로부터 본 발명에 따라 도터 카드(daughter card)(100 및 102)를 포함하는 온 보드(on board) 구성 부품을 포함하도록 변형된 프로브 카드의 단면도를 도시한다. 편의를 위해, 도 2 내지 도 5에 걸친 구성 부품은 유사하게 표시된다. 도터 카드는 도 5에서 적층된 커넥터(1041-4)에 의해서 접속되는 것으로 도시된다. 적층된 커넥터는 대향하는 카드 표면에 부착되며, 암수의 메이팅(mating) 커넥터를 포함한다. 예컨대, 커넥터(1041)는 베이스 PCB(30)에 접속되고, 커넥터(1042)는 도터 카드(100)에 접속된다. 적층된 커넥터는 ZIF, 포고 핀(pogo pin), 또는 인쇄 회로 기판에 상호 접속하는데 적합한 다른 유형의 커넥터일 수 있다. 커넥터는 테스트 환경에 따라 상이한 도터 카드가 용이하게 설치될 수 있도록 도터 카드가 제거될 수 있게 한다. 일 실시예에서, 제거가능한 커넥터로 도시될지라도, 도터 카드는 예컨대, 납땜에 의해 견고하게 접속될 수 있다. 또한, 두 개의 도터 카드가 도시될지라도, 설계 요건에 따라 단일 카드 또는 2 이상의 카드가 사용될 수 있다.
도시된 바와 같이, 도터 카드(100 및 102)는 테스트 컨트롤러 인터페이스 커넥터(24) 사이의 가용 간극에 제공된다. 테스트 시스템 컨트롤러는 도터 카드가 적층될 수 있는 커넥터(24) 상부의 높이를 한정할 수 있는 프로브 카드를 제어 및 구성하도록 사용되는 통상적인 자동 테스트 장비(ATE) 테스터 또는 컴퓨터 시스템일 수 있다. 도시된 구성에서, 개구(opening)가 백 플레이트(50)에 형성되어, 도터 카드(100 및 102)가 베이스 PCB(30)에 접속되는 아웃라인 영역을 형성한다. 도터 카드에 이용가능한 프로브 카드의 영역은 테스트 시스템 컨트롤러 접속 및 프로버(prober) 제약에 의해서 일반적으로 지시된다. 테스트 시스템 컨트롤러 인터페이스 커넥터(24) 사이의 제한된 수평 간격에서, 본 발명에 따른 아키텍처(architecture)를 위한 부가적인 회로를 수용하기 위한 보드 영역은 프로브 카드의 아웃라인 영역 내에 부가적인 도터 카드를 적층함으로써 얻어진다.
적층된 커넥터(1041-4)는 베이스 PCB(30) 및 도터 카드(100 및 102)의 각각의 표면상에 제공된 이산적인 구성 부품(114)을 위한 공간을 제공한다. 이산적인 구성 부품(114)은 파워 서플라이 라인용 바이패스 커패시터를 포함할 수 있다. 일 실시예에서, 유사한 이산적인 구성 부품(112)이 스페이스 트랜스포머(34)의 표면상에 또한 제공될 수 있다. 일 실시예에서, 이산적인 구성 부품(112)은 디커플링(decoupling) 커패시터이다. 이산적인 구성 부품(112)을 수용하기 위해서, 복수의 스프링 컨택(contact)(44)이 인터포저(interposer)(32)로부터 제거되고, 라인의 라우팅(routing)이 스페이스 트랜스포머(34)에 제공된다. 이산적인 구성 부품(112)이 디커플링 커패시터인 경우, 테스트 결과에 영향을 미치는 파워 라인에서의 커패시턴스를 최대화시키기 위해서 프로브(16)에 파워를 공급하는 라인에 근접하여 배치된다. 커패시턴스가 디커플링을 향상시키는 곳에 근접하여 배치됨으로써, 작은 커패시컨스가 커패시터에 사용될 수 있다.
도터 카드(100 및 102)는 그것의 표면상에 동일한 이산적인 구성 부품을 유지한다는 점에서 베이스 PCB(30)와 중복적일 수 있다. 테스트 채널의 더 많은 팬 아웃(fan out)이 소망되는 경우, 더 많은 용장 도터 카드가 단순히 부가될 수 있다. 다르게는, 도터 카드는 테스트 요건 및 가용 스페이스에 따라서 상이한 구성 부품을 포함할 수 있다.
도시된 도터 카드(102)는 이산적인 구성 부품(114)으로서 마이크로-컨트롤러(110)를 포함한다. 도터 카드(102)상에 제공되는 것이 도시될지라도, 유사한 마이크로-컨트롤러는 도터 카드(102), 도터 카드(100), 베이스 PCB(30), 및 스페이스 트랜스포머(34)의 1 이상에 제공될 수 있다. 마이크로-컨트롤러(110)는 마이크로프로세서, 디지털 신호 처리기, 시퀀서(sequencer), 필드 프로그래머블 게이트 어래이(FPGA), 프로그래머블 로직 디바이스, 또는 전자 회로에 테스트 또는 제어 신호를 생성하여 공급하기 위한 컨트롤러로서 프로그래밍되고 구성될 수 있는 다른 디바이스를 포함하는 각종의 프로그래머블 컨트롤러일 수 있다. 일 실시예에서, 마이크로-컨트롤러(110)는 A/D 능력이 있는 마이크로칩 PIC18FXX20이다.
도터 카드 또는 베이스 PCB(30) 상의 이산적인 구성 부품(114) 또는 스페이스 트랜스포머 상의 이산적인 구성 부품(112)은 마이크로-컨트롤러(110)에 의해 또는 프로브 카드 상이나 프로브 카드 외부에 있는 다른 프로세서에 의해서 사용하기 위한 메모리를 포함할 수 있다. 메모리는 임시적인 저장을 제공하는 랜덤 액세스 메모리(RAM) 또는 플래시 메모리와 같은 영구적인 저장을 제공하는 디바이스일 수 있다. 마이크로-컨트롤러(110) 또는 다른 프로세서가 테스트를 수행할 수 있도록 하기 위해서, 메모리는 테스트 벡터 또는 테스트 프로그램을 포함하도록 프로그래밍될 수 있다. 유사하게, 메모리는 시스템 구성 데이터를 포함할 수 있다.
회로는, DUT와 협력하여, DUT를 평가하기 위해 전체 시스템이 생성되도록 조직화될 수 있다. 예컨대, DUT가 인텔 또는 다른 마이크로프로세서인 경우, 도터 카드 및 프로브 카드 회로는 퍼스널 컴퓨터 마더보드용 지원 회로를 포함할 수 있다. 파워 업 시에, DUT는 최종 사용 환경과 같은 전기적인 환경을 경험할 것이다. 이와 같이, 보정을 수행하는 테스트가 패키징되지 않은 DUT 디바이스에 수행될 수 있다.
마이크로-컨트롤러(110) 및 메모리, 또는 상당한 양의 열을 생성할 수 있는 다른 이산적인 구성 부품을 수용하기 위해서, 온도 제어 시스템이 프로브 카드 도터 카드(100 및 102)나 베이스 PCB(30)상에 이산적인 구성 부품(114)과 함께 포함될 수 있다. 온도 제어 시스템은 히트 싱크(heat sink), 팬(fan), 전기 냉각기, 히터, 또는 구성 부품의 온도를 소정 범위에 유지하는데 필요한 다른 장치와 함께 온도 센서를 포함할 수 있다.
마이크로-컨트롤러(110) 및 메모리에 부가적인 이산적인 구성 부품(114)은 예컨대, 전압 조정기, 릴레이(relay), 멀티플렉서(multiplexer), 스위치, D/A 컨버터, A/D 컨버터, 시프트 레지스터(shift register) 등을 포함할 수 있다. 이산적인 구성 부품의 구성예가 도 6 및 도 7의 회로도에 도시된다. 본 발명에 따라 프로브 카드에 포함되는 구성 부품의 상세사항 및 특징을 이하에 기술한다.
A. DUT 신호 절연( DUT Signal Isolation )
일 실시예에서, 스페이스 트랜스포머(34)는 DUT 입력을 제공하는 각 프로브와 직렬로 배치된 박막 레지스터를 포함한다. 테스트 시스템 컨트롤러(4)의 단일채널로부터의 신호를 DUT(1241-4)의 입력에 제공하는 박막 레지스터(1201-4)가 도 6에 도시된다. 전술한 바와 같이, 본 발명에 따른 아키텍처는 양호한 DUT 입력으로부터 불량 또는 쇼트된 DUT를 절연시키기 위해서 각 DUT 입력과 직렬로 배치된 스페이스 트랜스포머(34) 내의 레지스터(1201-4)와 같은 내장 레지스터를 사용한다. 도 5에 도시된 바와 같은 스페이스 트랜스포머(34)는 통상적으로 다층 세라믹 기판이거나, 다층 유기 기판으로 제조될 수 있으며, 그것의 1 이상의 층에는 프로브로의 라우팅 라인 경로에 박막 레지스터(1201-4)가 제공된다. 그와 같은 DUT 절연 레지스터의 이용은 앞에서 참조한 미국 특허 제 6,603,323호에 기술된다. 일 실시예에서, 레지스터는 각각 50 내지 5000 옴의 값을 갖는다. 약 1000 옴의 값은 단일의 DUT 채널이 10 내지 100 개의 DUT를 5 내지 50MHz의 주파수에서 구동하게 허용한다. 내장 레지스터를 DUT에 근접하여 배치하는 것이 프로브 헤드의 사이즈를 증가시키지 않으면서 최대 성능을 가능하게 하는 관건이다. 이산적으로 또는 표면 탑재된 레지스터가 이러한 DUT 절연 애플리케이션에 또한 사용될 수 있다.
추가의 실시예에서, 직렬 레지스터의 대안으로서, 미국 특허 출원 제 10/693,133호에 기재된 바와 같이 불량 DUT를 절연시키기 위해서 각각의 DUT 입력과 직렬로 배치된다. 상기 특허 출원 제10/693,133호에서 기술된 바와 같이, 버퍼를 갖는 각 라인에 제공된 지연이 균일해지는 것을 보장하기 위하여, 베이스 PCB 또는 도터 위에 회로가 포함된다.
B. DUT 파워 절연 및 파워 제어( DUT Power Isolation And Power Control )
시스템은 그것이 이용가능한 DUT 파워 서플라이의 수에 제한이 있을 것이다. 복수의 DUT를 구동하기 위해 단일의 파워 서플라이를 사용하는 경우, 불량 또는 쇼트된 DUT가 동일한 테스트 시스템 컨트롤러 파워 서플라이에 접속된 다른 양호한 디바이스에 영향을 끼치는 것으로부터 절연시키는 것이 소망된다. 부가된 각각의 채널 브랜치에서 파워 감소가 발생할 수 있기 때문에, 제공된 파워를 제어하는 것이 추가로 소망된다.
본 아키텍처는 전압 조정기, 전류 리미터(limiter) 또는 스위치를 각각의 DUT 파워 핀(power pin)과 직렬로 사용하여 불량 DUT를 절연시킨다. 테스트 시스템 컨트롤러(4)의 파워 서플라이 채널(132)로부터의 전압 조정기(1301-4)의 이용이 도 6에 도시된다. 테스트 시스템 컨트롤러(4)부터 제공되는 것이 도시될지라도, 파워는 별도의 파워 서플라이로부터도 제공될 수 있다. 전압 조정기(1301-4)는 테스트 시스템 컨트롤러 파워 서플라이 라인(132)으로부터 공급된 파워를 가지며, 복수의 DUT(1241-4)에 파워를 공급하기 위해 신호 파워 라인을 분배한다. 전압 조정기(1301-4)는 쇼트되거나 유사한 불량이 있는 DUT에 의해서 야기된 전류 서지(surge)를 검출하고, 그 DUT로의 전류를 차단하거나 최소화시킴으로써 그 불량 DUT를 동일한 전압 소스로부터 동작하는 양호한 DUT로부터 절연시키는 기능을 한다. 도 6에는 전압 조정기로서 도시될지라도, 전압 조정기(1301-4)는 불량 DUT의 절연을 가능하게 하는 유사한 피드백을 갖는 스위치 또는 전류 리미터로 대체될 수 있다.
파워 서플라이 절연에 부가하여, 본 아키텍처는 단일 파워 서플라이가 더 많은 DUT를 구동시킬 수 있도록 DUT 파워 서플라이 채널로부터의 파워를 증가시키는 것을 제공한다. 파워를 증가시키기 위해서, DC/DC 컨버터(134)가 테스트 시스템 컨트롤러(4)와 DUT 전압 조정기(1301-4) 사이에서 도터 카드에 제공되어 부가적인 DUT 파워를 제공한다. 테스트 시스템 컨트롤러 파워 서플라이는 일반적으로 고정된 최대 전류를 갖는 프로그래머블 전압 출력을 갖는다. 새로운 여러 실리콘 디바이스는 저 전압에서 구동한다. 그리하여, 테스트 시스템 컨트롤러는 고전압으로 프로그래밍되고, DC/DC 컨버터(134)는 테스트 시스템 컨트롤러 파워 서플라이가 더 많은 DUT를 구동시킬 수 있도록 저전압 및 고전류로 조정할 수 있다.
정밀한 전압이 테스트 시스템에 제공되는 것을 보장하기 위해서, 본 발명의 실시예는 다른 프로브 카드 구성 부품뿐만 아니라 전압 조정기(1301-4)의 교정 및 감시를 제공한다. DUT 불량에 기인하여 전류가 언제 차단될지를 결정하기 위해서 전압 조정기(1301-4)의 출력을 감시하도록 접속된 마이크로-컨트롤러(110)가 도시된다. 전류 신호를 수신하는 것에 부가하여, 마이크로-컨트롤러(110), 또는 프로브 카드의 다른 프로세서나 이산적인 구성 부품은 전압 조정기(1301-4)를 조정하도록 구성되어 그 조정기로부터 제공되는 전압의 정밀한 제어를 가능하게 할 수 있다. 그 후, 조정기(1301-4)를 통한 전압 출력을 제어하기 위해서, 제어 신호가 마이크로-컨트롤러(110), 또는 다른 구성 부품으로부터 제공될 수 있다.
C. 프로브 카드 자가 테스트( Probe Card Self Test )
프로브 카드에서의 팬 아웃(fan out)에 의해서 테스트용 병행 처리가 제공되어 테스트 기능이 프로브 카드로 이동될 때, 부가적인 테스트 시스템 컨트롤러 기능의 요구 없이, 프로브 카드 기능 무결성을 보증하기 위한 특징을 프로브 카드에 포함하는 것이 소망된다. 통상적인 프로브 카드에서, 테스트 시스템 컨트롤러는 일반적으로 무결성을 위해서 각 채널을 감시할 수 있다. 테스트 시스템 컨트롤러 리소스가 몇몇 DUT 사이에서 분배되고, 구성 부품이 DUT를 절연시키기 위해서 부가될 때, 테스트 시스템 컨트롤러에 의해서 이루어지는 프로브 카드 무결성 체크는 더이상 테스트 시스템의 유효한 체크가 될 수 없다.
따라서, 도 6에 도시된 일 실시예에서, 본 아키텍처는 마이크로-컨트롤러(110), 직렬-병렬 레지스터(컨트롤러)(146), 멀티플렉서(140 및 142), D/A 컨버터(144), A/D 컨버터(147) 및 프로브 카드에 부가된 테스트 기능의 무결성을 보증하기 위해서 사용된 다른 회로 구성 부품의 조합의 자가 테스트를 수행한다. 마이크로-컨트롤러(110), 또는 다른 도터 카드나 베이스 PCB(30) 상의 처리 유닛에 의해서 수행되는 구동 모드는 개별적인 도터 카드 PCB 어셈블리 및 베이스 PCB 어셈블리가 테스트되도록 허용하는 자가 테스트를 제공한다.
프로브 카드는 자가 테스트를 제공하도록 구성되거나 메모리 내에 소프트웨어를 포함할 수 있다. 테스트 결과는 프로브 카드로부터 테스트 시스템 컨트롤러(4) 또는 다른 유저 인터페이스에 보고될 수 있다. 마이크로-컨트롤러(110) 또는 다른 프로세서는 표준 프로브 카드 테스트 측정툴(metrology tool)을 이용한 프로브 카드 테스트를 허용하기 위해서 프로브 카드가 재구성되게 하는 프로그래머블 모드를 포함할 수 있다. 사용될 수 있는 표준 측정툴의 일 예로는 "Applied Precision Inc."에 의해서 제조된 "probeWoRx" 시스템이 있다. 그러한 프로그래머블 모드를 갖는 프로브 카드의 사용은 자가 테스트가 웨이퍼 제조 테스트 환경에서 수행될 수 있게 한다. 자가 테스트 모드와는 별도로, 마이크로-컨트롤러(110), 또는 프로브 카드의 다른 프로세서는 프로브 카드의 "기능상태" 또는 성능을 실시간으로 감시하여 보고하는 모드를 포함할 수 있다. 일 예로서, 마이크로-컨트롤러(110)는 DUT가 불량인 경우 그것의 "기능상태" 보고 기능을 나타내는 전압 조정기(1301-4)의 출력을 수신한다. 조정기(1301-4) 뿐만 아니라 프로브 카드의 다른 구성 부품의 조정을 제공하기 위한 프로브 카드에서의 회로는 "기능상태" 감시의 정밀성을 또한 보증할 수 있다. 마이크로-컨트롤러(110), 또는 프로브 카드에서의 다른 회로 역시 DUT의 "기능상태"를 감시하거나, 베이스 PCB 및 도터 카드 구성 부품이 적절히 기능하는 것을 보장하고 결과를 테스트 시스템 컨트롤러(4)나 다른 유저 인터페이스에 보고하기 위해서 접속될 수 있다.
자가-테스트 및 실시간 "기능상태" 감시에 부가하여, 마이크로-컨트롤러(110), 또는 프로브 카드의 다른 프로세서는 이벤트 로깅(event logging)을 제공할 수 있다. 예컨대, 로그된 이벤트는 테스트 히스토리, 웨이퍼 통계, 통과/불량 통계, DUT 사이트/핀 불량, 또는 프로브 카드를 사용하여 테스트할 때 소망되는 다른 데이터를 포함할 수 있다. 프로브 카드에 포함되는 메모리는 이벤트 로그 데이터를 저장하기 위해서 사용될 수 있다.
D. 직렬 버스 인터페이스( Serial Bus Interface )
도터 카드의 사용에 필요한 커넥터 리소스(connector resource) 및 라우팅 라인(routing line)의 양을 최소화시키기 위해서, 직렬 버스(145)가 본 아키텍처에 제공된다. 도 6의 마이크로-컨트롤러(110)는 부가적인 영역 오버헤드(overhead) 없이 직렬 버스(145)를 제공하기 위해서 일 실시예에 직렬 버스 인터페이스를 제공한다. 프로브 카드의 직렬 버스(145)는 최소 수의 인터페이스 와이어를 갖는 프로브 카드 빌트인(built in) 자가 테스트(BIST) 특징의 분배를 허용한다. 직렬 버스가 프로브 카드 BIST 기능을 구현하는 쟁점이다.
직렬 인터페이스 버스(145)는 도터 카드(100)(및 사용되는 경우 다른 도터 카드)와 베이스 PCB(30) 사이에 제공된다. 직렬 버스는 최소수의 커넥터 및 배선 리소스에 의해 베이스 PCB(30)와 도터 카드 사이의 통신을 가능하게 한다. 최소량의 라우팅 라인과 커넥터 리소스에 의해 직렬 버스 신호를 PCB(30) 내의 개별적인 DUT에 분배하기 위해서, 직렬-병렬 시프트 레지스터(146)와 같은 직렬/병렬 컨버터가 베이스 PCB(30)에 제공된다.
간단한 직렬-병렬 시프트 레지스터로서 도시될지라도, 직렬-병렬 시프팅 디바이스(146)는 프로세서, DSP, FPGA, PLD, 또는 도터 카드(100) 상의 마이크로-컨트롤러(110)에 유사한 기능을 제공하는 마이크로-컨트롤러와 같이, 병렬/직렬 변환의 기본적 기능을 갖는 프로그래머블 컨트롤러 일 수 있다. 프로세서로서, 유닛(146)은 프로그래밍 또는 데이터를 도터 카드상의 다른 프로세서에 제공하도록 작용하고, 직렬 버스(145)를 통한 프로세서의 데이지 체인 접속(daisy chained connection)을 제공하도록 작용하는 자가 테스트 기능을 수행하도록 구성될 수 있다.
프로세서로서, 직렬/병렬 컨트롤러 유닛(146)은 또한 압축된 데이터 포멧을 활용할 수 있고, 데이터 및 테스트 벡터를 압축하고 압축을 풀도록 기능할 수 있다. 예컨대, 직렬/병렬 컨트롤러 유닛(146)은 직렬 버스에 부착되지 않은 구성 부품으로부터 BCD 데이터를 수신하고, 그 BCD 데이터를 후속하는 분배를 위해 직렬 데이터로 변환하도록 구성될 수 있다. 유사한 데이터 압축 및 압축 풀기는 프로브 카드의 도터 카드(100 및 102) 또는 베이스 PCB(30)의 하나에 포함되는 다른 프로그래머블 컨트롤러 또는 프로세서에 의해서 제공될 수 있다.
유사하게, 프로세서로서 구성되는 직렬/병렬 컨트롤러 유닛(146)은 프로브 카드가 DUT의 스캔 테스트 특징을 지원하게 할 수 있다. 프로그래머블 논리 및 메모리 칩은 스캔 테스트를 제공하기 위해서 직렬 스캔 포트를 가질 수 있다. 스캔 포트는 통상적으로 칩의 빌트인 자가 테스트(BIST)를 제공하도록 제조시 사용되며, 스캔 포트는 나중에 제조 후의 패키지 리드(package lead)에 접속되지 않는다. 직렬/병렬 컨트롤러 유닛에의, 또는 직렬 버스에 부착된 다른 스캔 테스트 회로에의 DUT 스캔 포트의 접속에서, DUT의 스캔 테스트 특징은 테스트 시스템 컨트롤러(4)와 연계하거나 독립적으로 도터 카드에 의해서 구현될 수 있다.
테스트 시스템 컨트롤러(4)로의 직렬 버스 인터페이스(133)가 도 6에 또한 도시되며, 최소수의 배선 및 커넥터 리소스에 의해 테스트 시스템 컨트롤러(4)로부터의 직렬 통신을 제공한다. 직렬 인터페이스(133)에 의해, 테스트 시스템 컨트롤러(4)는 제어 신호를 직렬/병렬 컨버터(146), 또는 마이크로-컨트롤러(110)에 라우팅할 수 있다. 일 실시예에서, 직렬 인터페이스(133)는 테스트 시스템 컨트롤러(4)로부터의 직렬 제어 신호를 제공하기 위해 사용된 테스트 시스템 컨트롤러(4)의 스캔 레지스터에 의해 테스트 시스템 컨트롤러(4)의 JTAG 포트로부터 제공될 수 있다.
테스트 시스템 컨트롤러(4)가 마이크로-컨트롤러(110)와의 직렬 인터페이스(133) 접속을 갖는 것으로 도시될지라도, 도시된 병렬 인터페이스(135)와 같은 다른 유형의 통신 인터페이스가 제공될 수 있다. 부가적인 인터페이스가 직렬 인터페이스와 조합하여, 또는 단독으로 사용될 수 있다. 다른 유형의 인터페이스는 RF, 무선, 네트워크, IR, 또는 테스트 시스템 컨트롤러(4)가 사용할 수도 있는 각종 접속을 포함할 수 있다. 마이크로-컨트롤러(110)에의 접속만이 도시될지라도, 인터페이스(135)는 프로브 카드의 다른 디바이스에 직접적으로 또는 버스를 통하여 접속될 수 있다.
직렬 버스(145)는 아날로그 신호를 DUT에 분배하고 DUT로부터 분배하도록 또한 사용될 수 있다. 본 아키텍처는 직렬 신호를 아날로그 형태로 변환하고 그 신호를 복수의 DUT에 분배하기 위해서 직렬 디지털/아날로그(D/A) 컨버터(144)를 포함한다. 신호가 직렬 버스(145)에 접속된 다른 구성 부품으로부터 제공될 수 있을지라도, D/A 컨버터(144)는 직렬-병렬 시프트 레지스터(146)로부터 직렬 버스(145)를 통하여 입력된 테스트 신호를 수신한다. D/A 컨버터(144)는 최소의 배선 및 PCB 영역에 의해 아날로그 전압을 DUT에 전달하기 위해서 직렬 인터페이스 버스(145)에 접속되는 복수의 D/A 컨버터를 페키지당(통상적으로 패키지당 8, 16 또는 32개) 포함할 수 있다. A/D 컨버터(147)는 DUT로부터 아날로그 신호를 수신하고, 직렬 버스를 통하여, 바람직하게는 직렬-병렬 시프트 레지스터에, 신호를 제공하기 위해 디지털 형태로 변환하기 위해서 또한 포함된다. 아날로그 멀티플렉서(142)는, 전압 조정기(1301-4)가 자가 테스트 및 테스트 무결성 보증 양쪽에서 적절하게 기능하는 것을 마이크로-컨트롤러가 보증할 수 있게 하기 위해서, 전압 조정기(1301-4)의 출력으로부터의 피드백을 마이크로-컨트롤러(110)에 제공하기 위해서 또한 제공된다.
도 7은 도 5의 프로브 카드에 사용될 수 있는 구성 부품을 위한 도 6의 대안적인 회로도를 도시한다. 도 7의 회로는 직렬-병렬 시프트 레지스터(146)뿐만 아니라, 베이스 PCB(30) 위의 직렬 DAC(144) 및 직렬 ADC(147)를 대체하기 위해서 FPGA(150)를 사용함으로써 도 6을 변형한다.
FPGA(150)는 온-보드 마이크로-컨트롤러를 포함할 수 있거나, 마이크로-컨트롤러(110)의 기능을 제공하도록 프로그래밍되고 구성될 수 있다. 그리하여, 도 6의 마이크로-컨트롤러(110)는 도 7에서는 제거된 것으로 도시되며, 그것의 기능은 FPGA(150)가 맡는다. 유사하게, 도 7의 FPGA(150)는 도 6의 아날로그 멀티플렉서(142)의 기능을 수행하도록 프로그래밍될 수 있다. 그리하여, 도 7에서는 전압 조정기(1301-4)의 출력이 FPGA(150)에 제공되도록 도시되며, 도 6의 아날로그 멀티플렉서(142)는 도 7에서는 제거된다. 다른 구성 부품은 도 6에서 도 7로 유지되며, 유사하게 지칭된다.
FPGA(150)는 베리로그(Verilog)와 같은 프로그램에 의해서 프로그래밍되고 구성될 수 있다. FPGA(150)의 프로그래밍 또는 구성은 프로브 카드에서의 FPGA(150)의 설치 이전에 제공될 수 있다. FPGA(150)의 프로그래밍 또는 구성은 테스트 시스템 컨트롤러(4) 또는 프로브 카드에 접속된 다른 유저 인터페이스를 사용하여 설치 후에 추가로 수행될 수 있다. EPGA(150)는 DUT에 요구되는 특정 테스트를 용이하게 하기 위해서 1 이상의 DUT로부터의 응답에 기초하여 재구성될 수 있다.
FPGA의 프로그래밍은 DUT의 테스트 벤치(test bench) 또는 디자인 데이터베이스에 기초할 수 있다. 일 실시예에서, DUT를 발전시키기 위해서 사용되는 CAD(computer aided design) 디자인 시스템의 출력은 프로브 카드에 위치된 마이크로-컨트롤러 프로그램 메모리 또는 FPGA에 로딩되는 테스트 프로그램을 신시사이즈(synthesize)하기 위해서 사용될 수 있다. CAD 디자인 데이터 베이스는 직접적으로 사용되거나 프로브 카드를 디자인하는데 사용되는 CAD 툴 또는 디자인에 의해 후처리될 수 있다. 이와 같이, 표준 또는 세미-표준 도터 카드, 베이스 PCB, 또는 스페이스 트랜스포머 탑재 컨트롤러 어셈블리가 특정 DUT 디자인을 테스트하기 위해서 사용되고 커스터마이즈(customize)될 수 있다.
FPGA(150)가 도터 카드(100)상에 포함될 수 있는 것을 고려할 수 있을지라도, FPGA(150)는 도터 카드(132)와 베이스 PCB(30) 사이의 라우팅 라인 및 커넥터의 수를 최소화하기 위해서 베이스 PCB(150) 상에 위치되는 것이 바람직하다. FPGA(150)는 테스트 시스템 컨트롤러(4)와의 효율적인 통신을 제공하기 위해서 직렬 인터페이스를 직렬 버스(145)에 제공하도록 도시된다.
F. 프로그래머블 라우팅( Programmable Routing )
프로브 카드 내의 신호, 파워 및 그라운드 트레이스(ground trace)는 스페이스 트랜스포머(34) 또는 베이스 PCB(30)를 이용함으로써 일부 유형의 스페이스 변환에 의해 라우팅되는 것으로 전술하였다. 일단 그러한 트레이스가 제조되면, 변화시키는데 있어서 유연성이 작다. 유연성은 트레이스의 제어가능한 재-라우팅(rerouting)을 제공하기 위해서 릴레이, 스위치, 또는 FPGA와 같은 IC에 의해서 프로브 카드 내에 제공될 수 있다. 신호를 라우팅시키기 위한 프로그래머블 또는 제어가능한 IC의 사용은, IC를 단순히 재-프로그래밍함으로써 동일한 프로브 카드가 여러 디자인에 사용될 수 있게 하는 큰 유연성을 제공한다. 일 실시예에서, IC는 프로브에 부착된 자동 테스트 장비로부터 제어되거나 프로그래밍되어, 테스트 엔지니어가 테스트 프로그램의 버그를 없앨 때 실시간으로 프로브 카드를 재-프로그래밍하는 것을 허용한다.
일 실시예에서, 도 7에 도시된 바와 같이, FPGA(150)는 프로그래머블 라인 라우팅을 제공하도록 구성될 수 있다. FPGA(150)는 직렬-병렬 시프트 기능을 제공하면서 라우팅을 제어하도록 기능할 수 있거나, 임의의 직렬-병렬 시프팅을 제공하지 않고 트레이스 라우팅을 제어하도록 기능할 수 있다. PLD 또는 단순한 프로그래머블 스위치와 같은 다른 프로그래머블 IC가 프로그래머블 트래이스 라우팅을 제공하도록 유사하게 사용될 수 있다.
전술한 바와 같이, 커넥터(24)는 테스트 시스템 컨트롤러(4)로부터의 신호를 베이스 PCB(30)의 커넥터(24)에 분배한다. 그 후, 채널 전송 라인(40)은 커넥터(24)로부터의 신호를 DUT로의 접속을 위해서 PCB(30) 내에서 수평으로 분배한다. 일 실시예에서, 테스트 시스템 컨트롤러(4)의 라우팅 리소스가 다른 DUT에 프로그래밍가능하게 접속될 수 있게 하기 위해, PCB의 채널 전송 라인(40)은 베이스 PCB(30) 위의 FPGA(150)를 통하여 라우팅된다. FPGA(150)는 프로그래머블 스위치 매트릭스로서 단순히 기능한다. 다른 실시예에서, 다른 DUT로의 테스트 시스템 컨트롤러 리소스의 프로그래머블 접속을 가능하게 하기 위해서, 테스트 시스템 컨트롤러(4)로부터의 리소스는 도터 카드, 또는 스페이스 트랜스포머(34) 위의 FPGA(150)에 직렬적으로 또는 직접적으로 제공된다. 테스트 시스템 컨트롤러(4)를 통한, 또는 유저 인터페이스로부터의 별도의 접속을 통한 프로브 카드의 FPGA(150)로의 접속은, 희망하는 경우 FPGA(150)가 트레이스 라우팅을 재구성하도록 재프로그래밍되는 것을 허용한다.
F. 조합된 특징
전술한 섹션 A-E에서 기술한 아키텍처의 특징은 개별적으로 사용되거나, 테스트 요건이 지시될 때 조합될 수 있다. 테스트 신호를 팬 아웃(fan out)하는 능력에서의 상당한 증가는 본 발명에 따라 기술한 특징에 의해서 실현될 수 있다. 예컨대, 오래된 생성 테스트 시스템 컨트롤러는 33MHz에서 구동하는 32 DUT 테스트 시스템 컨트롤러일 수 있다. 여기에 기술한 지능형 프로브 카드 아키텍처를 사용함으로써, 테스트 시스템 컨트롤러는 33 MHz에서 구동하는 256 DUT 테스트 시스템 컨트롤러까지 확장될 수 있다. 테스트 시스템 컨트롤러가 리던던시 분석(RA) 능력을 갖는 경우, DUT I/O의 멀티플렉싱은 리던던시 분석 테스트를 또한 가능하게 할 수 있다. 도 6 및 도 7에서, 그러한 능력은 멀티플렉서(140)를 통하여 테스트 시스템 컨트롤러(4)에 제공되는 DUT I/O 입력에 의해 나타내진다. 멀티플렉서는 마이크로-컨트롤러(110)에 의해서, 또는 희망하는 DUT I/O를 테스트 시스템 컨트롤러(4)에 라우팅하기 위한 처리 유닛(146)에 의해서 제어될 수 있다.
공유된 리소스 또는 멀티플렉스된 테스트 구성은, 전술한 바와 같이 번-인 프로세스 중에 1회의 터치다운 동안에 모든 DUT를 테스트하는 것이 소망되는 경우, 웨이퍼 레벨 단계 번-인 카드로서 매우 매력적이다. 테스트 속도는 번-인 상황에서 DUT I/O를 멀티플렉싱함으로써 감소될 수 있고, 이는 일반적으로 제한적이지 않다. 웨이퍼 레벨 번-인 테스트 시스템 컨트롤러 솔루션과, 별도의 분류 구동(sort operation)에서의 번-인 후에 RA 분류를 위해 제공되거나 백그라운드에서 구동하는 RA에 의한 번-인 오류로부터의 가능한 복구 양쪽에 있어서 이득이 될 수 있다.
본 발명은 특정하여 전술하였지만, 이는 본 발명을 어떻게 실현하고 이용할지를 당업자에게 단순히 교시하기 위한 것이다. 여러 부가적인 변형이 첨부한 청구의 범위 내에서 한정되는 본 발명의 범주 내에 있을 수 있다.

Claims (1)

  1. 웨이퍼 상의 구성 부품을 테스트하기 위한 프로브 카드(probe card)의 테스트 프로브로의 테스트 신호의 공급을 제어하는 프로그래머블 컨트롤러(programmable controller)를 포함하는 프로브 카드 어셈블리.
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