CN117630647B - 一种基于嵌入式pcb子卡的测试装置 - Google Patents
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Abstract
本发明提供一种基于嵌入式PCB子卡的测试装置，包括：基座，其用于放置被测芯片，基座的内部安装有探针；测试载板，其通过探针和被测芯片进行电性连接；PCB子卡，其集成于基座的内部，PCB子卡设置于基座的顶端，PCB子卡上均匀设置有多个通孔，多个通孔分别用于容纳所述探针；基座形成的电感为第一环路电感，测试载板形成的电感为第二环路电感，PCB子卡形成的电感为第三环路电感，第一环路电感和第二环路电感形成串联路径，第三环路电感、第一环路电感和第二环路电感形成并联路径。本发明提供的基于嵌入式PCB子卡的测试装置，通过降低测试装置整体的环路电感，从而有效降低电源的纹波噪声，实现高可靠性的芯片测试功能。
Description
技术领域
本发明涉及芯片测试技术领域，尤其涉及一种基于嵌入式PCB子卡的测试装置。
背景技术
ATE（Automatic Test Equipment，自动测试机）测试通常是将被测芯片（DeviceUnder Test，简称DUT）放在基座（Socket）内部，基座内部安装有很多探针，从而完成被测芯片和测试载板（Loadboard，简称LB）的信号连接。
在芯片3G、4G时代，信号速率比较低，因此上述测试方法是适用的，然而随着5G时代的到来，数据吞吐量急剧拉升，无论是AI（Artificial Intelligence，人工智能）算力芯片还是CPU（Central Processing Unit，中央处理器）芯片、GPU（Graphics Processingunit，图形处理器）芯片，对信号运算的处理量急剧增加，功耗在增加，芯板（Core）电源的电流在变大，从原来的几安培到现在的几百安培。
图1是现有技术中芯片测试装置的结构示意图，图2是现有技术中芯片测试装置的电感环路示意图，如图1和图2所示，测试载板13上安装有基座12，被测芯片11防止在基座12上，测试载板13上还设置有第一电容141，负载形成的第一环路电感21、基座形成的第二环路电感22、测试载板13形成的第三环路电感23形成串联路径，且基座形成的第二环路电感22难以消除，由此造成测试装置产生的电源纹波很大。
因此，需要提供一种基于嵌入式PCB子卡的测试装置，用于解决上述问题。
发明内容
本发明的目的在于，提供一种基于嵌入式PCB子卡的测试装置，通过降低测试装置整体的环路电感，从而有效降低电源的纹波噪声，实现高可靠性的芯片测试功能。
本发明实施例提供的一种基于嵌入式PCB子卡的测试装置，包括：
基座，其用于放置被测芯片，所述基座的内部安装有探针；
测试载板，其通过所述探针和所述被测芯片进行电性连接；
PCB子卡，其集成于所述基座的内部，所述PCB子卡设置于所述基座的顶端，所述PCB子卡上均匀设置有多个通孔，所述多个通孔分别用于容纳所述探针，所述多个通孔包括电源内壁、接地内壁以及信号孔内壁，所述电源内壁和所述接地内壁为导电材料，所述信号孔内壁为不导电材料；
所述基座形成的电感为第二环路电感，所述测试载板形成的电感为第三环路电感，所述PCB子卡形成的电感为第四环路电感，所述第二环路电感和所述第三环路电感形成串联路径，所述第四环路电感、所述第二环路电感和所述第三环路电感形成并联路径。
可选地，所述PCB子卡的厚度为1-2mm。
可选地，所述PCB子卡为叠层结构，其中每一层的材料厚度为23-25um。
可选地，所述PCB子卡上设置有多个螺丝孔，多个螺丝穿过所述多个螺丝孔将所述PCB子卡集成在所述基座上。
可选地，所述PCB子卡的顶层放置多个电容，所述基座上设置有多个凹槽，所述多个凹槽用于容纳所述多个电容。
可选地，所述多个电容包括第二电容和第三电容，所述第二电容设置于所述PCB子卡的一侧，所述第三电容设置于所述PCB子卡的另一侧。
可选地，所述探针的直径至少比所述多个通孔的直径小2mm。
可选地，所述电源内壁和所述接地内壁为镀铜导电材料。
可选地，所述电源和所述接地在所述PCB子卡上进行连接。
可选地，所述探针通过左右摇摆在所述PCB子卡上进行连接。
与现有技术相比，本发明实施例的技术方案至少具有以下有益效果：
本发明提供的基于嵌入式PCB子卡的测试装置，包括：基座，其用于放置被测芯片，所述基座的内部安装有探针；测试载板，其通过所述探针和所述被测芯片进行电性连接；PCB子卡，其集成于所述基座的内部，所述PCB子卡设置于所述基座的顶端，所述PCB子卡上均匀设置有多个通孔，所述多个通孔分别用于容纳所述探针，所述多个通孔包括电源内壁、接地内壁以及信号孔内壁，所述电源内壁和所述接地内壁为导电材料，所述信号孔内壁为不导电材料；所述基座形成的电感为第二环路电感，所述测试载板形成的电感为第三环路电感，所述PCB子卡形成的电感为第四环路电感，所述第二环路电感和所述第三环路电感形成串联路径，所述第四环路电感、所述第二环路电感和所述第三环路电感形成并联路径，通过降低测试装置整体的环路电感，从而有效降低电源的纹波噪声，实现高可靠性的芯片测试功能。
附图说明
图1是现有技术中芯片测试装置的结构示意图；
图2是现有技术中芯片测试装置的电感环路示意图；
图3是本发明实施例中基于嵌入式PCB子卡的测试装置的结构示意图；
图4是本发明实施例中基于嵌入式PCB子卡的测试装置的电感环路示意图；
图5是本发明实施例中基于嵌入式PCB子卡的测试装置的另一结构示意图；
图6是本发明实施例中基于嵌入式PCB子卡的测试装置的模拟电源仿真示意图。
附图标记说明：
11-被测芯片；12-基座；13-测试载板；141-第一电容；142-第二电容；143-第三电容；15-PCB子卡；16-探针；17-凹槽；18-螺丝孔；
21-第一环路电感；22-第二环路电感；23-第三环路电感；24-第四环路电感。
具体实施方式
为使本发明的目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施方式进行详细说明。可以理解的是，以下所描述的具体实施方式仅仅用于解释本发明，而非是对本发明的限定。并且，图中可能使用相同、类似的标号指代不同实施例中相同、类似的元件，也可能省略不同实施例中相同、类似的元件的描述以及现有技术元件、特征、效果等的描述。
图3是本发明实施例中基于嵌入式PCB子卡的测试装置的结构示意图；图4是本发明实施例中基于嵌入式PCB子卡的测试装置的电感环路示意图；图5是本发明实施例中基于嵌入式PCB子卡的测试装置的另一结构示意图；图6是本发明实施例中基于嵌入式PCB子卡的测试装置的模拟电源仿真示意图。
现在参照图3至图6，本发明实施例提供一种基于嵌入式PCB子卡的测试装置，通过降低测试装置整体的环路电感，从而有效降低电源的纹波噪声，实现高可靠性的芯片测试功能。
本发明实施例提供的一种基于嵌入式PCB子卡的测试装置，包括：
基座12，其用于放置被测芯片11，所述基座12的内部安装有探针16；
测试载板13，其通过所述探针16和所述被测芯片11进行电性连接；
PCB子卡15，其集成于所述基座12的内部，所述PCB子卡15设置于所述基座12的顶端，所述PCB子卡15上均匀设置有多个通孔，所述多个通孔分别用于容纳所述探针16，所述多个通孔包括电源内壁、接地内壁以及信号孔内壁，所述电源内壁和所述接地内壁为导电材料，所述信号孔内壁为不导电材料；
所述基座12形成的电感为第二环路电感22，所述测试载板13形成的电感为第三环路电感23，所述PCB子卡15形成的电感为第四环路电感24，所述第二环路电感22和所述第三环路电感23形成串联路径，所述第四环路电感24、所述第二环路电感22和所述第三环路电感23形成并联路径。
由于PCB子卡15非常薄，因此PCB子卡15本身形成的第四环路电感24极小，所以新的信号路径的电感，即所述第四环路电感24、所述第二环路电感22和所述第三环路电感23形成的并联路径的电感，远小于测试载板13的第三环路电感和基座12的第二环路电感22之和。
在具体实施中，所述PCB子卡15的厚度为1-2mm。PCB子卡15的厚度取决于关键电源在PCB子卡15上布线的数量。
在具体实施中，所述PCB子卡15为叠层结构，其中每一层的材料厚度为23-25um。
在具体实施中，所述PCB子卡15上设置有多个螺丝孔18，多个螺丝穿过所述多个螺丝孔18将所述PCB子卡15集成固定在所述基座12上。
在具体实施中，所述PCB子卡15的顶层放置多个电容，所述基座12上设置有多个凹槽17，所述多个凹槽17用于容纳所述多个电容。由于所述多个电容设置在PCB子卡15的顶层，多个电容跟被测芯片11的管脚更加接近，因此能够极大地减少多个电容的安装电感，从而更加有助于电容性能的提升。
在具体实施中，所述多个电容包括第二电容142和第三电容143，所述第二电容142设置于所述PCB子卡15的一侧，所述第三电容143设置于所述PCB子卡15的另一侧。
在具体实施中，所述探针16的直径至少比所述多个通孔的直径小2mm。
在具体实施中，所述电源内壁和所述接地内壁为镀铜导电材料。由此，电源和接地可以通过电源内壁和接地内壁与探针16进行电性连接。
在具体实施中，所述电源和所述接地在所述PCB子卡15上进行连接。
在具体实施中，所述探针通过左右摇摆在所述PCB子卡15上进行连接。
现在参照图6，其横坐标为频率，单位为Ghz，纵坐标为阻抗，单位为Ohm，可以看出本发明提供的基于嵌入式PCB子卡的测试装置，阻抗性能明显大大优于原有方案。
本发明实施例提供的基于嵌入式PCB子卡的测试装置，包括：基座，其用于放置被测芯片，所述基座的内部安装有探针；测试载板，其通过所述探针和所述被测芯片进行电性连接；PCB子卡，其集成于所述基座的内部，所述PCB子卡设置于所述基座的顶端，所述PCB子卡上均匀设置有多个通孔，所述多个通孔分别用于容纳所述探针，所述多个通孔包括电源内壁、接地内壁以及信号孔内壁，所述电源内壁和所述接地内壁为导电材料，所述信号孔内壁为不导电材料；所述基座形成的电感为第一环路电感，所述测试载板形成的电感为第二环路电感，所述PCB子卡形成的电感为第三环路电感，所述第一环路电感和所述第二环路电感形成串联路径，所述第三环路电感、所述第一环路电感和所述第二环路电感形成并联路径，通过降低测试装置整体的环路电感，从而有效降低电源的纹波噪声，实现高可靠性的芯片测试功能。
尽管上文已经描述了具体实施方案，但这些实施方案并非要限制本发明公开的范围，即使仅相对于特定特征描述单个实施方案的情况下也是如此。本发明公开中提供的特征示例意在进行例示，而非限制，除非做出不同表述。在具体实施中，可根据实际需求，在技术上可行的情况下，将一项或者多项从属权利要求的技术特征与独立权利要求的技术特征进行组合，并可通过任何适当的方式而不是仅通过权利要求书中所列举的特定组合来组合来自相应独立权利要求的技术特征。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (9)
1.一种基于嵌入式PCB子卡的测试装置，其特征在于，包括：
基座，其用于放置被测芯片，所述基座的内部安装有探针；
测试载板，其通过所述探针和所述被测芯片进行电性连接；
PCB子卡，其集成于所述基座的内部，所述PCB子卡设置于所述基座的顶端，所述PCB子卡上均匀设置有多个通孔，所述多个通孔分别用于容纳所述探针，所述多个通孔包括电源内壁、接地内壁以及信号孔内壁，所述电源内壁和所述接地内壁为导电材料，所述信号孔内壁为不导电材料；
所述基座形成的电感为第二环路电感，所述测试载板形成的电感为第三环路电感，所述PCB子卡形成的电感为第四环路电感，所述第二环路电感和所述第三环路电感形成串联路径，所述第四环路电感、所述第二环路电感和所述第三环路电感形成并联路径；
所述PCB子卡的顶层放置多个电容，所述基座上设置有多个凹槽，所述多个凹槽用于容纳所述多个电容。
2.根据权利要求1所述的基于嵌入式PCB子卡的测试装置，其特征在于，所述PCB子卡的厚度为1-2mm。
3.根据权利要求1所述的基于嵌入式PCB子卡的测试装置，其特征在于，所述PCB子卡为叠层结构，其中每一层的材料厚度为23-25um。
4.根据权利要求1所述的基于嵌入式PCB子卡的测试装置，其特征在于，所述PCB子卡上设置有多个螺丝孔，多个螺丝穿过所述多个螺丝孔将所述PCB子卡集成在所述基座上。
5.根据权利要求1所述的基于嵌入式PCB子卡的测试装置，其特征在于，所述多个电容包括第二电容和第三电容，所述第二电容设置于所述PCB子卡的一侧，所述第三电容设置于所述PCB子卡的另一侧。
6.根据权利要求5所述的基于嵌入式PCB子卡的测试装置，其特征在于，所述探针的直径至少比所述多个通孔的直径小2mm。
7.根据权利要求1所述的基于嵌入式PCB子卡的测试装置，其特征在于，所述电源内壁和所述接地内壁为镀铜导电材料。
8.根据权利要求1所述的基于嵌入式PCB子卡的测试装置，其特征在于，所述电源和所述接地在所述PCB子卡上进行连接。
9.根据权利要求1所述的基于嵌入式PCB子卡的测试装置，其特征在于，所述探针通过左右摇摆在所述PCB子卡上进行连接。
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