JPH05143323A - タイプ１ダイアデイツク命令を実行する方法及び装置 - Google Patents
タイプ１ダイアデイツク命令を実行する方法及び装置Info
- Publication number
- JPH05143323A JPH05143323A JP3260262A JP26026291A JPH05143323A JP H05143323 A JPH05143323 A JP H05143323A JP 3260262 A JP3260262 A JP 3260262A JP 26026291 A JP26026291 A JP 26026291A JP H05143323 A JPH05143323 A JP H05143323A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- result
- operand
- information
- dyadic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30029—Logical and Boolean instructions, e.g. XOR, NOT
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 メモリサブシステムとそれに結合してそれに
記憶されたプログラム命令を処理するＣＰＵサブシステ
ムを有するデータ処理システムにおけるＣＰＵサブシス
テム内のタイプ１ダイアディック命令の処理の改善。 【構成】 タイプ１ダイアディック命令は、一般にＣＰ
Ｕ内の２個のオペランドの論理処理とこれにオペランド
の内の一方が発生したメモリ内の指定位置への関連結果
の書込み機能を含む。本発明によればこの結果が命令実
行シーケンス内の適当な時点で起点オペランドと比較さ
れそしてこの比較にもとづき書込み動作が条件づけられ
る。比較された値が異なれば書込動作の持続が許可さ
れ、一致すれば書込動作がスキップされる。これは書込
み動作を完了するに必要であったＣＰＵとメモリの動作
サイクルが省略される。
記憶されたプログラム命令を処理するＣＰＵサブシステ
ムを有するデータ処理システムにおけるＣＰＵサブシス
テム内のタイプ１ダイアディック命令の処理の改善。 【構成】 タイプ１ダイアディック命令は、一般にＣＰ
Ｕ内の２個のオペランドの論理処理とこれにオペランド
の内の一方が発生したメモリ内の指定位置への関連結果
の書込み機能を含む。本発明によればこの結果が命令実
行シーケンス内の適当な時点で起点オペランドと比較さ
れそしてこの比較にもとづき書込み動作が条件づけられ
る。比較された値が異なれば書込動作の持続が許可さ
れ、一致すれば書込動作がスキップされる。これは書込
み動作を完了するに必要であったＣＰＵとメモリの動作
サイクルが省略される。
Description
【０００１】
【産業上の利用分野】本発明は２オペランドコンピュー
タ命令の論理実行に関する。
タ命令の論理実行に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】一対の
オペランドの演算のパーフォーマンスを含むコンピュー
タ命令は“ダイアデイック（dyadic）”形命令と呼ばれ
ている。これらオペランドはコンピュータメモリ、レジ
スタまたは命令自体から発生される。命令オペランドの
内の１つが発生したメモリ位置に演算結果を書込むこと
を要求するダイアディック命令は“タイプ１ダイアディ
ック（type 1 dyadic ）”とされる。本発明は、書込ま
れるべく指定されたメモリ位置から元々取出されたオペ
ランドと実行結果とが異なっていないときタイプ１ダイ
アディック命令のメモリ書込み操作が不必要であるこ
と、および処理効率がそのような場合の書込動作を省略
することにより改善されることの認識を含んでいる。
オペランドの演算のパーフォーマンスを含むコンピュー
タ命令は“ダイアデイック（dyadic）”形命令と呼ばれ
ている。これらオペランドはコンピュータメモリ、レジ
スタまたは命令自体から発生される。命令オペランドの
内の１つが発生したメモリ位置に演算結果を書込むこと
を要求するダイアディック命令は“タイプ１ダイアディ
ック（type 1 dyadic ）”とされる。本発明は、書込ま
れるべく指定されたメモリ位置から元々取出されたオペ
ランドと実行結果とが異なっていないときタイプ１ダイ
アディック命令のメモリ書込み操作が不必要であるこ
と、および処理効率がそのような場合の書込動作を省略
することにより改善されることの認識を含んでいる。
【０００３】本発明の目的はタイプ１ダイアディック命
令の実行に関連した処理アーキテクチャを変更すること
によりコンピュータシステムにおける処理効率を改善す
るための方法および装置を提供することである。本発明
の他の目的はタイプ１ダイアディック命令の実行により
得られる結果と、その結果を書込むべきメモリ位置で発
生したオペランドとを瞬間的に比較し、そしてそれら比
較される値が等しいときメモリ書込み動作を省略し、そ
のような命令の実行時間を短縮すると共に全体としての
処理効率を改善するための方法および装置を提供するこ
とである。
令の実行に関連した処理アーキテクチャを変更すること
によりコンピュータシステムにおける処理効率を改善す
るための方法および装置を提供することである。本発明
の他の目的はタイプ１ダイアディック命令の実行により
得られる結果と、その結果を書込むべきメモリ位置で発
生したオペランドとを瞬間的に比較し、そしてそれら比
較される値が等しいときメモリ書込み動作を省略し、そ
のような命令の実行時間を短縮すると共に全体としての
処理効率を改善するための方法および装置を提供するこ
とである。
【０００４】
【課題を解決するための手段】上記目的は、タイプ１ダ
イアディック命令が実行されるコンピュータ中央処理装
置（ＣＰＵ）にハードウェア比較回路を組込み、そして
命令実行シーケンス内の所定の時点での比較回路の出力
の状態についてそのような命令に関連するメモリ書込動
作の実行を条件づけることにより達成される。
イアディック命令が実行されるコンピュータ中央処理装
置（ＣＰＵ）にハードウェア比較回路を組込み、そして
命令実行シーケンス内の所定の時点での比較回路の出力
の状態についてそのような命令に関連するメモリ書込動
作の実行を条件づけることにより達成される。
【０００５】
【作用】比較回路への入力は書込まれるべきメモリ位置
から取出されるオペランドとその命令の実行により形成
される結果を表わす。このように、上記時点での比較回
路の出力は、その結果が書込み予定する位置にすでに記
憶されているものと同一であるかどうかについての直接
的な表示となる。この結果が現在記憶されているものと
異なる場合には書込動作が許可されるが同じである場合
にはこの動作はスキップされる。これはそのような命令
の処理に使用されるサイクル時間を効果的に減少させ、
それにより夫々のＣＰＵの動作効率を改善する。
から取出されるオペランドとその命令の実行により形成
される結果を表わす。このように、上記時点での比較回
路の出力は、その結果が書込み予定する位置にすでに記
憶されているものと同一であるかどうかについての直接
的な表示となる。この結果が現在記憶されているものと
異なる場合には書込動作が許可されるが同じである場合
にはこの動作はスキップされる。これはそのような命令
の処理に使用されるサイクル時間を効果的に減少させ、
それにより夫々のＣＰＵの動作効率を改善する。
【０００６】
【実施例】図１において、本発明によるコンピュータシ
ステムＣＰＵは論理回路１、比較回路２、命令デコード
（シーケンス制御）ロジック３、および多数のレジスタ
を含み、これらレジスタの１個が参照符号４で示されて
いる。参照符号１−４で表記されたＣＰＵを含むこのシ
ステムはキャッシュ、ＲＡＭ、ディスクドライブ等のメ
モリ機構６と、システムバス７と、トランシーバ回路８
を含む、バス７とトランシーバ回路８はＣＰＵとメモリ
機構との間で情報信号を双方向に転送するように動作す
る。上記要素のすべては周知のクロックまたはタイミン
グ信号の制御のもとで周期的に動作する。
ステムＣＰＵは論理回路１、比較回路２、命令デコード
（シーケンス制御）ロジック３、および多数のレジスタ
を含み、これらレジスタの１個が参照符号４で示されて
いる。参照符号１−４で表記されたＣＰＵを含むこのシ
ステムはキャッシュ、ＲＡＭ、ディスクドライブ等のメ
モリ機構６と、システムバス７と、トランシーバ回路８
を含む、バス７とトランシーバ回路８はＣＰＵとメモリ
機構との間で情報信号を双方向に転送するように動作す
る。上記要素のすべては周知のクロックまたはタイミン
グ信号の制御のもとで周期的に動作する。
【０００７】後述するシステム構成ではレジスタ４はバ
ス７とトランシーバ回路８を介してメモリ６からデータ
オペランドを受ける“保持レジスタ（HoldRegister)”
である。プログラム命令の実行中、データオペランドは
命令デコーダ３からの出力信号“Latch H Reg.”に応じ
てレジスタ４にラッチされる。タイプ１ダイアディック
命令の現在意図されている実行については二つのオペラ
ンド、すなわち、レジスタ４内にあるオペランドと他の
オペランドについて演算が行われ、そしてその演算結果
が後述する比較動作によりメモリに暫定的に書込まれ
る。
ス７とトランシーバ回路８を介してメモリ６からデータ
オペランドを受ける“保持レジスタ（HoldRegister)”
である。プログラム命令の実行中、データオペランドは
命令デコーダ３からの出力信号“Latch H Reg.”に応じ
てレジスタ４にラッチされる。タイプ１ダイアディック
命令の現在意図されている実行については二つのオペラ
ンド、すなわち、レジスタ４内にあるオペランドと他の
オペランドについて演算が行われ、そしてその演算結果
が後述する比較動作によりメモリに暫定的に書込まれ
る。
【０００８】図示のように算術論理装置またはＡＬＵを
主体とする論理回路１は入力端９と１０および出力端１
１を有する。一つのクロックサイクルの初期の相で入力
端９と１０の一方または両方に入る入力信号は回路１で
処理されてそのサイクルの後半の相において出力端１１
に信号を生じさせる。この出力信号がそのような処理の
結果を表す。出力端１１の信号はラッチ１１ａに短時間
ラッチしてもよい。命令デコーダ３は従来良く知られて
いるように複数の論理回路と、ゲートアレイまたはメモ
リ内に記憶されたマイクロプログラムを含む。周知のよ
うにプログラム命令を表わす信号はメモリ機構６からと
り出され、ＣＰＵレジスタに記憶され、デコーダ３に加
えられ（図示しないパスを含む）、そしてこのデコーダ
により解釈されてそのシステムの動作を制御する制御信
号を発生する。そのような動作において、ＣＰＵレジス
タ内のオペランド信号は、ＡＬＵの入力端９と１０に加
えられ、そしてＡＬＵの出力端１１に生じる結果信号が
トランシーバ回路８およびバス７を介してＣＰＵレジス
タまたはメモリに転送される。一般に、ＡＬＵの入力端
に加えられるこれら信号はＣＰＵレジスタから、一般に
ｎビット（ｎは一般に８，１６または３２）の並列形に
転送され、そして関連する結果信号は並列形で発生され
て一般にｎビットづつレジスタまたはバスに転送され
る。
主体とする論理回路１は入力端９と１０および出力端１
１を有する。一つのクロックサイクルの初期の相で入力
端９と１０の一方または両方に入る入力信号は回路１で
処理されてそのサイクルの後半の相において出力端１１
に信号を生じさせる。この出力信号がそのような処理の
結果を表す。出力端１１の信号はラッチ１１ａに短時間
ラッチしてもよい。命令デコーダ３は従来良く知られて
いるように複数の論理回路と、ゲートアレイまたはメモ
リ内に記憶されたマイクロプログラムを含む。周知のよ
うにプログラム命令を表わす信号はメモリ機構６からと
り出され、ＣＰＵレジスタに記憶され、デコーダ３に加
えられ（図示しないパスを含む）、そしてこのデコーダ
により解釈されてそのシステムの動作を制御する制御信
号を発生する。そのような動作において、ＣＰＵレジス
タ内のオペランド信号は、ＡＬＵの入力端９と１０に加
えられ、そしてＡＬＵの出力端１１に生じる結果信号が
トランシーバ回路８およびバス７を介してＣＰＵレジス
タまたはメモリに転送される。一般に、ＡＬＵの入力端
に加えられるこれら信号はＣＰＵレジスタから、一般に
ｎビット（ｎは一般に８，１６または３２）の並列形に
転送され、そして関連する結果信号は並列形で発生され
て一般にｎビットづつレジスタまたはバスに転送され
る。
【０００９】比較回路２の入力端はＡＬＵの出力端（１
１，１１ａ）および少なくとも１個のＣＰＵレジスタ４
の出力端に接続される。これらの比較回路２の出力端は
命令デコーダ３に接続されて、本発明によるタイプ１ダ
イアディック命令の処理シーケンスを決定する。これら
比較回路はその入力端子に入るオペランド信号と結果信
号の順序づけられた応答するビットを比較し、すべての
ビットが夫々同一かあるいは同一でないかを示す出力を
出す。
１，１１ａ）および少なくとも１個のＣＰＵレジスタ４
の出力端に接続される。これらの比較回路２の出力端は
命令デコーダ３に接続されて、本発明によるタイプ１ダ
イアディック命令の処理シーケンスを決定する。これら
比較回路はその入力端子に入るオペランド信号と結果信
号の順序づけられた応答するビットを比較し、すべての
ビットが夫々同一かあるいは同一でないかを示す出力を
出す。
【００１０】デコードされている命令がタイプ１ダイア
ディックであり、そして比較器２の出力が比較結果とソ
ースオペランドとが同一でないことを示す場合には、比
較されたオペランドの起源を示す位置に結果を記憶させ
るためのメモリ書込動作が引き続き許可される。この命
令がタイプ１ダイアディックであり、比較回路が一致を
示す場合には、このメモリ書込動作はスキップされる。
このプロセスは図２のフローチャートに示しており、こ
のプロセスを図１と２を参照して説明する。
ディックであり、そして比較器２の出力が比較結果とソ
ースオペランドとが同一でないことを示す場合には、比
較されたオペランドの起源を示す位置に結果を記憶させ
るためのメモリ書込動作が引き続き許可される。この命
令がタイプ１ダイアディックであり、比較回路が一致を
示す場合には、このメモリ書込動作はスキップされる。
このプロセスは図２のフローチャートに示しており、こ
のプロセスを図１と２を参照して説明する。
【００１１】ステップ２１において、デコーダは処理中
の命令のタイプを識別し、そしてタイプ１ダイアディッ
ク以外の命令についての従来のオペレーティングシーケ
ンスかタイプ１ダイアディック命令についてのオペレー
ティングシーケンスかを選択する。現在処理中の命令が
タイプ１ダイアディック以外の場合ステップ２２に入る
シーケンスパスは本発明とは関係しない。現在処理中の
命令がタイプ１ダイアディックであればステップ２３で
入るシーケンスパスはｍ−１回の一連の演算ステップ２
４を含む。但しｍは任意の整数であり、これら演算によ
りその命令の２つの関連するオペランドがつくられる。
一方のオペランド（オペランド１、これはメモリのソー
ス位置からとり出された命令またはデータの一部分であ
ってもよい）は図示しないＣＰＵレジスタに置かれ、他
方のオペランド（オペランド２、これはメモリの宛先ア
ドレス位置からとり出される）はレジスタ４に置かれ
る。ｍ−１回目のサイクルにおいて、これら関連したオ
ペランドを表わす信号がＡＬＵ１の入力端に加えられ、
論理結果を表わす信号がその直後にＡＬＵの出力端に発
生される。オペランド２とＡＬＵの出力を表わす信号も
比較回路２でビット毎に比較され、その出力がステップ
２５で示す２回の連続するシーケンス動作の内の一方を
選択するようにデコーダ３を条件づける。
の命令のタイプを識別し、そしてタイプ１ダイアディッ
ク以外の命令についての従来のオペレーティングシーケ
ンスかタイプ１ダイアディック命令についてのオペレー
ティングシーケンスかを選択する。現在処理中の命令が
タイプ１ダイアディック以外の場合ステップ２２に入る
シーケンスパスは本発明とは関係しない。現在処理中の
命令がタイプ１ダイアディックであればステップ２３で
入るシーケンスパスはｍ−１回の一連の演算ステップ２
４を含む。但しｍは任意の整数であり、これら演算によ
りその命令の２つの関連するオペランドがつくられる。
一方のオペランド（オペランド１、これはメモリのソー
ス位置からとり出された命令またはデータの一部分であ
ってもよい）は図示しないＣＰＵレジスタに置かれ、他
方のオペランド（オペランド２、これはメモリの宛先ア
ドレス位置からとり出される）はレジスタ４に置かれ
る。ｍ−１回目のサイクルにおいて、これら関連したオ
ペランドを表わす信号がＡＬＵ１の入力端に加えられ、
論理結果を表わす信号がその直後にＡＬＵの出力端に発
生される。オペランド２とＡＬＵの出力を表わす信号も
比較回路２でビット毎に比較され、その出力がステップ
２５で示す２回の連続するシーケンス動作の内の一方を
選択するようにデコーダ３を条件づける。
【００１２】比較回路の出力がオペランド２とＡＬＵの
出力の不一致を示す場合には、このシーケンスはステッ
プ２６で示すように更に１サイクル（またはそれ以上の
サイクル）ｍへと続き、その間ＡＬＵの出力がバス７に
移されて従来のタイプ１ダイアディック命令の処理にお
けるようにメモリの宛先アドレス位置に書込まれる。し
かしながら、比較回路がステップ２５で一致を示す場合
にはこのシーケンスは“近道”２７すなわちスキップ／
バイバスステップ２６を取る。ステップ２６の動作後に
他のアクションが必要でなければ夫々の命令の実行はこ
の一致条件の検出された時点またはサイクルで直ちに終
了する。
出力の不一致を示す場合には、このシーケンスはステッ
プ２６で示すように更に１サイクル（またはそれ以上の
サイクル）ｍへと続き、その間ＡＬＵの出力がバス７に
移されて従来のタイプ１ダイアディック命令の処理にお
けるようにメモリの宛先アドレス位置に書込まれる。し
かしながら、比較回路がステップ２５で一致を示す場合
にはこのシーケンスは“近道”２７すなわちスキップ／
バイバスステップ２６を取る。ステップ２６の動作後に
他のアクションが必要でなければ夫々の命令の実行はこ
の一致条件の検出された時点またはサイクルで直ちに終
了する。
【図１】本発明によるコンピュータシステムＣＰＵの概
略的ブロック図。
略的ブロック図。
【図２】本発明によるタイプ１ダイアディック命令の処
理に関連した動作について図１のＣＰＵのシーケンス制
御ロジックを例示するフローチャート。
理に関連した動作について図１のＣＰＵのシーケンス制
御ロジックを例示するフローチャート。
１ 算術論理回路（ＡＬＵ） ２ 比較回路 ３ 命令デコーダ ４ 保持レジスタ ６ メモリ機構 ７ バス ８ トランシーバ回路
Claims (6)
- 【請求項１】ＣＰＵサブシステム及びメモリサブシステ
ムを含み、このＣＰＵサブシステムが前記メモリサブシ
ステム内に記憶されたプログラム命令により限定される
演算を行うための命令デコードロジックとオペランド処
理ロジックを含み、前記プログラム命令が第１および第
２情報オペランド対について論理演算のパフォーマンス
を指定するとともに夫々の演算の結果を表わす情報をメ
モリサブシステム内の指定されたアドレス位置に書込む
タイプ１ダイアディック命令を含んでおり、前記対の夫
々のオペランドの１つが前記メモリサブシステム内の夫
々の指定されたアドレス位置から取り出された情報を表
わすようになったデータ処理システムにおいて、 前記ＣＰＵサブシステム内にあって各タイプ１ダイアデ
ィック命令の実行結果を表わす情報を、それが記憶され
るべき位置として夫々の命令により指定されるアドレス
位置で発生した前記命令と同一の命令のオペランドを表
わす情報と比較し、前記各タイプ１ダイアディック命令
の実行中の特定の時点で動作して前記結果が前記指定さ
れた位置に記憶される情報と同じであるかどうかを示す
信号を発生する比較手段と、 前記命令デコードロジック内に含まれ、そして前記各タ
イプ１ダイアディック命令の実行中の前記特定の時点で
前記比較手段から発生した前記信号に応じて、前記各命
令の残りの実行シーケンスが、前記指定された位置に前
記結果を記憶するためのメモリ書込動作を含んでいるか
否かの決定を行う手段と、を備え、前記メモリ書込動作
は、前記結果情報が前記指定された位置に現在記憶され
ている情報と同一であることを前記比較手段からの信号
が示すときに含まれ、そうでないときに省略されること
を特徴とするタイプ１ダイアディック命令を実行する装
置。 - 【請求項２】前記ＣＰＵは、前記夫々のダイアディック
命令の実行中この命令により指定されるメモリ位置で発
生する前記オペランドを表わすｎビットの並列情報を受
けて夫々の結果を書込むための保持レジスタを含み、前
記オペランドおよび他のｎビットオペランドが前記夫々
のｎビット並列形として発生される結果を得る演算を行
う前記オペランド処理ロジックに前記実行中与えられる
ようになっており、更に、 前記比較手段は前記オペランドと結果の対応する位置の
ビットを比較してすべての比較されたビットが等しいと
きのみ一致指示を発生し、そうでない場合には不一致指
示を発生する回路を含むことを特徴とする請求項１記載
の装置。 - 【請求項３】前記ＣＰＵサブシステムは所定のクロック
サイクルで動作し、そして少くとも１つのサイクルが前
記メモリサブシステム内の前記指定された位置に前記結
果信号を記憶するための前記動作を実行するに必要であ
り、 前記残りの実行シーケンスは前記不一致指示が前記比較
手段により発生されるとき前記結果を前記指定された位
置に書込む動作を含み、そして一致指示が前記比較手段
により発生されるときに続く前記残りのシーケンスより
長い少くとも１つのクロックサイクルであることを特徴
とする請求項２記載の装置。 - 【請求項４】メモリサブシステムとそれに接続されるＣ
ＰＵサブシステムを含み、このＣＰＵサブシステムが前
記メモリサブシステムに記憶されたプログラム命令によ
り限定されるオペレーションを実行するための命令デコ
ードロジックおよびオペランド処理ロジックと、夫々対
となった情報オペランドの内の１つをとり出したメモリ
サブシステム内の指定されたアドレス位置での結果情報
の記憶手段とを有し、前記命令が夫々一対の情報オペラ
ンドの論理的処理を行って結果情報を発生するタイプ１
ダイアディック命令を含むデータ処理システムにおい
て、 前記夫々タイプ１ダイアディック命令の実行の所定の段
階において前記ＣＰＵ内での実行により発生される結果
情報を前記指定された位置からとり出された夫々の情報
オペランドと比較するステップと、 これら比較された値が異なるときにのみ前記指定された
メモリ位置に前記結果を書込み、そうでない場合にその
書込みをスキップするように条件づけてオペレーション
を行うステップと、を備えていることを特徴とするタイ
プ１ダイアディック命令を実行する方法。 - 【請求項５】前記指定された位置からとり出された前記
オペランドは前記ＣＰＵの所定のレシスタ内にｎビット
並列形式で記憶され、前記命令により処理される前記２
個のオペランドはｎビット並列形で処理され、そして前
記結果信号はｎビット並列形で発生され、そして更に、 前記比較するステップは前記とり出されたオペランドと
結果の対応するビットを比較し、すべての比較されたビ
ットが等しいときにのみ等性を示す信号を、そしてそれ
以外の場合には前記結果が前記指定された位置に現在記
憶されている情報とは異なることを有効に示す信号を発
生することにより行われる、ことを特徴とする請求項４
記載の方法。 - 【請求項６】前記ＣＰＵサブシステムは所定のクロック
サイクルで動作しそして少くも１つのサイクルが前記結
果信号を記憶するための前記動作を行うために必要とさ
れ、そして更に、前記命令実行シーケンスは、前記比較
された引き数が同一であるときのものとは異なるとき、
長くなる１つのクロックサイクルである、ことを特徴と
する請求項５記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US647966 | 1984-09-06 | ||
| US07/647,966 US5253349A (en) | 1991-01-30 | 1991-01-30 | Decreasing processing time for type 1 dyadic instructions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143323A true JPH05143323A (ja) | 1993-06-11 |
Family
ID=24598934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260262A Pending JPH05143323A (ja) | 1991-01-30 | 1991-10-08 | タイプ１ダイアデイツク命令を実行する方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5253349A (ja) |
| EP (1) | EP0497485A3 (ja) |
| JP (1) | JPH05143323A (ja) |
| BR (1) | BR9200241A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761473A (en) * | 1993-01-08 | 1998-06-02 | International Business Machines Corporation | Method and system for increased instruction synchronization efficiency in a superscalar processsor system utilizing partial data dependency interlocking |
| US5467473A (en) * | 1993-01-08 | 1995-11-14 | International Business Machines Corporation | Out of order instruction load and store comparison |
| US7089404B1 (en) | 1999-06-14 | 2006-08-08 | Transmeta Corporation | Method and apparatus for enhancing scheduling in an advanced microprocessor |
| US7634635B1 (en) | 1999-06-14 | 2009-12-15 | Brian Holscher | Systems and methods for reordering processor instructions |
| US6748589B1 (en) | 1999-10-20 | 2004-06-08 | Transmeta Corporation | Method for increasing the speed of speculative execution |
| US6408376B1 (en) * | 1999-10-25 | 2002-06-18 | Intel Corporation | Method and apparatus for instruction set architecture to perform primary and shadow digital signal processing sub-instructions simultaneously |
| US6862677B1 (en) * | 2000-02-16 | 2005-03-01 | Koninklijke Philips Electronics N.V. | System and method for eliminating write back to register using dead field indicator |
| JP3450814B2 (ja) * | 2000-09-26 | 2003-09-29 | 松下電器産業株式会社 | 情報処理装置 |
| EP1387255B1 (en) * | 2002-07-31 | 2020-04-08 | Texas Instruments Incorporated | Test and skip processor instruction having at least one register operand |
| US7533309B2 (en) * | 2004-02-26 | 2009-05-12 | Nilanjan Mukherjee | Testing memories using algorithm selection |
| WO2006055862A2 (en) * | 2004-11-18 | 2006-05-26 | Mentor Graphics Corporation | Programmable memory built-in-self-test (mbist) method and apparatus |
| TWI607375B (zh) * | 2012-11-05 | 2017-12-01 | 義隆電子股份有限公司 | 提升處理器之數值比較效能方法及應用在電子裝置進行數值比較的處理器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530782A (en) * | 1978-08-28 | 1980-03-04 | Hitachi Ltd | Execution control system of instruction |
| JPS61296448A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | 電子計算機のデ−タ書込み制御方式 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3699323A (en) * | 1970-12-23 | 1972-10-17 | Ibm | Error detecting and correcting system and method |
| US3659089A (en) * | 1970-12-23 | 1972-04-25 | Ibm | Error detecting and correcting system and method |
| US3816728A (en) * | 1972-12-14 | 1974-06-11 | Ibm | Modulo 9 residue generating and checking circuit |
| US4228498A (en) * | 1977-10-12 | 1980-10-14 | Dialog Systems, Inc. | Multibus processor for increasing execution speed using a pipeline effect |
| US4229801A (en) * | 1978-12-11 | 1980-10-21 | Data General Corporation | Floating point processor having concurrent exponent/mantissa operation |
| US4258419A (en) * | 1978-12-29 | 1981-03-24 | Bell Telephone Laboratories, Incorporated | Data processing apparatus providing variable operand width operation |
| US4346437A (en) * | 1979-08-31 | 1982-08-24 | Bell Telephone Laboratories, Incorporated | Microcomputer using a double opcode instruction |
| US4314350A (en) * | 1979-12-31 | 1982-02-02 | Bell Telephone Laboratories, Incorporated | Self-checking arithmetic unit |
| JPH0769818B2 (ja) * | 1984-10-31 | 1995-07-31 | 株式会社日立製作所 | デ−タ処理装置 |
| US4789956A (en) * | 1985-10-16 | 1988-12-06 | Harris Corp. | Maximum negative number detector |
| US4870607A (en) * | 1986-07-03 | 1989-09-26 | Nec Corporation | Error detection carried out by the use of unused modulo-m code |
| JPS63240625A (ja) * | 1987-03-27 | 1988-10-06 | Nec Corp | 障害検出方式 |
| JPH0833842B2 (ja) * | 1987-05-01 | 1996-03-29 | 株式会社日立製作所 | 論理演算装置 |
| JP2695178B2 (ja) * | 1988-03-11 | 1997-12-24 | 富士通株式会社 | 演算回路 |
| US4926374A (en) * | 1988-11-23 | 1990-05-15 | International Business Machines Corporation | Residue checking apparatus for detecting errors in add, subtract, multiply, divide and square root operations |
| US4890253A (en) * | 1988-12-28 | 1989-12-26 | International Business Machines Corporation | Predetermination of result conditions of decimal operations |
| US4926476A (en) * | 1989-02-03 | 1990-05-15 | Motorola, Inc. | Method and apparatus for secure execution of untrusted software |
| US5016208A (en) * | 1989-07-11 | 1991-05-14 | Tandem Computers Incorporated | Deferred comparison multiplier checker |
-
1991
- 1991-01-30 US US07/647,966 patent/US5253349A/en not_active Expired - Lifetime
- 1991-10-08 JP JP3260262A patent/JPH05143323A/ja active Pending
-
1992
- 1992-01-21 EP EP19920300485 patent/EP0497485A3/en not_active Withdrawn
- 1992-01-24 BR BR929200241A patent/BR9200241A/pt unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530782A (en) * | 1978-08-28 | 1980-03-04 | Hitachi Ltd | Execution control system of instruction |
| JPS61296448A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | 電子計算機のデ−タ書込み制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5253349A (en) | 1993-10-12 |
| EP0497485A2 (en) | 1992-08-05 |
| EP0497485A3 (en) | 1993-11-24 |
| BR9200241A (pt) | 1992-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5235686A (en) | Computer system having mixed macrocode and microcode | |
| EP0238090A2 (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| JP3449186B2 (ja) | パイプラインバイパス機能を有するデータ処理装置 | |
| JP2620511B2 (ja) | データ・プロセッサ | |
| JPH05143323A (ja) | タイプ１ダイアデイツク命令を実行する方法及び装置 | |
| US5497459A (en) | System for testing instruction queue circuit and central processing unit having the system | |
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| JP3237858B2 (ja) | 演算装置 | |
| US4773035A (en) | Pipelined data processing system utilizing ideal floating point execution condition detection | |
| JPH1083305A (ja) | 自己整合スタック・ポインタを有するデータ処理システムおよびその方法 | |
| JPH01177127A (ja) | 情報処理装置 | |
| EP0279953B1 (en) | Computer system having mixed macrocode and microcode instruction execution | |
| JP2525492B2 (ja) | プログラマブルコントロ―ラ | |
| JP2812610B2 (ja) | パイプライン制御方式 | |
| US6289439B1 (en) | Method, device and microprocessor for performing an XOR clear without executing an XOR instruction | |
| JPH03164945A (ja) | データ処理装置 | |
| JPH052485A (ja) | パイプライン制御方式 | |
| JPH06314196A (ja) | 情報処理方法および装置 | |
| JP2007041796A (ja) | コード生成装置 | |
| JPH05127894A (ja) | 命令実行方式 | |
| JPH02206836A (ja) | データ処理装置 | |
| JPS6015969B2 (ja) | マイクロ命令アドレス生成方式 | |
| JPH1055289A (ja) | デバッグ情報生成回路、およびそれを用いた情報処理装置 | |
| JPS6028014B2 (ja) | マイクロプロセツサ | |
| JPH02155036A (ja) | データ処理装置 |