JPS6049343B2 - 制御信号検査装置 - Google Patents
制御信号検査装置Info
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- JPS6049343B2 JPS6049343B2 JP54158241A JP15824179A JPS6049343B2 JP S6049343 B2 JPS6049343 B2 JP S6049343B2 JP 54158241 A JP54158241 A JP 54158241A JP 15824179 A JP15824179 A JP 15824179A JP S6049343 B2 JPS6049343 B2 JP S6049343B2
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- Japan
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- signal
- instruction
- gate
- time
- control signals
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
１ 本発明はデータ処理システムにおいて命令から引
出された制御信号を検査する装置に関する。
出された制御信号を検査する装置に関する。
データ処理システムにおいて、動作コード、フィール
ドから基礎的な動作を実行するための命令制御信号を発
生する動作制御ユニットを検査する時に、制御信号を正
しく発生すること、制御信号をそのアクチブ地点へ正し
く転送すること、広範囲及び正確なエラー検査を行なう
ことが重要な問題となる。 これまで知られた解決法は
、命令の正しい動作制御信号から形成されたパリテイ・
ビットを使用する。
ドから基礎的な動作を実行するための命令制御信号を発
生する動作制御ユニットを検査する時に、制御信号を正
しく発生すること、制御信号をそのアクチブ地点へ正し
く転送すること、広範囲及び正確なエラー検査を行なう
ことが重要な問題となる。 これまで知られた解決法は
、命令の正しい動作制御信号から形成されたパリテイ・
ビットを使用する。
これについては、例えば、圧ＥＥの文献「コンピュータ
処理」（４４ＴｒａｎｓａｃｔｉｏｎｏｎＣｏｍｐｕｔ
ｅｒｓ’’｜Ｖ０１、Ｃ−１９｜Ｎ０、、１２｜Ｄｅｃ
ｅｍｂｅｒ１９７０、ｐａｇｅ１１５３〜１１５９）を
参照されたい。このパリデイ・ビットは、動作制御信号
が命令から正Ｊしく引出される場合の基準値を示し、実
際にデコードされた命令の動作制御信号から形成された
パリテイ・ビットと比較される。命令から引出された基
準パリテイ・ビットとデコーダの出力において動作制御
信号から形成されたパリテイ・ビットとの相異は、診断
手順を開始するために使用されてよい。命令の動作制御
信号はその命令サイクルと結合されているので、制御信
号を広範囲に検査するためには、単に制御信号が存在す
る事実だけでなく、その信号がアクチブにされる目的の
場所（例えば、データ処理システムのデータ●フローに
おける制御ゲート）へ正しく転送されたかどうかを検査
する必要がある。
処理」（４４ＴｒａｎｓａｃｔｉｏｎｏｎＣｏｍｐｕｔ
ｅｒｓ’’｜Ｖ０１、Ｃ−１９｜Ｎ０、、１２｜Ｄｅｃ
ｅｍｂｅｒ１９７０、ｐａｇｅ１１５３〜１１５９）を
参照されたい。このパリデイ・ビットは、動作制御信号
が命令から正Ｊしく引出される場合の基準値を示し、実
際にデコードされた命令の動作制御信号から形成された
パリテイ・ビットと比較される。命令から引出された基
準パリテイ・ビットとデコーダの出力において動作制御
信号から形成されたパリテイ・ビットとの相異は、診断
手順を開始するために使用されてよい。命令の動作制御
信号はその命令サイクルと結合されているので、制御信
号を広範囲に検査するためには、単に制御信号が存在す
る事実だけでなく、その信号がアクチブにされる目的の
場所（例えば、データ処理システムのデータ●フローに
おける制御ゲート）へ正しく転送されたかどうかを検査
する必要がある。
前記の文献は、制御信号が正しく発生されたはどうか検
査する方式を教示しているが、制御信号が正しい時間関
係を有するかどうか、又制御信号がデータ●フロー中の
被制御エレメントへ正しく転送されたかどうかを検査す
る方式を教示していない。
査する方式を教示しているが、制御信号が正しい時間関
係を有するかどうか、又制御信号がデータ●フロー中の
被制御エレメントへ正しく転送されたかどうかを検査す
る方式を教示していない。
先行技術の検査装置乃至方法によつては、データ処理シ
ステムにおける制御ユニットの動作を包轄的に検査する
ことはできない。本発明の目的は、簡単な技術手段を用
いてデータ処理システムにおける制御ユニットの動作を
包轄的に検査することである。
ステムにおける制御ユニットの動作を包轄的に検査する
ことはできない。本発明の目的は、簡単な技術手段を用
いてデータ処理システムにおける制御ユニットの動作を
包轄的に検査することである。
本発明に従えば、動作制御信号の時間関係が検査され、
且つ制御信号がアクチブになるデータ・フロー中の被制
御エレメントへ、制御信号が正しく転送されたかどうか
が検査される。このため簡単な技術手段が使用されるが
、その回路構成は複雑でないので、エラーを生じにくく
、コストも安価である。本発明の利点は、簡単な手段が
使用されるにも拘らず、データ処理システムにおける制
御ユニットの動作が包轄的に検査されることである。
且つ制御信号がアクチブになるデータ・フロー中の被制
御エレメントへ、制御信号が正しく転送されたかどうか
が検査される。このため簡単な技術手段が使用されるが
、その回路構成は複雑でないので、エラーを生じにくく
、コストも安価である。本発明の利点は、簡単な手段が
使用されるにも拘らず、データ処理システムにおける制
御ユニットの動作が包轄的に検査されることである。
動作．制御信号の時間関係が検査される結果として、動
作制御信号と結合される時間信号が与えられる場合に、
システムのクロック発生及び配分が同時に検査される。
加えて、マシン中に置かれたデータ・フロー・エレメン
トへ動作制御信号を転送す．る転送通路が検査される。
第１図にはデータ処理システムのデータ●フローを制御
する制御信号Ａ−Ｚを発生する命令制御ユニット１が示
される。
作制御信号と結合される時間信号が与えられる場合に、
システムのクロック発生及び配分が同時に検査される。
加えて、マシン中に置かれたデータ・フロー・エレメン
トへ動作制御信号を転送す．る転送通路が検査される。
第１図にはデータ処理システムのデータ●フローを制御
する制御信号Ａ−Ｚを発生する命令制御ユニット１が示
される。
データ・フローは第１図においてデータ・フロー●ユニ
ット２００中にま・とめられている。データ●フロー●
ユニット２００は実際にはマシン中に分配された多数の
ゲート回路より成る。これらのゲート回路はマシン中で
命令及びデータが転送されるのを制御する。ゲート回路
は制御信号Ａ−Ｚによつて制御される。換言すれば、ゲ
ート回路は命令及びデータの転送の度に開かれたり閉じ
られたりする。これらの制御信号が正しく存在している
かどうかを効果的に検査するため、制御信号がアクチブ
にされる目的の地点にできるだけ近い地点で制御信号を
感知することが必要である。
ット２００中にま・とめられている。データ●フロー●
ユニット２００は実際にはマシン中に分配された多数の
ゲート回路より成る。これらのゲート回路はマシン中で
命令及びデータが転送されるのを制御する。ゲート回路
は制御信号Ａ−Ｚによつて制御される。換言すれば、ゲ
ート回路は命令及びデータの転送の度に開かれたり閉じ
られたりする。これらの制御信号が正しく存在している
かどうかを効果的に検査するため、制御信号がアクチブ
にされる目的の地点にできるだけ近い地点で制御信号を
感知することが必要である。
第１図に示されるように、制御信号（例えばＡ及びＢ）
はデータ・フロー●ユニット２００を検査ユニット１０
０へ接続する線２０６，２０７を通して感知される。第
１図に示される線１１１，１１６，３０４，Ａ−ＣＬ，
Ｂ−ＣＬは後に第２図を参照して詳細に説明する。
はデータ・フロー●ユニット２００を検査ユニット１０
０へ接続する線２０６，２０７を通して感知される。第
１図に示される線１１１，１１６，３０４，Ａ−ＣＬ，
Ｂ−ＣＬは後に第２図を参照して詳細に説明する。
第２図を参照すると、命令制御ユニット１は制御記憶装
置２を含む。
置２を含む。
制御信号検査装置２はマイクロ命令を記憶している。制
御信号検査装置２の各々の読出しサイクルで、それぞれ
１個の命令が命令レジスタ３へ転送される。動作制御信
号Ａ〜Ｚを発生するためには、命令レジスタ中に含まれ
るマイクロ命令の動作コードをデコードするか、動作コ
ードのビットを時間信号ＴＯ〜ＴＬと結合する。動作コ
ードのビットをデコードするため、動作デコーダ４が設
けられている。更に結合動作モードで動作制御信号Ａ−
Ｚを発生することも可能である。その場合、動作コード
の１部が直接に命令サイクルのクロック信号と結合され
、動作デコーダによつてデコードされた動作コードの他
の部分がクロック信号と結合される。第２図において、
動作デコーダ４は動作コードの特定のビットからチェッ
ク●ビットを発生する。
御信号検査装置２の各々の読出しサイクルで、それぞれ
１個の命令が命令レジスタ３へ転送される。動作制御信
号Ａ〜Ｚを発生するためには、命令レジスタ中に含まれ
るマイクロ命令の動作コードをデコードするか、動作コ
ードのビットを時間信号ＴＯ〜ＴＬと結合する。動作コ
ードのビットをデコードするため、動作デコーダ４が設
けられている。更に結合動作モードで動作制御信号Ａ−
Ｚを発生することも可能である。その場合、動作コード
の１部が直接に命令サイクルのクロック信号と結合され
、動作デコーダによつてデコードされた動作コードの他
の部分がクロック信号と結合される。第２図において、
動作デコーダ４は動作コードの特定のビットからチェッ
ク●ビットを発生する。
このチェック・ビットは、その形成法則に従つて、制御
信号Ａ−Ｚが命令の適当なサイクル・タイムに正しく発
生したかどうかを示す。このチェック・ビットはＡＮＤ
ゲート１７、線１９、ラッチ回路１８、及び線１１５を
介しそ検査ユニット１００へ転送される。検査ユニット
１００において、上記チェック・ビットは制御信号Ａ−
Ｚ及びクロック信号から同じ形成法則に従つて発生され
たチェック・ビットと比較される。前者のチェック・ビ
ットは各命令に固有の基準チェック・ビットであり、シ
ステムが正しく機能する場合の前提条件を示す。ここで
注意すべきは、命令フォーマットの中に予めチェック・
ビットを入れておき、そこからチェック・ビットを取出
すようにしてもよいことである。第２図の検査ユニット
１００及び命令制御ユニット１は、検査ユニット１００
の説明に必要な範囲で示されている。
信号Ａ−Ｚが命令の適当なサイクル・タイムに正しく発
生したかどうかを示す。このチェック・ビットはＡＮＤ
ゲート１７、線１９、ラッチ回路１８、及び線１１５を
介しそ検査ユニット１００へ転送される。検査ユニット
１００において、上記チェック・ビットは制御信号Ａ−
Ｚ及びクロック信号から同じ形成法則に従つて発生され
たチェック・ビットと比較される。前者のチェック・ビ
ットは各命令に固有の基準チェック・ビットであり、シ
ステムが正しく機能する場合の前提条件を示す。ここで
注意すべきは、命令フォーマットの中に予めチェック・
ビットを入れておき、そこからチェック・ビットを取出
すようにしてもよいことである。第２図の検査ユニット
１００及び命令制御ユニット１は、検査ユニット１００
の説明に必要な範囲で示されている。
検査ユニット１００の動作及．び動作サイクルを説明す
る前に、命令制御ユニット１で制御信号Ａ−Ｚがどのよ
うにして発生されるかを先ず説明する。１つの実施例に
おいて、ＡＮＤゲート７は命令の解釈及び実行の間命令
レジスタ３に記憶された動作コードの最初の３ビットを
結合する。
る前に、命令制御ユニット１で制御信号Ａ−Ｚがどのよ
うにして発生されるかを先ず説明する。１つの実施例に
おいて、ＡＮＤゲート７は命令の解釈及び実行の間命令
レジスタ３に記憶された動作コードの最初の３ビットを
結合する。
ＡＮＤゲート７の出力信号はＡＮＤゲート８の入カへ送
られる。ＡＮＤゲート８は他の入力を動作コードの他の
ビットへ接続される。更に、ＡＮＤゲート９はＡＮＤゲ
ート７の出力信号及び動作コードの他のビット信号を受
取る。第２図に示されるように、データ・フロー制御信
号がリング・カウンタ６からの時間信号ＴＯ〜ＴＬと実
際に結合される前に、ＡＮＤゲート８及び９の出力信号
は０Ｒゲート１０及び１１を通される。時間信号との結
合はＡＮＤゲート１３，１４，１６によつてなされる。
ＡＮＤゲート１６については詳細に説明しないが、その
動作は制御信号Ａ及びＢの発生方法から明らかである。
検査ユニット１００に含まれる論理回路１０６″に関し
ても詳細に説明しないが、その動作は排他的０Ｒゲート
１０６と同様である。０Ｒゲート１０の出力信号が時間
信号Ｔ１又はＴ４と一致する時、制御信号ＡがＮ１ゲー
ト１３の出力として得られる。
られる。ＡＮＤゲート８は他の入力を動作コードの他の
ビットへ接続される。更に、ＡＮＤゲート９はＡＮＤゲ
ート７の出力信号及び動作コードの他のビット信号を受
取る。第２図に示されるように、データ・フロー制御信
号がリング・カウンタ６からの時間信号ＴＯ〜ＴＬと実
際に結合される前に、ＡＮＤゲート８及び９の出力信号
は０Ｒゲート１０及び１１を通される。時間信号との結
合はＡＮＤゲート１３，１４，１６によつてなされる。
ＡＮＤゲート１６については詳細に説明しないが、その
動作は制御信号Ａ及びＢの発生方法から明らかである。
検査ユニット１００に含まれる論理回路１０６″に関し
ても詳細に説明しないが、その動作は排他的０Ｒゲート
１０６と同様である。０Ｒゲート１０の出力信号が時間
信号Ｔ１又はＴ４と一致する時、制御信号ＡがＮ１ゲー
ト１３の出力として得られる。
同様に、０Ｒゲート１１の出力信号が時間信号Ｔ２又は
Ｔ４と一致する時、制御信号ＢがＡＮＤゲート１４によ
つて発生される。時間信号の０Ｒ結合は０Ｒゲート１２
及び１５によつて行なわれる。第２図に示されるように
、制御信号Ａはデータ・フロー・ユニット２００中の部
分データ・フロー制御ユニット２０１を制御する。この
ための制御信号Ａは線２０４を介して制御ユニット２０
１へ転送される。制御ユニット２０１の入力において（
即ち、制御線Ａがアクチブにされる地点で）、制御線２
０４はデータ・フロー・ユニット２００から検査ユニッ
ト１００への検査線２０６へ分岐する。同様に、制御信
号Ｂは制御線２０５を介して部分データ・フロー制御ユ
ニット２０２へ転送される。
Ｔ４と一致する時、制御信号ＢがＡＮＤゲート１４によ
つて発生される。時間信号の０Ｒ結合は０Ｒゲート１２
及び１５によつて行なわれる。第２図に示されるように
、制御信号Ａはデータ・フロー・ユニット２００中の部
分データ・フロー制御ユニット２０１を制御する。この
ための制御信号Ａは線２０４を介して制御ユニット２０
１へ転送される。制御ユニット２０１の入力において（
即ち、制御線Ａがアクチブにされる地点で）、制御線２
０４はデータ・フロー・ユニット２００から検査ユニッ
ト１００への検査線２０６へ分岐する。同様に、制御信
号Ｂは制御線２０５を介して部分データ・フロー制御ユ
ニット２０２へ転送される。
タッピング又は感知動作のために、制御線２０５は制御
ユニット２０２の入力点に近いところで検査点２０７へ
接続される。検査線２０７はデータ・フロー●ユニット
２００から検査ユニット１００へ導かれている。残りの
制御信号Ｃ−Ｚも同じようにして発生され、それぞれの
部分データ・フロー制御ユニット２０３及び検査ユニッ
ト１００へ転送される。
ユニット２０２の入力点に近いところで検査点２０７へ
接続される。検査線２０７はデータ・フロー●ユニット
２００から検査ユニット１００へ導かれている。残りの
制御信号Ｃ−Ｚも同じようにして発生され、それぞれの
部分データ・フロー制御ユニット２０３及び検査ユニッ
ト１００へ転送される。
検査ユニット１００において、検査線２０６，２０７は
排他的０Ｒゲート１０６の入カへ接続される。制御信号
Ａ−Ｚは相互に排他的０Ｒ結合することができる。その
結果は排他市ρＲゲート１０７へ送られ、線１０５を介
して転送された主従ラッチ回路の出力信号と結合される
。この主従ラッチ回路はＡＮＤゲート１０２、主フリッ
プ・フロップ１０１，ＡＮＤゲート１０３、従フリップ
・フロップ１０４より構成される。ＡＮＤゲート１０２
（クロック線Ａ−ＣＬと介して印加されたＡクロックの
パルス）により、排他的０Ｒゲート１０７の出力信号は
主フリップ●フロップ１０１へ送られ、ＡＮＤゲート１
０３（クロック線Ｂ−ＣＬ上のＢクロック◆パルス）に
より従フリップ・フロップ１０４へ転送されるまでそこ
に記憶される。
排他的０Ｒゲート１０６の入カへ接続される。制御信号
Ａ−Ｚは相互に排他的０Ｒ結合することができる。その
結果は排他市ρＲゲート１０７へ送られ、線１０５を介
して転送された主従ラッチ回路の出力信号と結合される
。この主従ラッチ回路はＡＮＤゲート１０２、主フリッ
プ・フロップ１０１，ＡＮＤゲート１０３、従フリップ
・フロップ１０４より構成される。ＡＮＤゲート１０２
（クロック線Ａ−ＣＬと介して印加されたＡクロックの
パルス）により、排他的０Ｒゲート１０７の出力信号は
主フリップ●フロップ１０１へ送られ、ＡＮＤゲート１
０３（クロック線Ｂ−ＣＬ上のＢクロック◆パルス）に
より従フリップ・フロップ１０４へ転送されるまでそこ
に記憶される。
従フリップ・フロップ１０４の出力へ接続された排他ｍ
ρＲゲート１０８は、命令実行の終りに全ての制御信号
Ａ−Ｚから得られた累積値と、この命令の基準チェック
・ビット（特徴検査値）とを比較する。
ρＲゲート１０８は、命令実行の終りに全ての制御信号
Ａ−Ｚから得られた累積値と、この命令の基準チェック
・ビット（特徴検査値）とを比較する。
このために、ラッチ回路１８は時間信号ＴＬによつてＡ
ＮＤゲート１７を介して動作デノコーダ４から基準チェ
ック・ビットを転送される。もし、排他的０Ｒゲート１
０８における比較が不一致を示すならば、それはエラー
を意味する。
ＮＤゲート１７を介して動作デノコーダ４から基準チェ
ック・ビットを転送される。もし、排他的０Ｒゲート１
０８における比較が不一致を示すならば、それはエラー
を意味する。
このエラー信号は制御信号ＣＳの助けを借りてｈ■Ｄゲ
ート１０９を介して検査ラッチ回路１１０へ転送される
。検査ラッチ回路１１０の出力１１１には、適当なエラ
ー診断乃至除去動作を開始するための信号が発生される
。これまでの説明において、データ処理システムの動作
制御に関連する検査ユニット１００の機能を簡単に説明
したが、これから第３図のタイミング図を参照して検査
ユニット１００の動作シーケンスを詳細に説明する。
ート１０９を介して検査ラッチ回路１１０へ転送される
。検査ラッチ回路１１０の出力１１１には、適当なエラ
ー診断乃至除去動作を開始するための信号が発生される
。これまでの説明において、データ処理システムの動作
制御に関連する検査ユニット１００の機能を簡単に説明
したが、これから第３図のタイミング図を参照して検査
ユニット１００の動作シーケンスを詳細に説明する。
第３図の最上部には、時間信号ＴＯ〜ＴＬに相当する命
令の個々のサイクル・タイムが示される（命令サイクル
・タイム）。
令の個々のサイクル・タイムが示される（命令サイクル
・タイム）。
命令はサイクル・タイムＴＯで開始される。サイクル●
タイムＴＯの始めにおいて、命令が制御記憶装置２から
命令レジスタ３へ転送され、次いで動作コードが動作デ
コーダ４中でデコードされる（第２図）。命令は命令サ
イクル・タイムＴＬで終了する。ＴＬの終りにおいて、
命令の結果はレジスタ、記憶装置、又は情報を受取る他
のユニットで利用可能となる。通常、命令の長さ（従つ
て、そのサイクル・タイム）は異なるが、命令の長さ如
何によらず最後のサイクル・タイムはＴＬで示され、そ
の前のサイクル●タイムはＴＬ−１で示される。各々の
命令サイクル・タイムでは、第２図の発振器５によつて
発生されるＡクロック（Ａ一ＣＬ）及びＢクロック（Ｂ
−ＣＬ）の２種のクロック・パルスが存在する。
タイムＴＯの始めにおいて、命令が制御記憶装置２から
命令レジスタ３へ転送され、次いで動作コードが動作デ
コーダ４中でデコードされる（第２図）。命令は命令サ
イクル・タイムＴＬで終了する。ＴＬの終りにおいて、
命令の結果はレジスタ、記憶装置、又は情報を受取る他
のユニットで利用可能となる。通常、命令の長さ（従つ
て、そのサイクル・タイム）は異なるが、命令の長さ如
何によらず最後のサイクル・タイムはＴＬで示され、そ
の前のサイクル●タイムはＴＬ−１で示される。各々の
命令サイクル・タイムでは、第２図の発振器５によつて
発生されるＡクロック（Ａ一ＣＬ）及びＢクロック（Ｂ
−ＣＬ）の２種のクロック・パルスが存在する。
第３図には、それぞれ線２０４，２０６及び２０５，２
０７を介して転送される制御信号Ａ及びＢも示されてい
る。制御信号は特定の時間信号と結合されている。例え
ば第３図に示されるように、制御信号Ａは時間信号（命
令サイクル・タイム）Ｔ１及びＴ４と結合されており制
御信号Ｂは時間信号Ｔ２及びＴ４と結合されている。前
述した如く、命令は命令サイクル・タイムＴＯの始めに
開始され、命令サイクル・タイムＴＬの終りに終了する
ので、命令の実行に必要な制御信号Ａ−Ｚはその時間内
に与えられねばならない。
０７を介して転送される制御信号Ａ及びＢも示されてい
る。制御信号は特定の時間信号と結合されている。例え
ば第３図に示されるように、制御信号Ａは時間信号（命
令サイクル・タイム）Ｔ１及びＴ４と結合されており制
御信号Ｂは時間信号Ｔ２及びＴ４と結合されている。前
述した如く、命令は命令サイクル・タイムＴＯの始めに
開始され、命令サイクル・タイムＴＬの終りに終了する
ので、命令の実行に必要な制御信号Ａ−Ｚはその時間内
に与えられねばならない。
１つの命令の実行を制御するのに適した制御信号ＣＳは
第３図の下から２番目に示されてい．る。
第３図の下から２番目に示されてい．る。
この信号は制御記憶装置２から命令レジスタ３へ命令（
動作コード）を転送するために使用されてよい。第２図
を参照すると、検査ユニット１００において、前述した
如く排他的０Ｒゲート１０６及び！論理回路１０６″は
制御信号Ａ−Ｚを排他的０Ｒ結合するために使用されて
よい。
動作コード）を転送するために使用されてよい。第２図
を参照すると、検査ユニット１００において、前述した
如く排他的０Ｒゲート１０６及び！論理回路１０６″は
制御信号Ａ−Ｚを排他的０Ｒ結合するために使用されて
よい。
第４図を参照すると、排他的０Ｒ動作の出力信号（サイ
クル・タイムＴＯでなされた制御信号Ａ及びＢの結合）
が、リセット信号ＲＳｌ（第２図及び第３図）によつ・
てＡＡへリセットされた従フリップ●フロップ１０４の
出力信号と排他的０Ｒゲート１０７において結合される
。サイクル・タイムＴＯにおいて、上記排他的０Ｒ動作
の出力信号ＡＯはＡクロック・パルスの助けを借りてＡ
ＮＤゲート１０２を介して主フリップ・フロップ１０１
へ送られる。Ａクロック・パルスは発振器５から線Ａ−
ＣＬｌ線３０２，ＡＮＤゲート３００、線１１２を経て
ＡＮＤゲート１０２へ転送されたものである（第２図）
。上記出力信号，ＡａＯは、同じ命令サイクル●タイム
ＴＯの間に、主フリップ●フロップ１０１からＡＮＤゲ
ート１０３を介してＢクロック●パルスの働きにより従
フリップ●フロップ１ノ０４へ転送される。従フリップ
・フロップ１０４へ転送された出力信号ＡＯは、次の命
令サイクル・タイムＴ１まで一時的に記憶される。命令
サイクル●タイムＴ１において、排他的０Ｒ結合された
制御信号ＡＴｌ及びＢＴｌが同じよう・にして排他的０
Ｒゲート１０７で信号ＡＯと結合される。
クル・タイムＴＯでなされた制御信号Ａ及びＢの結合）
が、リセット信号ＲＳｌ（第２図及び第３図）によつ・
てＡＡへリセットされた従フリップ●フロップ１０４の
出力信号と排他的０Ｒゲート１０７において結合される
。サイクル・タイムＴＯにおいて、上記排他的０Ｒ動作
の出力信号ＡＯはＡクロック・パルスの助けを借りてＡ
ＮＤゲート１０２を介して主フリップ・フロップ１０１
へ送られる。Ａクロック・パルスは発振器５から線Ａ−
ＣＬｌ線３０２，ＡＮＤゲート３００、線１１２を経て
ＡＮＤゲート１０２へ転送されたものである（第２図）
。上記出力信号，ＡａＯは、同じ命令サイクル●タイム
ＴＯの間に、主フリップ●フロップ１０１からＡＮＤゲ
ート１０３を介してＢクロック●パルスの働きにより従
フリップ●フロップ１ノ０４へ転送される。従フリップ
・フロップ１０４へ転送された出力信号ＡＯは、次の命
令サイクル・タイムＴ１まで一時的に記憶される。命令
サイクル●タイムＴ１において、排他的０Ｒ結合された
制御信号ＡＴｌ及びＢＴｌが同じよう・にして排他的０
Ｒゲート１０７で信号ＡＯと結合される。
排他的０Ｒゲート１０７の出力には信号ａ１が発生され
る。信号ＡＯと同じく、信号ａ１はＡＮＤゲート１０２
、主フリップ・フロップ１０１，ＡＮＤゲート１０３を
介して従フリップ・゛フロップ１０４へ転送される。転
送された信号ａ１は命令サイクル・タイムＴ１の持続時
間中従フリップ・フロップ１０４に一時的に記憶される
。信号ａ１は後に線１０５を介して排他的０Ｒゲート１
０７の入カへ転送される。命令サ，ｒクル・タイムＴ２
の始めにおいて、制御信号ＡＴ２及びＢＴ２の排他的０
Ｒ結合信号が排他的０Ｒゲート１０７の１つの入力で利
用可能となる。その結果の出力信号はＡ２である。残り
の命令サイクル●タイムＴ３〜ＴＬにおいて、制御信号
ＡＴｌ及びＢＴｉを使用して論理動作の結果信号Ａ３〜
ＡＬを得るために同様の動作が生じる。
る。信号ＡＯと同じく、信号ａ１はＡＮＤゲート１０２
、主フリップ・フロップ１０１，ＡＮＤゲート１０３を
介して従フリップ・゛フロップ１０４へ転送される。転
送された信号ａ１は命令サイクル・タイムＴ１の持続時
間中従フリップ・フロップ１０４に一時的に記憶される
。信号ａ１は後に線１０５を介して排他的０Ｒゲート１
０７の入カへ転送される。命令サ，ｒクル・タイムＴ２
の始めにおいて、制御信号ＡＴ２及びＢＴ２の排他的０
Ｒ結合信号が排他的０Ｒゲート１０７の１つの入力で利
用可能となる。その結果の出力信号はＡ２である。残り
の命令サイクル●タイムＴ３〜ＴＬにおいて、制御信号
ＡＴｌ及びＢＴｉを使用して論理動作の結果信号Ａ３〜
ＡＬを得るために同様の動作が生じる。
従つて、命令サイクル●タイムの累積によつて形成され
た最後の結果信号ＡＬが最後の命令サイクル・タイムＴ
Ｌの終りに利用可能となる。信号ＡＬは命令サイクル・
タイムによつて調整された制御信号Ａ及びＢのチェック
・ビット（特徴検査値）てある。形成された最後の論理
信号ＡＬは、Ｂクロック●パルスの発生時に命令サイク
ル●タイムＴＬにおいて従フリップ・フロップ１０４の
出力で利用可能となる。
た最後の結果信号ＡＬが最後の命令サイクル・タイムＴ
Ｌの終りに利用可能となる。信号ＡＬは命令サイクル・
タイムによつて調整された制御信号Ａ及びＢのチェック
・ビット（特徴検査値）てある。形成された最後の論理
信号ＡＬは、Ｂクロック●パルスの発生時に命令サイク
ル●タイムＴＬにおいて従フリップ・フロップ１０４の
出力で利用可能となる。
排他的０Ｒゲート１０８において、信号ＡＬは線１１５
を介して転送された基準チェック・ビットＣＢと比較さ
れる。基準チェック・ビットＣＢは、実行されている命
令の特徴を示す。このチェック・ビットは命令の動作コ
ード・ビットから発生することができる。動作コード・
ビットの１部から命令の基準チェック●ビットを発生す
るために、例えば動作デコーダ４を使用することができ
る。命令サイクル・タイムＴＬにおいて、このチェック
●ビットはＡＮＤゲート１７、出力線１９を介してラッ
チ回路１８のセット入カへ送られる。転送されたチェッ
ク・ビットは、比較回路（排他？ρＲゲート）１０８へ
転送されるまでラッチ回路１８に一時的に記憶され，る
。次の命令の基準チェック・ビットが転送される前に、
ラッチ回路１８はリセット●パルスＲＳｌによつてリセ
ットされる。検査ラッチ回路１１０がセットされる時は
、排他的０Ｒゲート１０８によつて発生された比較信号
が制御信号ＣＳと共にＡＮＤゲート１０９へ転送された
時である。
を介して転送された基準チェック・ビットＣＢと比較さ
れる。基準チェック・ビットＣＢは、実行されている命
令の特徴を示す。このチェック・ビットは命令の動作コ
ード・ビットから発生することができる。動作コード・
ビットの１部から命令の基準チェック●ビットを発生す
るために、例えば動作デコーダ４を使用することができ
る。命令サイクル・タイムＴＬにおいて、このチェック
●ビットはＡＮＤゲート１７、出力線１９を介してラッ
チ回路１８のセット入カへ送られる。転送されたチェッ
ク・ビットは、比較回路（排他？ρＲゲート）１０８へ
転送されるまでラッチ回路１８に一時的に記憶され，る
。次の命令の基準チェック・ビットが転送される前に、
ラッチ回路１８はリセット●パルスＲＳｌによつてリセ
ットされる。検査ラッチ回路１１０がセットされる時は
、排他的０Ｒゲート１０８によつて発生された比較信号
が制御信号ＣＳと共にＡＮＤゲート１０９へ転送された
時である。
排他的０Ｒゲート１０８の出力信号が２進１に相当する
ものであれば、それはエラーとして解釈されねばならな
い。このエラー信号は検査ラッチ回路１１０がリセット
信号ＲＳｌによつてリセットされるまで出力線１１１で
利用することができる。累積された論理切換信号ＡＬと
命令の基準チェック・ビットＣＢとを比較するためには
、命令サイクル●タイムＴＬの始めに基準チェック●ビ
ットＣＢを与えればよい。
ものであれば、それはエラーとして解釈されねばならな
い。このエラー信号は検査ラッチ回路１１０がリセット
信号ＲＳｌによつてリセットされるまで出力線１１１で
利用することができる。累積された論理切換信号ＡＬと
命令の基準チェック・ビットＣＢとを比較するためには
、命令サイクル●タイムＴＬの始めに基準チェック●ビ
ットＣＢを与えればよい。
加故ならば、累積された論理切換信号ＡＬはサイクル●
タイムＴＬのＢクロック●パルス発生時に従フリップ●
フロップ１０４の出力で利用可能となるからである。排
他的０Ｒゲート１０８の出力は、次の命令サイクル・タ
イムＴＯの始めに信号ＣＳの助けを借りて検査ラッチ回
路１１０へ転送されるので、ラッチ回路１８は従フリッ
プ・フロップ１０４と同じく線１１６上のリセット信号
ＲＳｌによつてリセットされる。第２図に示されるよう
に、リセット信号ＲＳｌはＡＮＤゲート３０７によつて
発生される。ＡＮＤゲート３０７の１つの入力には時間
信号ＴＯが印加され、他の入力にはＡクロック（Ａ−Ｃ
Ｌ）のパルスが印加される。リセット信号ＲＳｌはＡＮ
Ｄゲート３０７の出力信号であり、従フリップ●フロッ
プ１０４及びラッチ回路１８のリセット入カへ線１１６
を介して転送される。しかし、主フリップ・フロップ１
０１はリセット信号ＲＳｌによつてリセットされてはな
らない。
タイムＴＬのＢクロック●パルス発生時に従フリップ●
フロップ１０４の出力で利用可能となるからである。排
他的０Ｒゲート１０８の出力は、次の命令サイクル・タ
イムＴＯの始めに信号ＣＳの助けを借りて検査ラッチ回
路１１０へ転送されるので、ラッチ回路１８は従フリッ
プ・フロップ１０４と同じく線１１６上のリセット信号
ＲＳｌによつてリセットされる。第２図に示されるよう
に、リセット信号ＲＳｌはＡＮＤゲート３０７によつて
発生される。ＡＮＤゲート３０７の１つの入力には時間
信号ＴＯが印加され、他の入力にはＡクロック（Ａ−Ｃ
Ｌ）のパルスが印加される。リセット信号ＲＳｌはＡＮ
Ｄゲート３０７の出力信号であり、従フリップ●フロッ
プ１０４及びラッチ回路１８のリセット入カへ線１１６
を介して転送される。しかし、主フリップ・フロップ１
０１はリセット信号ＲＳｌによつてリセットされてはな
らない。
何故ならば、ＲＳｌが現われる時、Ａクロック・パルス
の発生によつて次の命令の制御信号と混同することにな
るからである。従つて、主フリップ・フロップ１０１は
早い時点にリセットされる。前述した如く、これは信号
ＣＳによつてなされる。しかし、従フリップ・フロップ
１０４の２進０出力が排他畝ρＲゲート１０７中で新し
い制御信号の論理結果と結合されるように従フリップ・
フロップ１０４をリセットしなければならない。外部マ
シン停止の場合、それまでに検査ユニット１００中に累
積された論理信号が命令サイクル中のランダムな時点で
誤まつた結果を与えることのないようにするため、Ｍの
ゲート３００及びＮＡＮＤゲート３０１が設けられてい
る。
の発生によつて次の命令の制御信号と混同することにな
るからである。従つて、主フリップ・フロップ１０１は
早い時点にリセットされる。前述した如く、これは信号
ＣＳによつてなされる。しかし、従フリップ・フロップ
１０４の２進０出力が排他畝ρＲゲート１０７中で新し
い制御信号の論理結果と結合されるように従フリップ・
フロップ１０４をリセットしなければならない。外部マ
シン停止の場合、それまでに検査ユニット１００中に累
積された論理信号が命令サイクル中のランダムな時点で
誤まつた結果を与えることのないようにするため、Ｍの
ゲート３００及びＮＡＮＤゲート３０１が設けられてい
る。
これらの回路は、外部停止の際に実行されている命令の
論理信号が十分に累積された後に停止が生じるようにす
る。線３０５を介してＮＡＮＤ回路３０１の入カへ送ら
れた外部停止信号は、線３０４を介してＮＡＮＤ回路３
０１の他の入力に転送された時間信号ＴＯと結合される
。従つて、ＮＡＮＤ回路３０１は外部停止の場合にＡク
ロック●パルスがＡＮＤゲート３００を介してＡＮＤゲ
ート１０２へ転送されるのを禁止する。ＡＮＤゲート１
０２は排他的０Ｒゲート１０７の論理信号を主フリップ
・フロップ１０１へ転送するように動作するので、論理
信号の累積は現在の命令の終り（即ち、その累積が完了
した時点）でのみ中断される。従つて基準チェック・ビ
ットとの比較は支障なく実行でき）る。
論理信号が十分に累積された後に停止が生じるようにす
る。線３０５を介してＮＡＮＤ回路３０１の入カへ送ら
れた外部停止信号は、線３０４を介してＮＡＮＤ回路３
０１の他の入力に転送された時間信号ＴＯと結合される
。従つて、ＮＡＮＤ回路３０１は外部停止の場合にＡク
ロック●パルスがＡＮＤゲート３００を介してＡＮＤゲ
ート１０２へ転送されるのを禁止する。ＡＮＤゲート１
０２は排他的０Ｒゲート１０７の論理信号を主フリップ
・フロップ１０１へ転送するように動作するので、論理
信号の累積は現在の命令の終り（即ち、その累積が完了
した時点）でのみ中断される。従つて基準チェック・ビ
ットとの比較は支障なく実行でき）る。
第１図はデータ処理システムの命令制御ユニット、デー
タ●フロー●ユニット及びそれらに接続された検査ユニ
ットのブロック図、第２図は第１ダ図の各ユニットにお
ける動作制御エレメントを詳細に示す図、第３図は検査
ユニット中の動作サイクルを説明するためのタイミング
図、第４図は検査ユニットにおいて最終的チェック・ビ
ットを形成するために各サイクル●タイムで中間チエツ
９ク・ビットを累積するメカニズムを示す図である。 ２・・・制御記憶装置、３・・・命令レジスタ、４・・
・動作デコーダ、５・・・発振器、６・・・リング・カ
ウンタ、１８・・・ラッチ回路、１０１・・・主フリッ
プ・フ口ノブ、１０４・・・従フリップ●フロップ、１
０６，１０７，１０８・・・排他的０Ｒ回路、１１０・
・検査ラッチ回路。
タ●フロー●ユニット及びそれらに接続された検査ユニ
ットのブロック図、第２図は第１ダ図の各ユニットにお
ける動作制御エレメントを詳細に示す図、第３図は検査
ユニット中の動作サイクルを説明するためのタイミング
図、第４図は検査ユニットにおいて最終的チェック・ビ
ットを形成するために各サイクル●タイムで中間チエツ
９ク・ビットを累積するメカニズムを示す図である。 ２・・・制御記憶装置、３・・・命令レジスタ、４・・
・動作デコーダ、５・・・発振器、６・・・リング・カ
ウンタ、１８・・・ラッチ回路、１０１・・・主フリッ
プ・フ口ノブ、１０４・・・従フリップ●フロップ、１
０６，１０７，１０８・・・排他的０Ｒ回路、１１０・
・検査ラッチ回路。
Claims (1)
- １ データ処理システムの命令から引出された制御信号
を検査する装置であつて、上記命令から各命令に固有の
基準検査ビットを命令サイクル内の最後のサイクル・タ
イム（例えばＴＬ）に於て別途引出す手段（例えば４）
と、命令から引出された制御信号を命令サイクル・タイ
ムによつて調整する手段（例えば６，１２，１４）と、
命令サイクル内でサイクル・タイムに従つて逐次与えら
れる上記調整された複数の制御信号を受入れる第１及び
第２の記憶エレメント（例えば１０１，１０４）を含む
フィードバック回路と、上記調整された制御信号及び上
記第２記憶エレメントからフィードバックされた信号を
結合して論理信号を出力する論理回路（例えば１０７）
と、命令サイクル・タイムの第１時点で上記論理信号を
上記第１記憶エレメントへ転送する手段（例えば１０２
）と、命令サイクル・タイムの第２時点で上記論理信号
を上記第１記憶エレメントから上記第２記憶エレメント
へ転送する手段（例えば１０３）と、上記第２記憶エレ
メントへ転送された論理信号を被検査信号として取出し
て上記基準検査ビットと比較する手段（例えば１０８）
と、比較結果に基づいてエラー信号を発生する手段（列
えば１１０）とを具備する制御信号検査装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2855865.8 | 1978-12-22 | ||
| DE2855865A DE2855865C3 (de) | 1978-12-22 | 1978-12-22 | Verfahren und Einrichtung für eine elektronische Datenverarbeitungsanlage zur Prüfung der aus einer Instruktion abgeleiteten Steuersignale |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587253A JPS5587253A (en) | 1980-07-01 |
| JPS6049343B2 true JPS6049343B2 (ja) | 1985-11-01 |
Family
ID=6058190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54158241A Expired JPS6049343B2 (ja) | 1978-12-22 | 1979-12-07 | 制御信号検査装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0012794B1 (ja) |
| JP (1) | JPS6049343B2 (ja) |
| DE (2) | DE2855865C3 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4493078A (en) * | 1982-09-29 | 1985-01-08 | Siemens Corporation | Method and apparatus for testing a digital computer |
| EP0483437A1 (en) * | 1990-10-31 | 1992-05-06 | International Business Machines Corporation | Processing system having device for testing the correct execution of instructions |
| FR2790844B1 (fr) | 1999-03-09 | 2001-05-25 | Gemplus Card Int | Procede et dispositif de surveillance du deroulement d'un programme, dispositif programme permettant la surveillance de son programme |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA932469A (en) * | 1967-09-27 | 1973-08-21 | International Business Machines Corporation | Arrangement on data processors for checking programmes |
| GB1324250A (en) * | 1971-12-15 | 1973-07-25 | Elliott Brothers London Ltd | Computer checking system |
| US4108359A (en) * | 1977-03-30 | 1978-08-22 | The United States Of America As Represented By The Secretary Of The Army | Apparatus for verifying the execution of a sequence of coded instructions |
-
1978
- 1978-12-22 DE DE2855865A patent/DE2855865C3/de not_active Expired
-
1979
- 1979-08-23 DE DE7979103105T patent/DE2964619D1/de not_active Expired
- 1979-08-23 EP EP79103105A patent/EP0012794B1/de not_active Expired
- 1979-12-07 JP JP54158241A patent/JPS6049343B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587253A (en) | 1980-07-01 |
| DE2855865B2 (de) | 1981-01-08 |
| EP0012794A1 (de) | 1980-07-09 |
| DE2855865C3 (de) | 1981-11-19 |
| DE2964619D1 (en) | 1983-03-03 |
| DE2855865A1 (de) | 1980-06-26 |
| EP0012794B1 (de) | 1983-01-26 |
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