JPH0611544A - テストパターン発生装置 - Google Patents
テストパターン発生装置Info
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- JPH0611544A JPH0611544A JP5101710A JP10171093A JPH0611544A JP H0611544 A JPH0611544 A JP H0611544A JP 5101710 A JP5101710 A JP 5101710A JP 10171093 A JP10171093 A JP 10171093A JP H0611544 A JPH0611544 A JP H0611544A
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Abstract
(57)【要約】
【目的】 テストパターンの出力タイミングを被検査Ｌ
ＳＩに応じてプログラマブルに変えることができるパタ
ーン発生器を提供する。 【構成】 メモリ部の周辺に少なくとも複数個のレジス
タを有する被検査ＬＳＩに対してテストパターンを発生
するテストパターン発生装置であって、上記被検査ＬＳ
Ｉの機能に応じて上記メモリをテストするため、上記被
検査ＬＳＩに与えられるアドレスやデータの印加テスト
サイクルタイミングから上記被検査ＬＳＩの出力データ
が出力されるまでの遅延テストサイクル数を、該メモリ
テストの期待値データの出力遅延タイミングとして設定
し、上記被検査ＬＳＩの出力データと該メモリテストの
期待値データとが同一テストサイクル内で比較できるよ
うに期待値データの出力タイミングを調整する。 【効果】 メモリ周辺に存在するロジックを意識するこ
となく、メモリテストパターンの記述を行うことが可能
となり、ＬＳＩの検査，試験の高度化，高精度化，信頼
性向上，効率向上の効果がある。
ＳＩに応じてプログラマブルに変えることができるパタ
ーン発生器を提供する。 【構成】 メモリ部の周辺に少なくとも複数個のレジス
タを有する被検査ＬＳＩに対してテストパターンを発生
するテストパターン発生装置であって、上記被検査ＬＳ
Ｉの機能に応じて上記メモリをテストするため、上記被
検査ＬＳＩに与えられるアドレスやデータの印加テスト
サイクルタイミングから上記被検査ＬＳＩの出力データ
が出力されるまでの遅延テストサイクル数を、該メモリ
テストの期待値データの出力遅延タイミングとして設定
し、上記被検査ＬＳＩの出力データと該メモリテストの
期待値データとが同一テストサイクル内で比較できるよ
うに期待値データの出力タイミングを調整する。 【効果】 メモリ周辺に存在するロジックを意識するこ
となく、メモリテストパターンの記述を行うことが可能
となり、ＬＳＩの検査，試験の高度化，高精度化，信頼
性向上，効率向上の効果がある。
Description
【０００１】
【発明の利用分野】本発明は、メモリテストに用いられ
るテストパターン発生装置に係り、特に被検査ＬＳＩ
（大規模集積回路）のメモリ周辺のロジック構成に応じ
て、テストパターンの出力タイミングをずらして発生す
るのに好適なテストパターン発生装置に関するものであ
る。
るテストパターン発生装置に係り、特に被検査ＬＳＩ
（大規模集積回路）のメモリ周辺のロジック構成に応じ
て、テストパターンの出力タイミングをずらして発生す
るのに好適なテストパターン発生装置に関するものであ
る。
【０００２】
【発明の背景】従来から、半導体メモリを対象にして、
その被検査メモリをテストするためのアドレス，デー
タ，読出し，書込み制御信号等のテストパターンをマイ
クロプログラムコントロール方式などによって発生する
テストパターン発生装置が知られている。それは半導体
メモリだけを対象としているので、発生されたテストパ
ターンは、マイクロプログラムに記述された１ステップ
ごとの内容の処理結果が１ステップごと同時に被検査メ
モリに対して与えられるように構成されている。もちろ
ん、与えられるデータに基づいて被検査メモリの詳細な
タイミング性能を調べるため、タイミング発生器からの
種々の異なったタイミング信号を用い、被検査メモリへ
の入力タイミングを微妙に変化させうる機能がメモリテ
スタの必要な１機能として設けられていることも知られ
ている。特に、被検査メモリへのデータの入力後、被検
査メモリ内での信号伝達遅延後に出力された出力データ
が期待値データと比較されるので、再びテスタに戻って
くるまでのラウンドトリップデイレイを考慮し、期待値
データは入力パターンデータよりも時間的に遅延させる
ことが知られている。そして、これらは、パターン発生
装置から発生された１ステップごとのデータに対し、最
大でも１ステップ後までの範囲（発生されたステップも
含めてステップ以内）の高精度で時間的位置決め制御が
行われるようになっている。しかしながら、反面、この
１ステップ後を超えるような位置までずらして制御する
ことは、高精度を必要とする従来のタイミング発生器を
用いたのでは困難である。たとえば、このような信号の
遅延をカウンタによって行うことを考えた場合、高精度
化のために分解能を高く取っているので、カウンタの段
数が多くなって精度的にもハードウエアの規模としても
実現が困難となっていた。
その被検査メモリをテストするためのアドレス，デー
タ，読出し，書込み制御信号等のテストパターンをマイ
クロプログラムコントロール方式などによって発生する
テストパターン発生装置が知られている。それは半導体
メモリだけを対象としているので、発生されたテストパ
ターンは、マイクロプログラムに記述された１ステップ
ごとの内容の処理結果が１ステップごと同時に被検査メ
モリに対して与えられるように構成されている。もちろ
ん、与えられるデータに基づいて被検査メモリの詳細な
タイミング性能を調べるため、タイミング発生器からの
種々の異なったタイミング信号を用い、被検査メモリへ
の入力タイミングを微妙に変化させうる機能がメモリテ
スタの必要な１機能として設けられていることも知られ
ている。特に、被検査メモリへのデータの入力後、被検
査メモリ内での信号伝達遅延後に出力された出力データ
が期待値データと比較されるので、再びテスタに戻って
くるまでのラウンドトリップデイレイを考慮し、期待値
データは入力パターンデータよりも時間的に遅延させる
ことが知られている。そして、これらは、パターン発生
装置から発生された１ステップごとのデータに対し、最
大でも１ステップ後までの範囲（発生されたステップも
含めてステップ以内）の高精度で時間的位置決め制御が
行われるようになっている。しかしながら、反面、この
１ステップ後を超えるような位置までずらして制御する
ことは、高精度を必要とする従来のタイミング発生器を
用いたのでは困難である。たとえば、このような信号の
遅延をカウンタによって行うことを考えた場合、高精度
化のために分解能を高く取っているので、カウンタの段
数が多くなって精度的にもハードウエアの規模としても
実現が困難となっていた。
【０００３】近年、メモリとロジックの両機能を内蔵し
た高機能のＬＳＩにおいて、この問題点が顕在化してき
た。
た高機能のＬＳＩにおいて、この問題点が顕在化してき
た。
【０００４】図１は、メモリ・ロジック両機能内蔵のＬ
ＳＩの一例の構成図であって、高速化や他のロジックと
のタイミング合わせを目的としたレジスタ（パイプライ
ンレジスタ）がメモリの周辺に設けられたＬＳＩの回路
例を示すものである。ここで、メモリ１のアドレス入力
Ａｄｄの前には、２段の各パイプラインレジスタ２，
３、データ入力ＤINおよび書込み・読出し制御信号（メ
モリ制御信号）入力ＷＥの前には各１段のパイプライン
レジスタ４，５、更にデータ出力ＤOUTの後には３段の
各パイプラインレジスタ６，７，８が設けられ、それぞ
れ同一のクロック入力ＣＫで制御される。
ＳＩの一例の構成図であって、高速化や他のロジックと
のタイミング合わせを目的としたレジスタ（パイプライ
ンレジスタ）がメモリの周辺に設けられたＬＳＩの回路
例を示すものである。ここで、メモリ１のアドレス入力
Ａｄｄの前には、２段の各パイプラインレジスタ２，
３、データ入力ＤINおよび書込み・読出し制御信号（メ
モリ制御信号）入力ＷＥの前には各１段のパイプライン
レジスタ４，５、更にデータ出力ＤOUTの後には３段の
各パイプラインレジスタ６，７，８が設けられ、それぞ
れ同一のクロック入力ＣＫで制御される。
【０００５】図２は、メモリテストパターンの一例の記
述フォーマット図であって、メモリをテストするために
記述される一般的なマイクロプログラム命令を示したも
のである。ステップ番号Ｓ1では、アドレスＡ1にデータ
Ｄ1を書込み命令Ｗによって書き込む命令を、ステップ
番号Ｓ2では、アドレスＡ2のデータを読み出し命令Ｒに
よって読みだし、期待値Ｄ0を比較させる命令を記述し
たものである。なお、いずれの場合でもシーケンス命令
種別（例えばインクリメントＩnc）を含んでいる。もち
ろん、印加データと期待値データとが同一フィールドに
記述され、読出し／書込み命令Ｒ／Ｗに応じて、その内
容が各個に使い分けられるようになっている場合もあ
る。
述フォーマット図であって、メモリをテストするために
記述される一般的なマイクロプログラム命令を示したも
のである。ステップ番号Ｓ1では、アドレスＡ1にデータ
Ｄ1を書込み命令Ｗによって書き込む命令を、ステップ
番号Ｓ2では、アドレスＡ2のデータを読み出し命令Ｒに
よって読みだし、期待値Ｄ0を比較させる命令を記述し
たものである。なお、いずれの場合でもシーケンス命令
種別（例えばインクリメントＩnc）を含んでいる。もち
ろん、印加データと期待値データとが同一フィールドに
記述され、読出し／書込み命令Ｒ／Ｗに応じて、その内
容が各個に使い分けられるようになっている場合もあ
る。
【０００６】図３は、従来のテストパターン発生装置に
よる被検査ＬＳＩの動作タイミング図であって、図２の
ように記述されたテストパターンの発生命令を、従来の
テストパターン発生装置によって図１の被検査ＬＳＩに
入力した場合のデータタイミング関係を示すものであ
る。なお、図中で符号９〜２０で示す各データは、図１
中で同符号を付した箇所におけるものである。
よる被検査ＬＳＩの動作タイミング図であって、図２の
ように記述されたテストパターンの発生命令を、従来の
テストパターン発生装置によって図１の被検査ＬＳＩに
入力した場合のデータタイミング関係を示すものであ
る。なお、図中で符号９〜２０で示す各データは、図１
中で同符号を付した箇所におけるものである。
【０００７】メモリを対象とした従来のパターン発生装
置によれば、図２のステップＳ1に書かれた書各内容
Ａ1，Ｄｉ，Ｗは同時にタイミングＴ1で出力される。い
ま、図１のクロック入力１６がパターン発生装置のステ
ップタイミング（通常、テスタ動作の説明ではこれをテ
ストサイクルと呼ぶが、ここではテストプログラムのス
テップに対応して説明するため、以下、ステップタイミ
ングと称して説明する）Ｔ1，Ｔ2，…と同一とした場
合、これら出力されたＡ1，Ｄｉ，Ｗは、それぞれタイ
ミングＴ3，Ｔ2，Ｔ2（図３中、〇印で示したもの）で
メモリ入力端に到達する。また、図２のステップＳ2で
記述された各内容Ａ2，Ｒは、それぞれタイミングＴ4，
Ｔ3（図３中、◎印で示したもの）でメモリ入力端に到
達し、メモリからの出力データＤ0は、タイミングＴ
7（図３中、◎印で示したもの）でＬＳＩの出力端に到
達する。したがって、図２で記述したパターンデータ
は、メモリの入力端では正しく入力されず、このような
タイミングずれは、メモリ・ロジック両機能内蔵のＬＳ
Ｉの構成によって各個に異なったものとなり、従来のパ
ターン発生装置では対応が不可能となることが明らかで
ある。
置によれば、図２のステップＳ1に書かれた書各内容
Ａ1，Ｄｉ，Ｗは同時にタイミングＴ1で出力される。い
ま、図１のクロック入力１６がパターン発生装置のステ
ップタイミング（通常、テスタ動作の説明ではこれをテ
ストサイクルと呼ぶが、ここではテストプログラムのス
テップに対応して説明するため、以下、ステップタイミ
ングと称して説明する）Ｔ1，Ｔ2，…と同一とした場
合、これら出力されたＡ1，Ｄｉ，Ｗは、それぞれタイ
ミングＴ3，Ｔ2，Ｔ2（図３中、〇印で示したもの）で
メモリ入力端に到達する。また、図２のステップＳ2で
記述された各内容Ａ2，Ｒは、それぞれタイミングＴ4，
Ｔ3（図３中、◎印で示したもの）でメモリ入力端に到
達し、メモリからの出力データＤ0は、タイミングＴ
7（図３中、◎印で示したもの）でＬＳＩの出力端に到
達する。したがって、図２で記述したパターンデータ
は、メモリの入力端では正しく入力されず、このような
タイミングずれは、メモリ・ロジック両機能内蔵のＬＳ
Ｉの構成によって各個に異なったものとなり、従来のパ
ターン発生装置では対応が不可能となることが明らかで
ある。
【０００８】
【発明の目的】本発明の目的は、上記した従来技術の欠
点をなくし、テストパターンの出力タイミングを被検査
ＬＳＩに応じてプログラマブルに変えることができるパ
ターン発生器を提供することにある。
点をなくし、テストパターンの出力タイミングを被検査
ＬＳＩに応じてプログラマブルに変えることができるパ
ターン発生器を提供することにある。
【０００９】
【発明の概要】本発明に係るテストパターン発生装置
は、メモリ部の周辺に少なくとも複数個のレジスタを有
する被検査ＬＳＩに対してテストパターンを発生するテ
ストパターン発生装置において、上記被検査ＬＳＩの機
能に応じて上記メモリをテストするため、上記被検査Ｌ
ＳＩに与えられるアドレス，データおよび制御データの
うちの少くも１つについての印加テストサイクルタイミ
ングから上記被検査ＬＳＩの出力データが出力されるま
での遅延テストサイクル数を、該メモリテストの期待値
データの出力遅延タイミングとして設定し、上記被検査
ＬＳＩの出力データと該メモリテストの期待値データと
が同一テストサイクル内で比較できるように期待値デー
タの出力タイミングを調整する手段を備えたことを特徴
とする。
は、メモリ部の周辺に少なくとも複数個のレジスタを有
する被検査ＬＳＩに対してテストパターンを発生するテ
ストパターン発生装置において、上記被検査ＬＳＩの機
能に応じて上記メモリをテストするため、上記被検査Ｌ
ＳＩに与えられるアドレス，データおよび制御データの
うちの少くも１つについての印加テストサイクルタイミ
ングから上記被検査ＬＳＩの出力データが出力されるま
での遅延テストサイクル数を、該メモリテストの期待値
データの出力遅延タイミングとして設定し、上記被検査
ＬＳＩの出力データと該メモリテストの期待値データと
が同一テストサイクル内で比較できるように期待値デー
タの出力タイミングを調整する手段を備えたことを特徴
とする。
【００１０】なお、これを補足して説明すると、たとえ
ば、テストパターン発生部（従来のテストパターン発生
装置に相当するもの）の出力段に、被検査ＬＳＩ内のパ
イプラインの段数を調整（補償）するものを設け、その
パターンデータ（図２ではマイクロプログラムにより記
述されたもの）が上記ＬＳＩのメモリ入力端で正しく与
えられるようにするものである。
ば、テストパターン発生部（従来のテストパターン発生
装置に相当するもの）の出力段に、被検査ＬＳＩ内のパ
イプラインの段数を調整（補償）するものを設け、その
パターンデータ（図２ではマイクロプログラムにより記
述されたもの）が上記ＬＳＩのメモリ入力端で正しく与
えられるようにするものである。
【００１１】
【発明の実施例】以下、本発明の実施例を図に基づいて
説明する。図４は、本発明に係るテストパターン発生装
置の一実施例の構成概念図である。ここで、パイプライ
ン段数調整器２２は、テストパターンの出力タイミング
調整手段に係り、パターン発生部２１からのパターン出
力データの種類（アドレス，データ等）の数に応じ、各
パターン出力データのビット幅を有するシフトレジスタ
２３〜２６と、その任意段数から上記パターンデータを
入力するためのデータ入力プログラマブルポインタ２７
〜３０とからなっている。
説明する。図４は、本発明に係るテストパターン発生装
置の一実施例の構成概念図である。ここで、パイプライ
ン段数調整器２２は、テストパターンの出力タイミング
調整手段に係り、パターン発生部２１からのパターン出
力データの種類（アドレス，データ等）の数に応じ、各
パターン出力データのビット幅を有するシフトレジスタ
２３〜２６と、その任意段数から上記パターンデータを
入力するためのデータ入力プログラマブルポインタ２７
〜３０とからなっている。
【００１２】各シフトレジスタ２３〜２６のシフト用の
クロックＣＫ１〜ＣＫ４は、被検査ＬＳＩの構成が不明
なため、各独立に与えられるようにしているが、図１の
例を対象にした場合には、すべて共通としてパターン発
生ステップのＳ1，Ｓ2，…と同一タイミングでよいこと
は明らかである。そして、テスト開始までに図１の例に
対して本実施例の上記各ポインタ２７〜３０を、各シフ
トレジスタ２３〜２６の出力側から数えて１段目，２段
目，２段目，７段目（ビット対応各構成レジスタＳＲ
１，ＳＲ２，ＳＲ２，ＳＲ７）にセットし、被検査ＬＳ
Ｉのメモリ周辺のパイプラインレジスタの段数と、シフ
トレジスタからデータが出力されるまでの段数とを加え
合わせた段数が各パターンデータについて等しくなるよ
うにしておく。
クロックＣＫ１〜ＣＫ４は、被検査ＬＳＩの構成が不明
なため、各独立に与えられるようにしているが、図１の
例を対象にした場合には、すべて共通としてパターン発
生ステップのＳ1，Ｓ2，…と同一タイミングでよいこと
は明らかである。そして、テスト開始までに図１の例に
対して本実施例の上記各ポインタ２７〜３０を、各シフ
トレジスタ２３〜２６の出力側から数えて１段目，２段
目，２段目，７段目（ビット対応各構成レジスタＳＲ
１，ＳＲ２，ＳＲ２，ＳＲ７）にセットし、被検査ＬＳ
Ｉのメモリ周辺のパイプラインレジスタの段数と、シフ
トレジスタからデータが出力されるまでの段数とを加え
合わせた段数が各パターンデータについて等しくなるよ
うにしておく。
【００１３】これにより、パターンプログラムを記述す
る際に、図１のようなＬＳＩ内部の構成を意識すること
なく、図２のようなプログラムを従来通りに記述するこ
とが可能となる。もちろん、パイプライン段数調整器２
２内の各シフトレジスタ２３〜２６の段数は、所望の被
検査ＬＳＩに対して充分なものを用意しておくととも
に、前述したように、入力データと期待値データとが同
一フィールドで表わされる場合は、Ｒ／Ｗ出力を用いて
パターン発生部２１からの出力を、各シフトレジスタ２
３〜２６に振り分けることにより、実現することが容易
に可能である。
る際に、図１のようなＬＳＩ内部の構成を意識すること
なく、図２のようなプログラムを従来通りに記述するこ
とが可能となる。もちろん、パイプライン段数調整器２
２内の各シフトレジスタ２３〜２６の段数は、所望の被
検査ＬＳＩに対して充分なものを用意しておくととも
に、前述したように、入力データと期待値データとが同
一フィールドで表わされる場合は、Ｒ／Ｗ出力を用いて
パターン発生部２１からの出力を、各シフトレジスタ２
３〜２６に振り分けることにより、実現することが容易
に可能である。
【００１４】また、各出力パターンデータに対する制御
クロックが異なる場合には、パイプライン段数調整器２
２の入力クロックとして、タイミング発生器から各個に
異なった位相を有する信号をシフトクロック信号として
与えればよい。図４のような概念を具体化することは容
易であり、シフトレジスタを使ってデータの入力位置を
変える本実施例の他にＦＩＦＯ（先入れ先出しレジス
タ）を用いて、ＦＩＦＯへのクロックを制御する方法等
も考えられる。
クロックが異なる場合には、パイプライン段数調整器２
２の入力クロックとして、タイミング発生器から各個に
異なった位相を有する信号をシフトクロック信号として
与えればよい。図４のような概念を具体化することは容
易であり、シフトレジスタを使ってデータの入力位置を
変える本実施例の他にＦＩＦＯ（先入れ先出しレジス
タ）を用いて、ＦＩＦＯへのクロックを制御する方法等
も考えられる。
【００１５】図５は、図４のシフトレジスタの一実施例
のブロック図であって、図４の実施例の印加データ出力
を制御しているシフトレジスタ２４について示した具体
的回路構成例であり、シフトレジスタは７段構成のもの
となっている。ここで、３１〜３７は、シフトレジスタ
を構成するフリップフロップであり、パターン発生部２
１からの出力データは、データマルチプレクサ３８〜４
４とポインタ発生器（例えば、いわゆる３−８デコー
ダ）４５とから構成されるデータ入力プログラマブルポ
インタ２８により、シフトレジスタ２４の任意の段数か
ら入力することができる。
のブロック図であって、図４の実施例の印加データ出力
を制御しているシフトレジスタ２４について示した具体
的回路構成例であり、シフトレジスタは７段構成のもの
となっている。ここで、３１〜３７は、シフトレジスタ
を構成するフリップフロップであり、パターン発生部２
１からの出力データは、データマルチプレクサ３８〜４
４とポインタ発生器（例えば、いわゆる３−８デコー
ダ）４５とから構成されるデータ入力プログラマブルポ
インタ２８により、シフトレジスタ２４の任意の段数か
ら入力することができる。
【００１６】いま、ポインタ制御入力データ（図４の概
念図では図示省略にある。）として、上記ポインタ２８
を図４の位置にセットするため、１０進数値「２」が与
えられたとき、ポインタ発生器４５の出力ＯＵＴ０〜７
は、デコード出力４６だけがＨ（高レベル）となり、残
りがＬ（低レベル）となる。
念図では図示省略にある。）として、上記ポインタ２８
を図４の位置にセットするため、１０進数値「２」が与
えられたとき、ポインタ発生器４５の出力ＯＵＴ０〜７
は、デコード出力４６だけがＨ（高レベル）となり、残
りがＬ（低レベル）となる。
【００１７】これにより、パターン発生部２１からの出
力は、マルチプレクサ３９からフリップフロップ３２
（構成レジスタＳＲ２）に直接入力され、他は各構成レ
ジスタ間のシフト動作に従ってシフトされる。そして、
フリップフロップ３２よりも前段からの出力は、マルチ
プレクサ３９の片側禁止入力ゲート４８により、フリッ
プフロップ３２とは切離される。一方それ以降のデータ
は、シフトクロックＣＫ２により、そのまま構成レジス
タ間を出力端まで伝達される。
力は、マルチプレクサ３９からフリップフロップ３２
（構成レジスタＳＲ２）に直接入力され、他は各構成レ
ジスタ間のシフト動作に従ってシフトされる。そして、
フリップフロップ３２よりも前段からの出力は、マルチ
プレクサ３９の片側禁止入力ゲート４８により、フリッ
プフロップ３２とは切離される。一方それ以降のデータ
は、シフトクロックＣＫ２により、そのまま構成レジス
タ間を出力端まで伝達される。
【００１８】以上のように、本実施例では、あらかじめ
テスト前にポインタ制御入力データを被検査ＬＳＩの構
成に合わせてセットしておくことにより、前述した目的
を実現しうるものである。なお、本実施例では、パター
ンデータの種類（アドレス，データ等）ごとにまとめて
タイミングを制御するような構成としたが、同一データ
内の各ビット間でタイミングを変えなければならない場
合には、シフトクロック入力を各個別に設けることによ
って容易に実現可能なことは明らかである。
テスト前にポインタ制御入力データを被検査ＬＳＩの構
成に合わせてセットしておくことにより、前述した目的
を実現しうるものである。なお、本実施例では、パター
ンデータの種類（アドレス，データ等）ごとにまとめて
タイミングを制御するような構成としたが、同一データ
内の各ビット間でタイミングを変えなければならない場
合には、シフトクロック入力を各個別に設けることによ
って容易に実現可能なことは明らかである。
【００１９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、被検査ＬＳＩのメモリ周辺のロジック構成に応
じて、出力タイミングを任意にずらして所望のテストパ
ターンを出力しうるテストパターン発生装置を実現する
ことができるので、めもり周辺に存在するロジック（主
にクロックを必要とする１段以上のレジスタ）を意識す
ることなく、メモリテストパターンの記述を行うことが
可能となり、ＬＳＩの検査，試験の高度化，高精度化，
信頼性向上，効率向上に顕著な効果が得られる。
よれば、被検査ＬＳＩのメモリ周辺のロジック構成に応
じて、出力タイミングを任意にずらして所望のテストパ
ターンを出力しうるテストパターン発生装置を実現する
ことができるので、めもり周辺に存在するロジック（主
にクロックを必要とする１段以上のレジスタ）を意識す
ることなく、メモリテストパターンの記述を行うことが
可能となり、ＬＳＩの検査，試験の高度化，高精度化，
信頼性向上，効率向上に顕著な効果が得られる。
【００２０】
【図１】メモリ・ロジック両機能内蔵のＬＳＩの一例の
構成図である。
構成図である。
【図２】メモリテストパターンの一例の記述フォーマッ
ト図である。
ト図である。
【図３】従来のテストパターン発生装置による被検査Ｌ
ＳＩの動作タイミング図である。
ＳＩの動作タイミング図である。
【図４】本発明に係るテストパターン発生装置の一実施
例の構成概念図である。
例の構成概念図である。
【図５】図４のシフトレジスタの一実施例のブロック図
である。
である。
２１ パターン発生部 ２２ パイプライン段数調整器 ２３〜２６ シフトレジスタ ２７〜３０ データ入力プログラマブルポインタ ３１〜３７ フリップフロップ ３８〜４４ データマルチプレクサ ４５ ポインタ発生器
Claims (1)
- 【請求項１】メモリ部の周辺に少なくとも複数個のレジ
スタを有する被検査ＬＳＩに対してテストパターンを発
生するテストパターン発生装置において、上記被検査Ｌ
ＳＩの機能に応じて上記メモリをテストするため、上記
被検査ＬＳＩに与えられるアドレス，データおよび制御
データのうちの少くも１つについての印加テストサイク
ルタイミングから上記被検査ＬＳＩの出力データが出力
されるまでの遅延テストサイクル数を、該メモリテスト
の期待値データの出力遅延タイミングとして設定し、上
記被検査ＬＳＩの出力データと該メモリテストの期待値
データとが同一テストサイクル内で比較できるように期
待値データの出力タイミングを調整する手段を備えたこ
とを特徴とするテストパターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101710A JP2696051B2 (ja) | 1993-04-28 | 1993-04-28 | テストパターン発生装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101710A JP2696051B2 (ja) | 1993-04-28 | 1993-04-28 | テストパターン発生装置および方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58207364A Division JPH0711559B2 (ja) | 1983-11-07 | 1983-11-07 | テストパターン発生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8287794A Division JP2696091B2 (ja) | 1996-10-30 | 1996-10-30 | テストパターン発生装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0611544A true JPH0611544A (ja) | 1994-01-21 |
| JP2696051B2 JP2696051B2 (ja) | 1998-01-14 |
Family
ID=14307868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5101710A Expired - Lifetime JP2696051B2 (ja) | 1993-04-28 | 1993-04-28 | テストパターン発生装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696051B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430737A (en) * | 1992-12-25 | 1995-07-04 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for testing function of integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56663A (en) * | 1979-06-15 | 1981-01-07 | Hitachi Ltd | Random logic circuit inspecting unit |
| JPS58207364A (ja) * | 1982-05-25 | 1983-12-02 | Agency Of Ind Science & Technol | 化学めつき液 |
-
1993
- 1993-04-28 JP JP5101710A patent/JP2696051B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56663A (en) * | 1979-06-15 | 1981-01-07 | Hitachi Ltd | Random logic circuit inspecting unit |
| JPS58207364A (ja) * | 1982-05-25 | 1983-12-02 | Agency Of Ind Science & Technol | 化学めつき液 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430737A (en) * | 1992-12-25 | 1995-07-04 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for testing function of integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2696051B2 (ja) | 1998-01-14 |
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