CN101165503A - 半导体集成电路及半导体集成电路的检查方法 - Google Patents

半导体集成电路及半导体集成电路的检查方法 Download PDF

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Abstract

本发明利用输出压缩电路(112)，将各扫描链(111)中包含的最后的带扫描功能的触发器电路(12)的输出汇总并进行压缩，利用期待值判定电路(114)对从输出压缩电路(112)输出的来自各扫描链(111)的输出的汇总值、与从外部写入期待值保持电路(113)的期待值进行比较，将根据该比较得到的是否合格的判定结果从期待值判定电路(114)的一个输出端(116)向外部输出，同时与系统复位无关地保持该判定结果。

Description

半导体集成电路及半导体集成电路的检查方法
技术领域
本发明涉及使用晶片集中探头进行老化及检查的半导体检查工序中的半导体集成电路及半导体集成电路的检查方法。
背景技术
以往，在半导体器件或晶片中，为了对制造初期产生的不合格品进行筛选，通过在高温、高电压条件下使半导体器件或晶片动作，来进行加速试验，并将这称为老化。
近年来，多以晶片级进行集中老化的技术(以下，称为晶片级老化)。在晶片级老化中，对器件的电源电极及多个输入输出电极分别输入高电压及信号，使其动作，从而进行检查。
另外，在半导体集成电路中，由于工艺微细化而导致高集成化，因而检查正越来越复杂化，而且多引脚化，为了便于检查而在电路上想办法，为此DFT(Design for Test：测试用设计)技术不断进步，作为自动式检查电路，还开始安装BIST(Built in self test：内置自测试)。
该检查简化技术是以晶片级进行测试时对于减少引脚数有很大贡献的技术，将本技术与晶片级老化的检测技术组合，近年来尝试想要以晶片级集中进行探头检查及组件状态检查。
这里，用图5说明以往的晶片级老化中的DFT的结构(例如，参照日本国专利公开公报的特开2000-227458号公报)。
图5所示为以往的半导体集成电路中的DFT的结构的电路图。在图5中，501为老化模式选择电路，502为带扫描功能的触发器电路，503为组合电路，504为伪随机数发生电路，505为输出判定电路，507为从外部输入信号RS的复位端，508为扫描移位/收集切换端，509为设定老化模式选择电路501的切换的老化模式设定端，另外虽未图示，假设对各带扫描功能的触发器电路502的时钟输入端输入同一时钟。
图5的半导体集成电路具有第1～第m的m个扫描链保有部，该扫描链保有部具有多个组合电路503及多个带扫描功能的触发器电路502。另外，S1、S2、…、Sm分别是第1、第2、…、第m的扫描链保有部的最末级带扫描功能的触发器电路502的输出。
在本以往例中，对于伪随机数发生电路504，利用第1扫描链保有部进行设计，将用该伪随机数发生电路504生成的输出信号f如图5所示，通过老化模式选择电路501，供给全部扫描链保有部的第一级带扫描功能的触发器电路502的输入。
根据该结构，能够对全部扫描链保有部供给随机数，能够在老化测试时对全部电路适当加载，另外，通过在内部产生伪随机数，由于不需要从外部进行扫描输入，因此能够以少量端子数使半导体集成电路动作。
上述的输出判定电路505，具体来说如图6所示那样构成。它是下述那样的电路，即每隔一定期间，监视各扫描链保有部的最末级带扫描功能的触发器电路502的输出信号S1、S2、…、Sm，在没有正确加载、或电路故障而进行误动作时，将知道该状态那样的判定信号U1、U2、…、Um作为输出信号。
利用异或非电路616、617、618的各电路进行比较的时刻的期待值为M11～M23，预先通过仿真，算出输出信号S1～Sm的期待值，进行设定。
根据以上的以往例，在构成多个扫描链、进行扫描设计时，对一个扫描链保有部设置伪随机数发生电路14，将它的输出信号f供给全部扫描链保有部的第一级带扫描功能的触发器电路502的输入，通过这样能够对全部扫描链保有部供给随机数，能够在进行老化测试时对全部电路适当加载。
再有，通过设置输出判定电路505，在进行老化测试时，能够判定是否正确加载，是否电路无故障而正常动作，能够提高可靠性测试的可靠度，能够防止有问题的芯片照原样带入下道工序。
另外，在上述以往例的输出判定电路505中，如图6所示，是从各自的判定信号输出端620～622输出判定信号U1～Um，但也可以这样构成，即不设置判定信号输出端620～622，如图7所示，将各触发器电路615输出的判定信号U1～Um输入与门电路703，将该与门电路703的输出作为判定信号，从一个判定信号输出端704输出。
这时，当判定信号U为“H”时，能够判断为正确加载，而且构成第1～第m扫描链保有部的电路无故障，正常动作；当判定信号U为“L”时，能够判断为没有正确加载，或者构成第1～第m扫描链保有部的电路有故障。另外，也可以设置与非门电路，以代替与门电路703，这时，判定信号U的“H”和“L”的判定结果相反。
再有，在晶片级老化中具有的特征是，集中一次接触晶片，使其动作，但根据不同的老化装置，有的情况下接收判定信号的比较器的数量少，即使比较器少，但为了检查装置也能够分成多次进行接收，多数情况下作为控制输出的电路，装有当中插入三态缓冲器705的电路，该三态缓冲器的输入端具有来自输出控制端707的输出控制信号800。
接着，用图8说明对设置上述的半导体集成电路的晶片以所谓晶片集中的形式进行老化测试的以往的方法。另外，关于与晶片集中接触的方法，在松下电器产业株式会社中是作为三层结构的集中用探头等来实现的。另外，在图8中，假设在晶片上构成的多个半导体集成电路中，使两个半导体集成电路C1及C2集中动作。
在图8中，507为图5所示的复位端，508为图5所示的扫描移位/收集切换端，509为图5所示的老化模式设定端，707为输入将图7所示的控制三态缓冲器705的输出的输出控制信号800的输出控制端，利用输入至C1侧的输出控制端707的输出控制信号800-1来控制C1的输出，利用输入至C2侧的输出控制端707的输出控制信号800-2来控制C2的输出。
801～804是与两个半导体集成电路公共连接的信号，801为老化模式设定信号，与C1及C2的老化模式设定端509连接，作为设定半导体集成电路的老化模式的信号，从检查装置供给晶片806。802为扫描移位/收集切换信号，与C1及C2的扫描移位/收集切换端508连接，作为设定半导体集成电路的扫描动作的信号，从检查装置供给晶片806。803为复位信号，与C1及C2的复位端507连接，作为进行半导体集成电路的初始化动作的信号，从检查装置供给晶片806。804为基准时钟，从C1及C2的该端子与C1及C2内的各带扫描功能的触发器电路的时钟输入端连接，作为成为半导体集成电路的动作时刻的基准的信号，从检查装置供给晶片806。805为合格·不合格输出信号，与C1及C2的图7所示的输出端706连接，作为表示从C1及C2分别各自输出的判定结果的信号，从晶片806向检查装置传送。
根据该结构，能够利用801～804信号，使晶片上的多个半导体集成电路集中动作。
再进一步，为了确认C1的动作是否正常，首先，控制对输出控制端707的输出控制信号800-1，使得对于C1的输出控制端707的输出控制信号800-1成为使能。这时，控制输出控制信号800-2，使得对于C2的输出控制端707的输出控制信号800-2成为禁止。在对输出控制端707的输出控制信号800-1及800-2的信号状态下，利用对复位端507的复位信号803，进行初始复位以后，供给基准时钟804，进行老化测试。老化测试的结果用输出判定电路505判定后，用图7的与门电路汇总输出。
通过这样，能够确认C1是否正常动作。
接着，为了确认C2是否正常动作，首先，控制对输出控制端707的输出控制信号800-2，使得对于C2的输出控制端707的输出控制信号800-2成为使能。这时，控制输出控制信号800-1，使得对于C1的输出控制端707的输出控制信号800-1成为禁止。在对输出控制端707的输出控制信号800-1及800-2的信号状态下，利用对复位端507的复位信号803，进行初始复位以后，供给基准时钟804，进行老化测试。老化测试的结果用输出判定电路505判定后，用图7的与门电路汇总输出。
另外，在本以往例中，是用由两个半导体集成电路构成的晶片进行说明的，在n个半导体集成电路排列的情况下，重复执行n次上述的内容，实施整个晶片的动作确认。
如上所述，作为确认动作是否正常的流程图如图10所示，对希望要确认的半导体集成电路的输出控制进行使能，进行动作试验，重复n次读出判定的动作，实施整个晶片的动作确认。
在本以往例中，两个半导体集成电路C1及C2从输出端706与输出合格·不合格输出信号805用的一条布线公共连接，而实际上，由于在晶片上构成多行多列的半导体集成电路，因此通常连接图9那样的多行多列(m，M)。
如上所述，根据以往的半导体集成电路的结构，能够以少量端子数使其动作，连动作确认也能够进行，因此容易进行晶片集中老化测试。
上述那样的以往的检查简化技术，是以晶片级进行测试时对于减少引脚数有很大贡献的技术，将本技术与在批量生产中开始采用的晶片级老化的检测技术组合，近年来尝试想要以晶片级集中进行探头检查及组件状态检查。
但是，在上述的半导体集成电路中，由于在内部设定判定半导体集成电路是否合格的输出判定电路的期待值，因此存在的问题是，若在半导体集成电路设计时进行仿真的结果有误，则必须进行再设计。
另外，在进行晶片老化时，由于为了进行动作确认，必须以模块为单位进行动作，而不是集中进行，另外，为了进行判定，必须每次使其动作，因此还存在检查时间长的问题。
发明内容
本发明是为了解决上述的问题，其目的在于提供一种半导体集成电路及半导体集成电路的检查方法，它能够不增加端子，而从外部将输出判定的期待值输入，并能够使设计容易，提高测试模式的扩展性，另外能够缩短检查时间。
为了解决上述问题，本发明的半导体集成电路，具有：组合电路；多个扫描链；将该各个扫描链中包含的带扫描功能的触发器电路的最后的带扫描功能的触发器电路的输出作为输入，并汇总扫描链的输出的输出压缩电路、能够从外部进行期待值写入的期待值保持电路；以及将前述输出压缩电路的压缩了的输出及前述期待值保持电路的期待值作为输入的期待值判定电路，前述期待值判定电路具有：比较前述输出压缩电路的压缩输出与前述期待值保持电路的期待值、并从一个输出端向外部输出判定结果的功能。
另外，本发明的半导体集成电路，具有：组合电路；多个扫描链；将该各个扫描链中包含的带扫描功能的触发器电路的最后的带扫描功能的触发器电路的输出作为输入，并汇总扫描链的输出的输出压缩电路；能够从外部进行期待值写入的期待值保持电路；以及将前述输出压缩电路的压缩了的输出及前述期待值保持电路的期待值作为输入的期待值判定电路，前述期待值保持电路通过前述扫描链的输入端写入来自前述外部的期待值，前述期待值判定电路具有：比较前述输出压缩电路的压缩输出与前述期待值保持电路的期待值、并从一个输出端向外部输出判定结果的功能。
另外，本发明的半导体集成电路，具有：组合电路；多个扫描链；将该各个扫描链中包含的带扫描功能的触发器电路的最后的带扫描功能的触发器电路的输出作为输入，并汇总扫描链的输出的输出压缩电路；能够从外部进行期待值写入的期待值保持电路；以及将前述输出压缩电路的压缩了的输出及前述期待值保持电路的期待值作为输入的期待值判定电路，前述期待值保持电路通过前述期待值判定电路的输出端写入来自前述外部的期待值，前述期待值判定电路具有：比较前述输出压缩电路的压缩输出与前述期待值保持电路的期待值、并从一个输出端向外部输出判定结果的功能。
另外，本发明的半导体集成电路，具有：组合电路；多个扫描链；将该各个扫描链中包含的带扫描功能的触发器电路的最后的带扫描功能的触发器电路的输出作为输入，并汇总扫描链的输出的输出压缩电路、能够从外部进行期待值写入的期待值保持电路；以及将前述输出压缩电路的压缩了的输出及前述期待值保持电路的期待值作为输入的期待值判定电路，前述期待值判定电路具有设置的专用初始化端子，具有在从前述初始化端子接受初始化命令之前继续保持判定结果、同时根据输出命令输出前述判定结果的功能。
另外，本发明的半导体集成电路的检查方法，采用具有检查用探头的半导体检查装置，前述检查用探头能够对形成多个前述半导体集成电路的晶片集中与前述半导体集成电路的检查用端子接触，通过前述检查用探头来检查前述晶片上的多个前述半导体集成电路，前述检查方法具有以下工序：对与前述半导体集成电路的检查用端子接触的前述检查用探头集中供给电压或信号、并集中检查前述晶片上的多个前述半导体集成电路的工序；以及前述检查工序后、同时监视一个以上的前述半导体集成电路的输出的工序，与前述监视的工序的同时，每次对前述检查用探头集中供给电压或信号进行检查时，将对于前述半导体集成电路的前述判定结果向前述半导体检查装置的合格·不合格判定接收部输出。
如上所述，根据本发明，能够用输出压缩电路将各扫描链中包含的最后的带扫描功能的触发器电路的输出汇总并进行压缩，利用期待值判定电路对从输出压缩电路输出的从各扫描链输出的汇总值、与从外部写入期待值保持电路的期待值进行比较，将根据该比较得到的判定结果从期待值判定电路的一个输出端向外部输出，同时与系统复位无关地能够保持该判定结果。
因此，能够不增加端子，而从外部将输出判定的期待值输入，无损晶片集中的接触性，而且能够使设计容易，提高测试模式的扩展性，另外能够缩短确认动作的时间。
附图说明
图1所示为本发明实施形态1、3的半导体集成电路的构成方框图。
图2所示为本发明实施形态2、3的半导体集成电路的构成方框图。
图3为本发明实施形态4的半导体集成电路的检查方法的说明图。
图4所示为该实施形态4的半导体集成电路的检查方法的流程图。
图5所示为以往的半导体集成电路的DFT的方框图。
图6所示为以往的半导体集成电路的DFT的输出判定电路的具体例子的电路图。
图7所示为以往的半导体集成电路的DFT的输出判定电路一部分的电路图。
图8为以往的半导体集成电路的检查方法的说明图。
图9为以往的半导体集成电路的检查方法的其它说明图。
图10所示为以往的半导体集成电路的检查方法的流程图。
具体实施方式
以下，根据附图详细说明表示本发明实施形态的半导体集成电路及半导体集成电路的检查方法。
(实施形态1)
本发明的实施形态1是关于半导体集成电路的实施形态，用图1进行详细说明。
在图1中，101为测试模式设定端，102为扫描移位/收集切换端，103为复位端，104为基准时钟输入端，105～108为期待值输入/扫描输入端，109为输出控制端，110为切换期待值输入与扫描输入的切换电路，111为扫描链，112为输出压缩电路，113为期待值保持电路，114为期待值判定电路，115为输入中具有来自输出控制端109的输出控制信号的三态缓冲器，116为输出端。
另外，在该半导体集成电路中，设置多个扫描链111，每个扫描链111如方框A所示，具有多个组合电路K1、以及将组合电路K1夹在当中设置的多个带扫描功能的触发器电路12。
而且，在每个扫描链111中，在对该半导体集成电路进行扫描测试时，从期待值输入/扫描输入端105～108的各端通过各自的切换电路110，输入期待值输入/扫描输入信号的126～129的各扫描输入信号。
另外，扫描链111内的各带扫描功能的触发器电路12，利用从扫描移位/收集切换端102输入的扫描移位/收集切换信号，设定为移位模式或收集模式。带扫描功能的触发器电路12若设定为移位模式，则输入移位动作时的数据路径T的信号，若设定为收集模式，则输入组合电路K1存在的通常动作时的数据路径N的信号。
另一方面，在期待值保持电路113中，在对该半导体集成电路进行扫描测试时，预先从期待值输入/扫描输入端105～108的各端通过各自的切换电路110，输入期待值输入/扫描输入信号的126～129的各期待值输入信号，在半导体集成电路的合格·不合格判定时进行合格品判定的情况下，通过用输出压缩电路112的汇总压缩而得到的幂逻辑值作为期待值进行保持。
这里，在对上述的半导体集成电路进行扫描测试时，首先，利用切换电路110，将期待值输入/扫描输入端105～108分别与期待值保持电路113一侧连接，事前，将上述期待值作为期待值输入/扫描输入信号126～129的各期待值输入信号，从期待值输入/扫描输入端105～108通过切换电路110，向期待值保持电路113传送。
接着，从外部通过基准时钟输入端104输入基准时钟125，与该基准时钟125同步，对每个扫描链111，从期待值输入/扫描输入端105～108的各端通过各自的切换电路110，输入期待值输入/扫描输入信号126～129的各扫描输入信号，通过这样，激活半导体集成电路的组合电路K1，进行测试。
从扫描链的最末级与基准时钟125同步，依次输出固有的“H”或“L”的值，而该输出利用输出压缩电路112在时间轴进行压缩。作为该输出压缩电路112，例如有签名分析用的空间压缩器/多输入移位寄存器(MISR)等。
接着，从输出压缩电路112将判定时刻的逻辑值向期待值判定电路114传送。期待值判定电路114比较期待值保持电路113中保持的期待值与来自输出压缩电路112的输出，根据这些值的一致程度，判定该半导体集成电路的电气动作的合格·不合格，并将其判定结果通过三态缓冲器115，从输出端116作为合格·不合格输出信号305向外部输出。
如上所述，根据本实施形态，使用期待值输入/扫描输入端105～108，将期待值从外部通过期待值输入/扫描输入端105～108及切换电路110，向期待值保持电路113输入，通过这样，能够对半导体集成电路进行从动作确认到合格·不合格的判定结果的检查。
通过这样，能够不增加半导体集成电路的端子数，而从外部输入期待值，并与半导体集成电路内事前具有的期待值的情况进行比较，能够减少设计错误。
另外，在本实施形态中，对期待值保持电路113将期待值从扫描输入端并行进行输入，从而能够高速动作。
(实施形态2)
本发明的实施形态2是关于半导体集成电路的实施形态，用图2进行详细说明。
在图2中，101为测试模式设定端，102为扫描移位/收集切换端，103为复位端，104为基准时钟输入端，118～121为扫描输入端，109为输出控制端，111为扫描链，112为输出压缩电路，113为期待值保持电路，114为期待值判定电路，115为输入端具有来自输入输出控制端201的输入输出控制信号206的三态缓冲器，207为输入输出端，117为期待值输入缓冲器。
另外，在该半导体集成电路中，设置多个扫描链111，每个扫描链111如方框A所示，具有多个组合电路K1、以及将组合电路K1夹在当中设置的多个带扫描功能的触发器电路12。
而且，在每个扫描链111中，在对该半导体集成电路进行扫描测试时，通过扫描输入端118～121的各端，输入扫描输入信号202～205的各信号。
另外，扫描链111内的各带扫描功能的触发器电路12利用从扫描移位/收集切换端102输入的扫描移位/收集切换信号，设定为移位模式或收集模式。带扫描功能的触发器电路12若设定为移位模式，则输入移位动作时的数据路径T的信号，若设定为收集模式，则输入组合电路K1存在的通常动作时的数据路径N的信号。
另一方面，在期待值保持电路113中，在对该半导体集成电路进行扫描测试时，预先从输入输出端207通过期待值输入缓冲器117，输入期待值输入/合格·不合格输出信号208的期待值输入信号，在半导体集成电路的合格·不合格判定时进行合格品判定的情况下，通过用输出压缩电路112的汇总压缩而得到的幂逻辑值作为期待值进行保持。
这里，在对上述的半导体集成电路进行扫描测试时，首先使来自输入输出控制端201的输入输出控制信号206为禁止状态，停止三态缓冲器115的动作，事前，将在半导体集成电路的合格·不合格判定时进行合格品判定的情况下、通过用输出压缩电路112的汇总压缩而得到的作为幂逻辑值的期待值，从输入输出端207通过期待值输入缓冲器117，向期待值保持电路113传送。
接着，从外部通过基准时钟输入端104输入基准时钟125，与该基准时钟125同步，对每个扫描链111，通过扫描输入端118～121的各端，输入扫描输入信号202～205的各信号，通过这样，激活半导体集成电路的组合电路K1，进行测试。
从扫描链的最末级与基准时钟125同步，依次输出固有的“H”或“L”的值，而该输出利用输出压缩电路112在时间轴进行压缩。作为该输出压缩电路112，例如有签名分析用的空间压缩器/多输入移位寄存器(MISR)等。
接着，从输出压缩电路112将判定时刻的逻辑值向期待值判定电路114传送。期待值判定电路114比较期待值保持电路113中保持的期待值与来自输出压缩电路112的输出，根据这些值的一致程度，判定该半导体集成电路的电气动作的合格·不合格，并将其判定结果通过三态缓冲器115，从输入输出端207作为期待值输入/合格·不合格输出信号208的合格·不合格输出信号向外部输出。
如上所述，根据本实施形态，使用输入输出端207，将期待值从外部通过输入输出端207及期待值输入缓冲器117，向期待值保持电路113输入，通过这样，能够对半导体集成电路进行从动作确认到合格·不合格的判定结果的检查。
通过这样，能够不增加半导体集成电路的端子数，而从外部输入期待值，并与半导体集成电路内事前具有的期待值的情况进行比较，能够减少设计错误。
(实施形态3)
本发明的实施形态3是关于半导体集成电路的实施形态，虽在实施形态1及2中没有叙述，但在图1及2中，期待值判定电路114即使在利用扫描复位信号等该系统被复位的状态下，也具有继续保持实施形态1及2中说明的判定结果的功能。
这里，作为实现上述那样继续保持实施形态1及2中说明的判定结果的功能的方法，例如可以有一种方法是，将对于期待值判定电路114的复位信号与整个系统的复位信号分开，能够将期待值判定电路114相对于系统分别进行复位，仅在不需要保持的判定结果时，或者仅在强制删除保持的判定结果等产生需要删除判定结果时，对期待值判定电路114输入复位信号，进行复位，也可以具有这样的功能，即与整个系统输入复位信号无关，在期待值判定电路114中保持，直到重新改写判定结果为止。
另外，在本实施形态的半导体集成电路中，期待值判定电路114具有能够利用来自外部的输出命令任意输出前述那样保持的判定结果的功能。
为了实现该功能，例如也可以具有这样的功能，即对于半导体集成电路，使用实施形态1中的输出控制信号130、或实施形态2中的输入输出控制信号206，通过输入这些控制信号，根据该控制信号的信号状态，任意向外部输出保持的判定结果。
如上所述，对于期待值判定电路，能够与系统复位无关地保持该判定结果，同时能够进行该判定结果的输出控制，通过这样能够大幅度减少在晶片级老化及测试时确认是否能够动作的时间。另外，关于该期待值判定电路的判定结果在动作中保持的情况下的晶片级老化及测试时的检查方法，在以下的实施形态4中进行详细说明。
(实施形态4)
本发明的实施形态4是关于半导体集成电路的实施形态，用图3进行详细说明。另外，关于与晶片集中接触的方法，在松下电器产业株式会社中是作为三层结构的集中用探头等来实现的。另外，在图3中，假设在晶片上构成的多个半导体集成电路中，使两个半导体集成电路C1及C2集中动作。
在图3中，101为图1及2中所示的测试模式设定端，102为图1及2中所示的扫描移位/收集切换端，103为图1及2中所示的复位端，104为图1及2中所示的基准时钟输入端，109为图1中所示的控制输出控制用三态缓冲器115的输出控制端，利用输入至C1侧的输出控制端109的输出控制信号130-1来控制C1的输出，利用输入至C2侧的输出控制端109的输出控制信号130-2来控制C2的输出。
另外，122～125、126～129的各信号是从外部的检查装置对包含C1及C2的多个半导体集成电路公共连接并输入的信号。122为测试模式设定信号，与C1及C2的测试模式设定端101连接，作为设定半导体集成电路的老化或测试模式的信号，从外部的检查装置供给晶片306。123为扫描移位/收集切换信号，与C1及C2的扫描移位/收集切换端102连接，作为进行半导体集成电路的扫描动作的信号，从外部的检查装置供给晶片306。124为复位信号，与C1及C2的复位端103连接，作为进行半导体集成电路的初始化动作的信号，从外部的检查装置供给晶片306。125为基准时钟，从C1及C2的基准时钟输入端104与C1及C2内的各带扫描功能的触发器电路的时钟输入端连接，作为成为半导体集成电路的动作时刻的基准的信号，从外部的检查装置供给晶片306。
305为合格·不合格输出信号，与C1及C2的输出端116连接，作为从C1及C2各自分别输出的表示判定结果的信号，从晶片306向外部的检查装置传送。
根据该结构，能够利用122～125、126～129的各信号，使晶片上的多个半导体集成电路集中动作。
这里，为了确认C1是否正常动作，对输出控制信号130-1进行输入控制，使得C1侧的输出控制端109的输出的信号状态成为使能。这时，对输出控制信号130-2进行输入控制，使得C2侧的输出控制端109的输出的信号状态成为禁止。
在前述的输出控制信号130-1及130-2的状态下，不进行测试动作，仅进行读出动作。老化测试的结果用期待值判定电路114进行判定后输出。通过这样，能够以短时间确认C1是否正常动作。
接着，为了确认C2是否正常动作，对输出控制信号130-2进行输入控制，使得C2侧的输出控制端109的输出的信号状态成为使能。这时，对输出控制信号130-1进行输入控制，使得C1侧的输出控制端109的输出的信号状态成为禁止。
在前述的输出控制信号130-1及130-2的状态下，不进行测试动作，仅进行读出动作。老化测试的结果用期待值判定电路114进行判定后输出。通过这样，能够以短时间确认C2是否正常动作。
在本实施形态中，是对于晶片上构成的多个半导体集成电路中仅使两个半导体集成电路C1及C2集中动作的情况进行说明的，在作为多个半导体集成电路有n个半导体集成电路排列的情况下，重复执行n次上述的内容，实施整个晶片的动作确认。
如上所述，作为确认晶片上构成的多个半导体集成电路的各动作是否正常的流程，如图4所示，对晶片集中进行处理时间长、需要时间多的必需的电气动作试验(步骤S401)，之后，选择想要确认的半导体集成电路(芯片)(步骤S402)，使得对该半导体集成电路的输出控制信号为使能，读出判定结果(步骤S403)，通过将这样的处理重复n次，来实施整个晶片的动作确认。
这样，使用期待值保持电路的期待值在动作中保持的半导体集成电路，通过本实施形态中进行检查，能够大幅度减少在晶片级老化及测试时是否能够动作的确认时间。
例如，若设内部的扫描测试所需要的时间为1s，判定期待值的时间为100μs，n为2，则在图8及10的以往例中，为
(1s+100μs)×2次＝2.0002s
而在本发明中，为
1s+100μs×2次＝1.0002s
由该结果可知，判定次数n越多，本发明的效果越大。

Claims (5)

1.一种半导体集成电路，其特征在于，具有：
组合电路；
多个扫描链；
将该各个扫描链中包含的、带扫描功能的触发器电路的最后的带扫描功能的触发器电路的输出作为输入，并汇总扫描链的输出的输出压缩电路；
能够从外部进行期待值写入的期待值保持电路；以及
将所述输出压缩电路的压缩了的输出及所述期待值保持电路的期待值作为输入的期待值判定电路，
所述期待值判定电路具有：
比较所述输出压缩电路的压缩输出与所述期待值保持电路的期待值、
并从一个输出端向外部输出判定结果的功能。
2.一种半导体集成电路，其特征在于，具有：
组合电路；
多个扫描链；
将该各个扫描链中包含的带扫描功能的触发器电路的最后的带扫描功能的触发器电路的输出作为输入，并汇总扫描链的输出的输出压缩电路；
能够从外部进行期待值写入的期待值保持电路；以及
将所述输出压缩电路的压缩了的输出及所述期待值保持电路的期待值作为输入的期待值判定电路，
所述期待值保持电路
通过所述扫描链的输入端写入来自所述外部的期待值，
所述期待值判定电路具有：
比较所述输出压缩电路的压缩输出与所述期待值保持电路的期待值、
并从一个输出端向外部输出判定结果的功能。
3.一种半导体集成电路，其特征在于，具有：
组合电路；
多个扫描链；
将该各个扫描链中包含的带扫描功能的触发器电路的最后的带扫描功能的触发器电路的输出作为输入，并汇总扫描链的输出的输出压缩电路；
能够从外部进行期待值写入的期待值保持电路；以及
将所述输出压缩电路的压缩了的输出及所述期待值保持电路的期待值作为输入的期待值判定电路，
所述期待值保持电路
通过所述期待值判定电路的输出端写入来自所述外部的期待值，
所述期待值判定电路具有：
比较所述输出压缩电路的压缩输出与所述期待值保持电路的期待值、
并从一个输出端向外部输出判定结果的功能。
4.一种半导体集成电路，其特征在于，具有：
组合电路；
多个扫描链；
将该各个扫描链中包含的带扫描功能的触发器电路的最后的带扫描功能的触发器电路的输出作为输入，并汇总扫描链的输出的输出压缩电路、
能够从外部进行期待值写入的期待值保持电路；以及
将所述输出压缩电路的压缩了的输出及所述期待值保持电路的期待值作为输入的期待值判定电路，
所述期待值判定电路
具有设置为专用的初始化端子，
具有在从所述初始化端子接受初始化命令之前继续保持判定结果、同时根据输出命令输出所述判定结果的功能。
5.一种半导体集成电路的检查方法，其特征在于，
采用具有检查用探头的半导体检查装置，该检查用探头对形成多个权利要求4所述的半导体集成电路的晶片、能够与所述半导体集成电路的检查用端子集中接触，通过所述检查用探头来检查所述晶片上的多个所述半导体集成电路，所述检查方法具有以下工序：
对与所述半导体集成电路的检查用端子接触的所述检查用探头集中供给电压或信号、并集中检查所述晶片上的多个所述半导体集成电路的工序；以及
所述检查工序后、同时监视一个以上的所述半导体集成电路的输出的工序，
与所述监视的工序的同时，
每次对所述检查用探头集中供给电压或信号进行检查时，将对于所述半导体集成电路的所述判定结果向所述半导体检查装置的合格·不合格判定接收部输出。
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