CN105988076A - 半导体装置和设计装置 - Google Patents

Abstract

本发明的各个实施例涉及半导体装置和设计装置。在压缩扫描中，在不降低检测效率的情况下，减少了测试步骤的数量。半导体装置包括：一个或者多个扫描链，其中每个扫描链包括串联连接的一个或者多个MMSFF；以及组合电路；并且半导体装置可以在扫描移位操作与捕获操作之间切换。MMSFF包括：MUX，该MUX选择外部输入的外部输入测试信号和经由在相同扫描链中的前面级中的MMSFF输入的移位测试信号中的一个；以及FF，该FF输出外部输入测试信号和移位测试信号中的已经被MUX选择了的一个信号。

Description

半导体装置和设计装置

相关申请的交叉引用

本申请基于并且要求于2015年3月18日提交的日本专利申请2015-054607号的优先权的权益，该专利申请的公开通过引用的方式全部并入本文。

技术领域

本发明涉及一种半导体装置和设计装置，并且涉及，例如，一种能够执行可变压缩扫描测试的半导体装置和一种用于该半导体装置的设计装置。

背景技术

测试LSI(大规模集成)的常见方法是扫描测试。在扫描测试中，由具有多路复用器(MUX)的、称为扫描触发器(FF)的FF，来替代在电路中的FF。MUX通过扫描使能信号，在测试输入与正常操作输入之间切换。

在扫描测试时，将扫描FF彼此串联连接，从而使得扫描FF作为可以由LSI的外部输入/输出端子控制的移位寄存器(这称为“扫描链”)而操作。通过响应于扫描使能信号来对扫描链进行移位(该操作应该称为“扫描移位操作”)，而在每个扫描FF中设置任意的测试图案。

然后，当切换扫描使能信号时，将来自正常操作输入的值捕获在扫描FF中(该操作应该称为“捕获操作”)。通过扫描FF再次移位在捕获操作中捕获的值，并且观测到响应(卸载)。在该卸载的同时，应用下一个测试图案(加载)。按照该方式来执行扫描测试。

在扫描测试中，由于必要的移位周期的数量与连接至扫描链的扫描FF的数量相对应，所以要求极大数量的测试步骤。具有许多级的扫描链的电路需要长的时间来进行扫描测试，由此极大地影响了测试的成本。

日本特开2004-77356(Sannomiya)号公报公开了一种建立如下这样的扫描链的方法，该扫描链减少了用于使扫描链执行移位操作的测试图案的数量。在Sannomiya所公开的扫描链中，将用于旁通的选择器插入在多个扫描FF之间。在这种建立扫描链的方法中，计算了对于测试分别连接至多个扫描FF的组合电路所需的测试图案的数量，并且将多个扫描FF分组以便与测试图案的数量相对应。当连接至在其中测试已经结束的组合电路的扫描FF以组为单元地被旁通时，跳过移位操作并且减少测试图案的数量。

发明内容

另一种减少用于进行扫描测试的时间的方法是压缩扫描。在压缩扫描中，在内部建立比外部端子的数量更多的扫描链，以便减少在一个扫描链中的扫描FF的级的数量。然后，将由外部端子提供的值经由扩展器部署至每个内部扫描链，并且将测试图案加载至每个扫描FF。进一步地，来自扫描链的输出通过压缩电路被压缩，并且通过外部输出通道被观测。

与未使用扩展器和压缩电路的情况相比，在压缩扫描中，用于对检测故障所需的扫描FF的设置值(关注位)进行设置的移位周期的数量可以更小。而且，可以通过小数量的移位周期来观测所有的扫描FF，并且由此可以增加在外部输入/输出端子的1位(1个周期)中的故障检测的次数，并且可以减少测试步骤的数量。在压缩扫描中，外部输入/输出端子的数量与扫描链的数量之比应该称为压缩比。

由于在常规的压缩扫描中压缩比不能改变，所以用户有必要考虑合适的压缩比，通过该合适的压缩比，测试图案的数量将变小。当使压缩比过高时，不能设置检测故障所需的关注位，从而降低在每个测试图案下的故障检测率和检测效率。

在特定扫描FF中检测故障所需的关注位，通过该特定扫描FF的值和另一扫描FF的值的组合来确定。在Sannomiya所公开的技术中，扫描链的配置根据测试多个组合电路所需的测试图案的数量而改变。为了有效地减少扫描链的级的数量，扫描链的配置需要根据关注位针对每个图案来改变。其结果是，由于实际面积开销的问题，将存在太多不能实现的配置。

另外，在压缩扫描中可以设置的关注位，根据扫描链的配置而改变。本发明人已经发现了如下问题：Sannomiya所公开的技术未考虑到压缩扫描，并且在压缩扫描的情况下不能减少扫描链的级的数量。

相关领域的其它问题和本发明的新特征将通过下面对说明书和所附附图的说明变得显而易见。

本发明的一个方面是扫描触发器，该扫描触发器包括：逻辑结构，该逻辑结构能够选择并且输出从外部输入的外部输入测试信号和在扫描移位操作中经由在相同扫描链中的前面级中的扫描触发器输入的移位测试信号中的一个。

应注意，作为本发明的各个方面，用于根据上述方面的半导体装置的设计装置和设计方法、和用于使计算机执行该设计方法的处理中的一些处理的程序也是有效的。

根据上述方面，通过改变每个测试图案的压缩比，可以减少测试步骤的数量而不降低检测效率。

附图说明

上述和其它方面、优点以及特征将通过下面结合对应附图对特定实施例的说明而变得更加显而易见，其中：

图1是示出了根据第一实施例的半导体装置的配置的示意图；

图2是示出了根据第一实施例的半导体装置的控制的示例的示意图；

图3是示出了根据第一实施例的半导体装置的控制的另一示例的示意图；

图4是用于说明根据第一实施例的半导体装置的操作的示意图；

图5是示出了根据第二实施例的半导体装置的配置的示意图；

图6是示出了根据第三实施例的半导体装置的配置的示意图；

图7是用于说明根据第三实施例的半导体装置的操作的示意图；

图8是示出了根据第四实施例的半导体装置的配置的示意图；

图9是示出了根据第五实施例的半导体装置的配置的示意图；

图10是示出了根据第六实施例的半导体装置的配置的示意图；

图11是示出了在根据第六实施例的半导体装置中在不同压缩比下在测试步骤的数量与故障检测率之间的关系的图表；

图12是示出了用于根据第七实施例的半导体装置的设计装置的示意图；

图13是示出了根据第七实施例的半导体装置的设计流程的示例的示意图；

图14是示出了根据第七实施例的半导体装置的设计流程的另一示例的示意图；

图15是示出了根据对比示例的半导体装置的配置的示意图；

图16是示出了在根据对比示例的半导体装置中在不同压缩比下在测试步骤的数量与故障检测率之间的关系的图表；以及

图17是示出了根据对比示例的半导体装置的设计流程的示意图。

具体实施方式

在下文中，将参照附图对实施例进行说明。为了使说明变得清楚，已经适当地省略或者简化了实施例的一些部分或者附图中的一些附图。进一步地，在附图中被图示为用于执行各个处理的功能块的元件，可以通过CPU、存储器、和其它电路以硬件方式实施，以及可以通过加载到存储器等的程序以软件方式实施。因此，本领域中的技术人员要理解，这些功能块可以按照各种形式实施，包括，但不限于，通过单独的硬件、单独的软件或者硬件和软件的组合来实施。在以下实施例中示出的特定值等仅仅是图示性的，以方便更简单地理解本发明，并且不限于特定值等，除非另有明确指出。应注意，在图中，相同的元件用相同的附图标记表示，并且若需要，省略重复说明。

各个实施例涉及一种能够执行压缩扫描测试的半导体装置和一种用于该半导体装置的设计装置。根据各个实施例的半导体装置具有如下这样的逻辑结构，该逻辑结构能够在针对每个测试图案切换作为在外部输入/输出端子的数量与扫描链的数量之比的压缩比的同时、执行扫描测试。能够切换扫描链的数量的逻辑电路，包括构成每个扫描链的扫描触发器(SFF)。SFF具有如下这样的配置，该配置能够选择从外部输入的外部输入测试信号和在扫描链中被移位的移位测试信号中的一个，并且输出所选信号。通过根据控制信号来改变扫描链的路径，可以切换扫描链的数量。

在下文中，能够改变压缩比的扫描测试，应该称为可变压缩扫描测试。各个实施例可以应用于半导体装置，诸如MCU(微控制器单元)、SoC(片上系统)等的减少扫描测试时间所需的装置。进一步地，将根据各个实施例的设计装置用作EDA(电子设计自动化)工具，用于设计使得能够进行可变压缩扫描测试的半导体装置。

第一实施例

下面应该参照图1说明根据第一实施例的半导体装置。图1是示出了根据第一实施例的半导体装置1的配置的示意图。如图1所示，半导体装置1包括多个MMSFF(多模支持扫描触发器)10、多模控制电路20、和压缩器30。在本示例中，具有不同数量的扫描链的扫描链配置，应该各自地称为模式，并且多个模式应该称为多模。多模支持扫描触发器，是可以具有多个扫描链配置的触发器，该多个扫描链配置通过选择并且输出外部输入测试信号或者移位测试信号、而具有不同的压缩比。

在半导体装置1中，一个或者多个MMSFF 10串联连接，以由此建立一个或者多个扫描链。扩展器连接至多个扫描链的输入侧。扩展器根据扫描链的数量，扩展和转换外部输入测试信号。应注意，图1示出了使用了具有扇出配置的扩展器的示例，扩展器自身未示出。可以使用利用了线性反馈移位寄存器(LFSR)或者移相器的扩展器。

在图1中示出的示例中，8个MMSFF 10串联连接。MMSFF 10的输出连接至压缩器30。压缩器30压缩并且转换来自多个扫描链的输出。压缩器30由XOR(异或)树组成。压缩器30将来自MMSFF10的输出压缩到一个输出中。扫描链的最小数量与外部输入/输出端子对的数量相对应。在图1的示例中，扫描链的最小数量是1，而扫描链的最大数量是8。

MMSFF 10可以在用于使在扫描链内的MMSFF 10作为移位寄存器而操作的扫描移位操作与用于捕获来自组合电路的输出的捕获操作之间切换。在扫描移位操作中，在每个MMSFF 10中都设置了值。在捕获操作中，将在每个MMSFF 10中设置的值提供至组合电路，并且捕获在组合电路中的逻辑计算的结果。在扫描移位操作和捕获操作中传输的值，应该称为测试图案。

MMSFF 10包括MUX(多路复用器)11、FF(触发器)12、数据端子DATA、第一扫描输入端子SIN1、第二扫描输入端子SIN2、第一控制输入端子SMC1、第二控制输入端子SMC2、和时钟端子CLK。MUX 11根据从第一控制输入端子SMC1输入的扫描使能信号(scan-en)，来在扫描移位操作与捕获操作之间切换。即，扫描使能信号(scan-en)是用于在扫描移位操作与捕获操作之间切换的切换信号。

进一步地，在扫描移位操作中，MUX 11选择从扩展器输入的外部输入测试信号、或者在相同扫描链中的前面级中从扫描触发器输入的移位测试信号。外部输入测试信号是供MMSFF 10执行压缩扫描测试的外部输入设置值。移位测试信号是在MMSFF 10之间移位的外部输入测试信号。MMSFF 10包括两个系统的扫描输入端子，该扫描输入端子是第一扫描输入端子SIN1和第二扫描输入端子SIN2。外部输入测试信号从第一扫描输入端子SIN1输入至MUX 11，并且移位测试信号从第二扫描输入端子SIN2输入至MUX 11。

MMSFF 10包括两个系统的控制输入端子，该控制输入端子是第一控制输入端子SMC1、以及用于控制对外部输入测试信号或者移位测试信号的选择第二控制输入端子SMC2。用于切换来自MMSFF 10的输出的压缩比控制信号，从第二控制输入端子SMC2输入。MUX 11根据压缩比控制信号，来选择外部输入测试信号或者移位测试信号。即，压缩比控制信号是用于选择外部输入测试信号和移位测试信号中的一个的选择信号。FF 12保存已经被MUX 11选择了的外部输入测试信号或者移位测试信号，并且根据从时钟端子CLK输入的测试时钟信号、来输出保存信号。

换言之，MMSFF 10可以选择性地连接至扩展器或者在扫描链中的前面级中的MMSFF 10。更加具体地，MMSFF 10可以在其中MMSFF 10连接至扩展器的第一状态与其中MMSFF 10连接至在相同扫描链中的前面级中的MMSFF 10的第二状态之间切换。针对每个测试图案，将压缩比控制信号从多模控制电路20提供至MMSFF 10。MMSFF 10根据测试图案，在扩展器与在前面级中的MMSFF 10之间切换连接目的地。

例如，当从第一控制输入端子SMC1输入的扫描使能信号为低(0)时，使能数据端子DATA，而当扫描使能信号为高(1)时，使能第一扫描输入端子SIN1/第二扫描输入端子SIN2。进一步地，当从第二控制输入端子SMC2输入的压缩比控制信号为低(0)时，使能第一扫描输入端子SIN1的路径，而当压缩比控制信号为高(1)时，使能第二扫描输入端子SIN2的路径。每个MMSFF 10的第一扫描输入端子SIN1连接至扩展器，并且在相同扫描链中的前面级中的MMSFF 10的输出连接至第二扫描输入端子SIN2。

多模控制电路20控制MUX 11，以根据设置在MMSFF 10中的测试图案、来选择外部输入测试信号或者移位测试信号。多模控制电路20包括移位寄存器21、保存寄存器22、和解码器23。包括外部输入测试信号和压缩比控制信号的扫描输入信号(scan_in)，从外部输入至移位寄存器21。

在图1中示出的示例中，移位寄存器21串联连接至多个MMSFF10。在扫描测试操作时段中，外部输入测试信号在移位寄存器21内部传输并且经由未示出的扩展器输入至MMSFF 10。应注意，多模控制电路20不必串联连接至每个MMSFF 10，并且可以为多模控制电路20提供专用的输入端子以便独立地控制每个扫描链。

压缩比控制信号在扫描移位操作中设置在移位寄存器21中，并且通过更新信号在保存寄存器22中捕获。保存寄存器22在扫描移位操作时段期间保持不改变。响应于更新信号，捕获在保存寄存器22中的压缩比控制信号通过解码器23解码、并且提供至每个MMSFF 10的第二控制输入端子SMC2。

下面应该参照图2和图3说明根据第一实施例的半导体装置的控制的示例。图2示出了存在两个扫描链的模式，并且图3示出了存在四个扫描链的模式。在图2中示出的示例中，七位值“1110111”从第二MMSFF 10按顺序设置，作为压缩比控制信号。在这种情况下，建立两个扫描链，其中一个从第一MMSFF 10开始并且另一个从第五MMSFF 10开始。每个扫描链由MMSFF 10的四个级组成。外部输入测试信号，被输入至第一MMSFF 10和第五IMMSFF 10，并且，来自前面级中的MMSFF 10的移位测试信号，被输入至其它MMSFF 10。

在如图3中示出的示例中，七位值“1010101”从第二MMSFF 10按顺序设置，作为压缩比控制信号。在这种情况下，建立四个扫描链，其中一个从第一MMSFF 10开始，另一个从第三MMSFF 10开始，又一个从第五MMSFF 10开始，并且再一个从第七MMSFF 10开始。每个扫描链由MMSFF 10的两个级组成。外部输入测试信号被输入至第一、第三、第五、和第七MMSFF 10，并且，来自前面级中的MMSFF10的移位测试信号，被输入至其它MMSFF 10。按照与上述情况相似的方法，为了设置其中存在由八个级组成的一个扫描链的模式，输入具有“111111”的值的压缩比控制信号，并且为了设置其中八个扫描链中的每一个由一个级组成模式，输入具有“0000000”的值的压缩比控制信号。

可以配置的多模的数量，取决于可以从多模控制电路20输出的控制信号的组合的数量。当保存寄存器22是例如两位时，存在可以供选择的多模的四种方式。

下面应该参照图4说明半导体装置1的操作。图4是用于说明根据第一实施例的半导体装置的操作的示意图。在图4中，“test_clock”指示测试时钟信号，“scan_en”指示扫描使能信号，“update”指示更新信号，并且“scan_in”指示扫描输入信号。如上面所描述的，扫描输入信号包括外部输入测试信号和压缩比控制信号。来自保存寄存器22的输出信号称为“多模控制保存寄存器”，并且来自移位寄存器21的输出信号称为“多模控制移位寄存器”。进一步地，移位1至移位4指示用于执行扫描移位操作的扫描移位时段，捕获1至捕获3指示用于执行捕获操作的捕获时段。而且，设置指示用于最初建立扫描链的设置时段。

在图1中示出的电路配置中，由于多模控制电路20的移位寄存器21与扫描链串联连接，所以，在输入作为扫描输入信号的外部输入测试信号之后，输入用于下一个测试图案的压缩比控制信号。在扫描移位操作中，将外部输入测试信号加载至每个MMSFF 10。

首先，在设置时段中，输入将在设置时段之后的扫描移位时段移位1中输入的用于测试图案的压缩比控制信号。该压缩比控制信号设置在移位寄存器21中，并且响应于更新信号而捕获在保存寄存器22中。将已经捕获在保存寄存器22中的压缩比控制信号，输出至第二控制输入端子SMC2。MMSFF 10根据已经从第二控制输入端子SMC2输入的压缩比控制信号，来改变扫描链的路径。

如上面已经说明的，当压缩比控制信号的值是1时，选择来自在相同扫描链中的前面级中的MMSFF 10的输出，而当压缩比控制信号的值是0时，选择来自扩展器的输出。即，输入有具有0值的压缩比控制信号的MMSFF 10，是扫描链的起点。在图4中示出的示例中，用于在扫描移位时段移位1中的测试图案的多模设置是两倍设置。在设置时段中，将用于建立两个扫描链的压缩比控制信号设置在移位寄存器21中。

然后，响应于更新信号，将已经设置在移位寄存器21中的压缩比控制信号捕获在保存寄存器22中。在扫描移位时段移位1期间，保存该压缩比控制信号。在扫描移位时段移位1中，如图2所示，设置其中建立了两个扫描链并且其中每个扫描链具有四个级的模式。

在这之后，在扫描使能信号的上升沿处，在其中建立了两个扫描链的模式下执行扫描移位操作。在扫描移位时段移位1中输入的扫描输入信号包括：外部输入测试信号，该外部输入测试信号与在扫描移位时段移位1中设置在每个MMSFF 10中的测试图案相对应；以及，压缩比控制信号，该压缩比控制信号用于将在下一个扫描移位时段移位2中设置在MMSFF 10中的测试图案。在扫描移位时段移位1中，首先输入外部输入测试信号，并且然后输入用于下一个测试图案的压缩比控制信号。

外部输入测试信号通过扩展器扩展，并且部署至每个扫描链。然后，对于与扫描链的数量相对应的数量，执行扫描移位操作，并且将测试图案设置在每个MMSFF 10中。在输入外部输入测试信号之后，输入用于下一个测试图案的压缩比控制信号。在图4中示出的示例中，用于在下一个扫描移位时段移位2中的测试图案的多模设置是四倍设置。在扫描移位时段移位1中，在移位寄存器21中设置其中建立四个扫描链的压缩比控制信号。

然后，在扫描使能信号的下降沿处，执行捕获操作。在捕获时段中，从数据端子DATA输入正常操作信号，并且将已经设置在MMSFF10中的测试图案提供至未示出的组合电路。将通过组合电路进行的逻辑计算的结果捕获在MMSFF 10中。通过扫描FF再次移位在捕获操作中捕获的值，并且观测到响应。

在这之后，响应于更新信号，将已经设置在移位寄存器21中的压缩比控制信号捕获在保存寄存器22中。在扫描移位时段移位2期间，保存该压缩比控制信号。在扫描移位时段移位2中，如图3所示，设置其中建立四个扫描链并且其中每个扫描链具有两个级的模式。按照这种方式，在前面扫描移位时段移位1中，将设置在下一个扫描移位时段移位2中的测试图案的压缩比控制信号输入至移位寄存器21。然后，在扫描移位时段移位2中，在扫描使能信号的上升沿处，在其中建立四个扫描链的模式下执行扫描移位操作。

相似地，在扫描移位时段移位2中，输入将在下一个扫描移位时段移位3中设置的用于测试图案的压缩比控制信号。在图4中示出的示例中，用于在下一个扫描移位时段移位3中的测试图案的多模设置是一倍设置。在扫描移位时段移位2中，输入用于建立一个扫描链的压缩比控制信号。由此，在扫描移位时段移位3中，设置其中建立一个扫描链的模式。

如上面所描述的，在第一实施例的半导体装置1中，可以通过在扫描测试时从多模控制电路20提供的压缩比控制信号，来任意地改变在压缩扫描测试中的扫描链的数量和级。即，多模控制电路20为每个测试图案更新扫描链的路径，并且执行扫描测试。如此，可以改变扫描移位的数量。

下面应该说明根据对比示例的半导体装置。图15是示出了根据对比示例的半导体装置的配置的示意图。如图15所示，根据对比示例的半导体装置包括扫描FF 101，该扫描FF 101仅仅能够在扫描移位操作与捕获操作之间切换。在使用这种扫描FF 101的压缩扫描设计中，建立了比外部端子的数量更多的扫描链，从而减少了在一个扫描链中的扫描FF 101的级的数量。扩展器102连接至扫描链的输入侧，并且压缩器103连接至扫描链的输出侧。

在对比示例的压缩扫描测试中，由于压缩比不能改变，所以用户需要考虑最佳压缩比，该最佳压缩比将使得测试步骤的数量成为小的。当使压缩比过高时，不能设置检测到故障所需的关注位，从而降低了在每个测试图案下的故障检测率和检测效率。认为可以通过增加针对每个周期的每个输入/输出端子的每位(每周期)的可以同时被检测的故障的数量，来实现具有高故障检测率并且具有小数量的测试步骤的测试图案的集合。

在对比示例的常规压缩扫描中，压缩比总是固定的，由此移位周期的数量是恒定的。在扫描移位周期中，可能会存在不利于检测故障的周期。图16示出了在根据对比示例的半导体装置中的、根据不同压缩比的、测试步骤的数量与故障检测率之间的关系。图16示出了关于特定测试电路的、在高压缩扫描设计(压缩率是309倍)和低压缩扫描设计(压缩率是32倍)中的结果。应注意，测试时间与测试步骤的数量成比例。

如图16所示，高压缩扫描设计的故障检测率的斜率大于低压缩扫描设计的斜率，直到故障检测率变为大约94％为止。当故障检测率变为大约94％并且继续变大时，低压缩扫描设计的故障检测率的斜率大于高压缩扫描设计的斜率。通过该图表，可以看出，当按照这样的方式根据测试图案来切换高压缩扫描设计与低压缩扫描设计、从而使得故障检测率的增加率将变大时，可以减少测试步骤的数量。在图16的示例中，当将高压缩扫描设计简单地切换至低压缩扫描设计时，例如，当故障检测率变为接近94％时，可以期望测试步骤的数量减少大约10％。

如上面所描述的，根据第一实施例的半导体装置针对每个测试图案可以按照任意压缩率来执行压缩扫描测试。这使得能够在高压缩扫描设计与低压缩扫描设计之间灵活地切换配置，并且可以设置用于检测故障的最佳压缩比。因此，可以进一步减少测试步骤的数量，并且可以比在相关领域中更加有效地执行压缩扫描测试。例如，当采用高压缩扫描设计来检测可以容易地检测到的故障时，可以极大地减少测试步骤的数量。

应注意，MMSFF 10的面积比扫描FF 101的面积大了大约10％。当在扫描FF 101的芯片中的逻辑部分的面积与整个芯片的面积之比是大约10％、并且用MMSFF 10替代了所有扫描FF 101时，芯片的逻辑部分的面积增加了大约1％。因此，使用MMSFF 10对芯片面积的影响小。如上面已经说明的，第一实施例可以在小面积中实现逻辑结构，该逻辑结构能够通过MMSFF 10和多模控制电路20的组合来切换多个扫描链配置。

第二实施例

下面应该参照图5说明根据第二实施例的半导体装置。图5是示出了根据第二实施例的半导体装置1A的配置的示意图。如图5所示，半导体装置1A包括多个MMSFF 10、多模控制电路20、和压缩比可变压缩器30A。第一实施例与第二实施例之间的不同之处在于，在第二实施例中，替代在第一实施例中包括的压缩器30地，包括有可变压缩器30A。

可变压缩器30A可以根据扫描链的数量来改变压缩比。可变压缩器30A包括XOR(异或)树和MUX(多路复用器)31(31a至31c)。来自每个MMSFF 10的输出，被输入至构成XOR树的XOR门。例如，如图5所示，来自第一和第五MMSFF 10的输出，被输入至第一XOR门，来自第三和第七MMSFF 10的输出，被输入至第二XOR门，来自第二和第六MMSFF 10的输出，被输入至第三XOR门，并且来自第四和第八MMSFF 10的输出，被输入至第四XOR门。来自第八MMSFF 10的输出和来自第四XOR门的输出，被输入至MUX 31a。

来自第一XOR门和第二XOR的输出，被输入至在第二级中的一个XOR门，并且来自第三XOR门和第四XOR门的输出，被输入至在第二级中的其它XOR门。来自在第二级中的其它XOR门的输出和来自MUX 31a的输出，被输入至MUX 31b。来自在第二级中的两个XOR门的输出，被输入至在第三级中的XOR门。来自在第三级中的其它XOR门的输出和来自MUX 31b的输出，被输入至MUX 31c。

来自多模控制电路20的压缩比控制信号，被输入至每个MUX 31。MUX 31按照这样的方式由压缩比控制信号控制，从而使得扫描链的压缩比将与可变压缩器30A的压缩比相同。因此，同时观测到的MMSFF 10的数量受限于扫描链的数量。来自在已经通过压缩控制信号设置的扫描链的最后一个级中的MMSFF 10的输出，通过可变压缩器30A压缩。

在第一实施例中，当将不确定值(X)被捕获在MMSFF 10中的一个中时，该不确定值通过压缩器30的输出而传播，从而使得不能够同时观测所有MMSFF 10。可能会存在不确定值的该传播减少了故障检测率或者增加了测试图案的数量、并且从而增加了测试时间的问题。

另一方面，在第二实施例中，可以根据扫描链的配置的切换而与扫描链的数量相对应地改变可变压缩器30A的压缩率。通过由压缩比控制信号、来改变从已经设置的扫描链的最后一个级中的MMSFF 10到可变压缩器30A中的外部扫出端子的路径，可以防止由于不确定值的影响而引起的故障检测率的降低以及测试图案数量的增加。

第三实施例

下面应该参照图6说明根据第三实施例的半导体装置。图6是示出了根据第三实施例的半导体装置1B的配置的示意图。如图6所示，半导体装置1B包括多个MMSFF 10、多模控制电路20、压缩比可变压缩器30B、和掩蔽(mask)控制电路40。第二实施例与第三实施例的不同之处在于，在第三实施例中，替代在第二实施例中包括的可变压缩器30A地包括可变压缩器30B，并且包括用于控制可变压缩器30B的掩蔽控制电路40。

按照与可变压缩器30A相似的方式，可变压缩器30B包括MUX31(31a至31c)。进一步地，在第一级中，将掩蔽电路32分别设置至四个XOR门的输入侧。更加具体地，将掩蔽电路32设置在多个扫描链与压缩器之间。掩蔽电路32阻挡：来自多个扫描链的输出的特定逻辑计算的结果的一部分至压缩器的输入。

掩蔽控制电路40控制掩蔽电路32，从而根据被阻挡的逻辑计算的结果来使能或者禁用掩蔽电路32。掩蔽控制电路40包括移位寄存器41、保存寄存器42、和解码器43。移位寄存器41串联连接至多模控制电路20的移位寄存器21。在第三实施例中，移位寄存器21、移位寄存器41和MMSFF 10串联连接。因此，在第三实施例中，扫描输入信号包括外部输入测试信号、压缩比控制信号、和掩蔽控制信号。应注意，不必将多模控制电路20、掩蔽控制电路40和扫描链并联连接，并且可以通过分开的输入端子而从外部地且单独地执行控制。

当掩蔽控制信号在移位寄存器41内传输时，将掩蔽控制信号的值设置在每个移位寄存器中。在扫描移位时段期间，将掩蔽控制信号设置在移位寄存器41中。通过更新信号，将已经设置在移位寄存器41中的掩蔽控制信号捕获在保存寄存器42中。保存寄存器42的设置值通过解码器43解码，并且提供至掩蔽电路32。掩蔽电路32根据掩蔽控制信号，阻挡从扫描链输入的逻辑计算的结果的一部分的输入。

掩蔽电路32可以，例如，防止从扫描链输入的不确定值进行传播。掩蔽电路32掩蔽包括有在预定测试图案下的捕获操作中已经捕获到不确定值的MMSFF 10的扫描链。这防止由于不确定值的影响而引起的故障检测率的降低以及测试图案数量的增加。

进一步地，为了观测到在预定测试图案下被掩蔽的扫描链中的故障，可以执行控制以在另外的测试图案下不掩蔽对应的扫描链。这使得能够观测到在除了在对应的扫描链中捕获到不确定值的MMSFF 10之外的MMSFF 10中的故障。

下面应该参照图7说明半导体装置1B的操作。图7是用于说明根据第三实施例的半导体装置1B的操作的示意图。来自保存寄存器42的输出信号称为“掩蔽控制保存寄存器”，并且来自移位寄存器21的输出信号称为“掩蔽控制移位寄存器”。如上面所描述的，在第三实施例中，扫描输入信号包括外部输入测试信号、压缩比控制信号、和掩蔽控制信号。应注意，其它信号与在图4中的信号相同。

在第三实施例中，在输入作为扫描输入信号的外部输入测试信号之后，输入用于下一个测试图案的掩蔽控制信号。在这之后，输入用于下一个测试图案的压缩比控制信号。首先，在设置时段中，输入将在设置时段之后的扫描移位时段移位1中输入的用于测试图案的压缩比控制信号。在扫描移位时段移位1中，设置其中建立两个扫描链的模式。

接下来，在扫描使能信号的上升沿处，在其中建立两个扫描链的模式下执行扫描移位操作。在扫描移位时段移位1中输入的扫描输入信号包括：外部输入测试信号，该外部输入测试信号与在扫描移位时段移位1中设置在每个MMSFF 10中的测试图案相对应；掩蔽控制信号，该掩蔽控制信号用于将在下一个扫描移位时段移位2中设置在MMSFF 10中的测试图案；以及压缩比控制信号。

外部输入测试信号由扩展器扩展，并且部署至每个扫描链，并且通过扫描移位操作将值设置在每个MMSFF 10中。在输入外部输入测试信号之后，输入用于下一个测试图案的掩蔽控制信号。掩蔽控制信号在移位寄存器41内部传输，并且将掩蔽控制信号的值设置在每个移位寄存器中。在这之后，输入用于下一个测试图案的压缩比控制信号。

在图7中示出的示例中，用于在下一个扫描移位时段移位2中的测试图案的多模设置是四倍设置。在扫描移位时段移位1中，将用于建立四个扫描链的压缩比控制信号设置在移位寄存器21中。然后，在扫描使能信号的下降沿，执行捕获操作。进一步地，将压缩比控制信号提供至MUX 31a至31c。将可变压缩器30B的压缩比控制为与扫描链的压缩比相同。

然后，响应于更新信号，将已经设置在保存寄存器42中的掩蔽控制信号捕获在保存寄存器42中。进一步地，响应于更新信号，将已经设置在移位寄存器21中的压缩比控制信号捕获在保存寄存器22中。在扫描移位时段移位2中，保存这些掩蔽控制信号和压缩比控制信号。

在扫描移位时段移位2中，设置其中建立四个扫描链的模式。而且，根据掩蔽控制信号来控制掩蔽电路32，并且阻挡逻辑计算的任意结果进入压缩器。在这之后，按照与上述情况的方式相似的方式，设置用于将在下一个扫描移位时段中设置的测试图案的掩蔽控制信号和压缩比控制信号。

在第二实施例中，在已经捕获到不确定值的MMSFF 10的观测周期中，不能观测到与其中存在已经捕获到在另外的扫描链中的不确定值的MMSFF 10的级相同的级中的所有MMSFF 10。另一方面，在第三实施例中，可以阻挡不确定值在每个扫描链中进行传播。这使得能够观测到由于不确定值的影响而不能对其执行观测的MMSFF 10，从而防止故障检测率的降低。

应注意，在第三实施例中，虽然可变压缩器30B包括MUX 31和用于改变压缩比的掩蔽电路32，但是可变压缩器30B可以具有其中不包括MUX 31并且仅仅包括掩蔽电路32的配置。

第四实施例

下面应该参照图8说明根据第四实施例的半导体装置。图8是示出了根据第四实施例的半导体装置1C的配置的示意图。如图8所示，半导体装置1C包括多个MMSFF 10、多模控制电路20、压缩比可变压缩器30B、和掩蔽控制电路40A。根据第四实施例的半导体装置具有使得能够独立控制扩展器的压缩比和可变压缩器的压缩比的结构。

在第三实施例中，可变压缩器30B由从多模控制电路20输出的压缩比控制信号控制，而在第四实施例中，可变压缩器30B由从掩蔽控制电路40A提供的压缩器控制信号控制。除了用于控制掩蔽电路32的功能之外，掩蔽控制电路40A还包括用于控制可变压缩器30B的压缩比的变化的功能。

掩蔽控制电路40A包括移位寄存器41A、保存寄存器42A、和解码器43A。移位寄存器41A串联连接至多模控制电路20的移位寄存器21。在第三实施例中，移位寄存器21、移位寄存器41和MMSFF 10串联连接。

将用于控制可变压缩器30B的压缩比的压缩器控制信号的值连同掩蔽控制信号，与将输入至MMSFF 10的压缩比控制信号分开地，设置在移位寄存器41A中。因此，在第四实施例中，扫描输入信号包括外部输入信号、压缩比控制信号、掩蔽控制信号、和压缩器控制信号。可变压缩器30B可以被配置为具有与扫描链的压缩比(扩展器的压缩比)不同的压缩比。

在第二实施例和第三实施例中，扩展器和压缩器具有相同的压缩比，并且由此用于前面的测试图案的压缩比和用于下一个测试图案的压缩比彼此依赖。由于在前面的压缩比和下一个压缩比中创建了依赖性，所以，当在每个MMSFF 10中设置测试图案的值时，存在限制。

另一方面，在第四实施例中，扩展器和可变压缩器30B的压缩比可以独立地控制。因此，可以将下一个测试图案设置在每个MMSFF 10中，而不受用于前面测试图案的压缩比的影响。

通过考虑到例如被掩蔽电路32掩蔽的扫描链来改变可变压缩器30B的压缩比，可以防止压缩器30的压缩效率的降低。更加具体地，可以改变可变压缩器30B的压缩比并且可以组合地控制掩蔽电路32，以便防止压缩器30的压缩效率的降低。

另外，当掩蔽其中存在不确定值的扫描链时，可以按照这样的方式来选择可变压缩器30B的压缩比和对掩模电路32的控制，从而防止掩蔽电路32降低压缩效率。当例如掩蔽仅仅一个扫描链时，在高压缩扫描配置中，将被掩蔽的MMSFF 10的数量将是小的。通过在扩展器和压缩器中设置不同的压缩比，可以防止由掩蔽电路32进行的掩蔽处理降低压缩效率，并且由此可以减少测试图案的数量。

第五实施例

下面应该参照图9说明根据第五实施例的半导体装置。图9是示出了根据第五实施例的半导体装置1D的配置的示意图。如图9所示，半导体装置1D包括多个MMSFF 10、多个SFF(扫描触发器)50、多模控制电路20、压缩比可变压缩器30C、和掩蔽控制电路40B。就减少测试步骤的数量而言，太详细的多模控制可能变得不必要。在第五实施例中，扫描链包括MMSFF 10以及SFF 50，并且降低了比在第四实施例中所降低的更多的最大压缩比。

SFF 50是能够在扫描移位操作与捕获操作之间切换的用于移位的扫描移位器，并且在扫描移位操作中未加改变地输出所输入的外部输入测试信号或者移位测试信号。如图9所示，在半导体装置1D中，SFF 50布置为第一、第二、第四、第六、和第八触发器，并且MMSFF10布置为第三、第五、和第七触发器。

第一SFF 50在随后级中未加改变地输出从外部输入至SFF 50的外部输入测试信号。第二SFF 50输出从第一SFF 50输入至第三MMSFF 10的移位测试信号。第三MMSFF 10根据压缩比控制信号，输出外部输入测试信号和移位测试信号中的一个。

与如在第四实施例的半导体装置1C中一样、所有触发器是MMSFF 10的情况相比，在第五实施例的半导体装置1D中，最大压缩比将变为其1/2。更加具体地，在图8中示出的电路配置中，最大压缩比是8倍，而在图9中示出的电路配置中，最大压缩比是4倍。MMSFF 10中的一些可以用SFF 50替代，以与任意最大压缩比相对应。为了在所有触发器是MMSFF 10时具有1/N倍的最大压缩比，在具有最小压缩比的扫描链配置中每N个触发器布置一个MMSFF 10。

根据第五实施例，可以减少面积以成为比在所有触发器是MMSFF 10时的面积更小。当最大压缩比是例如1/10时，在扫描链中将用MMSFF 10替代的触发器将成为1/10。当在MMSFF 10和SFF 50的芯片中的逻辑部分的面积与芯片的整个面积之比是大约10％、并且最大压缩比是1/10时，对在芯片中的逻辑部分的面积的影响是大约0.1％。应注意，由于仅仅将外部输入测试信号输入至第一SFF 50，所以第一触发器可以固定至SFF 50。该SFF 50连接至扩展器。这进一步防止了半导体装置的面积的增加。

第六实施例

下面应该参照图10说明根据第六实施例的半导体装置。图10是示出了根据第六实施例的半导体装置1E的配置的示意图。如图10所示，半导体装置1E包括多个MMSFF 10、多模控制电路20、压缩比可变压缩器30B、和掩蔽控制电路40A。替代具有扇出配置的扩展器地，根据第六实施例的半导体装置1E包括环生成器(ring generator)60作为扩展器。

环生成器60串联连接至多模控制电路20和掩蔽控制电路40A。外部输入的扫描输入信号包括外部输入测试信号、压缩器控制信号、掩蔽控制信号、和压缩比控制信号。外部输入控制信号经过多模控制电路20的移位寄存器21和掩蔽控制电路40A的移位寄存器41A，并且提供至环生成器60。外部输入测试信号根据扫描链的数量由环生成器60扩展和部署，并且提供至每个扫描链的第一MMSFF 10。

图11示出了当使用具有扇出配置的控制器时的和当使用环生成器时的、测试步骤数量与故障检测率之间的关系。如图11所示，当使用环生成器时，通过小数量的测试步骤，故障检测率为高。当使用环生成器作为扩展器时，可以减少测试步骤的数量并且比当使用具有扇出配置的控制器时更能改进故障检测率。然而，当使用环生成器时，芯片的面积将比当使用具有扇出配置的控制器时的面积更大。

第七实施例

下面应该参照图12说明根据第七实施例的设计装置100。设计装置100设计一种能够在切换扫描链的数量的同时执行压缩扫描测试的半导体装置，并且，通过使用该半导体装置，在对每个测试图案切换扫描链的数量的同时生成用于执行压缩扫描测试的测试图案。

设计装置100包括运算处理装置110、存储装置120、控制输入装置130、和显示输出装置131。运算处理装置110可以加载设计半导体装置所需的程序，并且执行该设计所需的功能处理，并且包括CPU、存储器等。运算处理装置110包括扫描执行程序111、压缩/控制电路添加程序112、和ATPG(自动测试图案生成)程序113。

存储装置120包括网表121、功能库122、测试限制DB 123、扫描网表124、压缩电路添加网表125、和测试图案DB 126。存储装置120指示用于存储关于库和网表的信息的存储介质，诸如HDD磁盘和存储器。设计装置100使用运算处理装置110的程序，参照在存储装置120中的网表和库，生成能够执行已经在上述实施例中说明了的可变压缩扫描测试的半导体装置，并且生成用于执行可变压缩扫描测试的测试图案。

控制输入装置130是供用户操作运算处理装置110和存储装置120的装置的统称，并且是例如键盘、鼠标等。显示输出装置131是供用户检查运算处理装置110和存储装置120的操作，并且是例如显示器等。

网表121存储有关AND门、OR门、EOR门等的单元信息、有关在端子之间的连接的信息等。功能库存储单元的功能、替代表等。替代表包括，例如，用于由MMSFF来替代构成了扫描链的SFF的信息。运算处理装置110执行扫描程序111，从而参照网表121和功能库122并且生成能够执行可变扫描测试的半导体装置的扫描网表。

扫描程序111生成如下这样的半导体装置，其具有建立一般的扫描链的功能、并且还能够通过压缩比控制信号来切换多个扫描链配置。在切换扫描链配置所需的逻辑中，用MMSFF10插入SFF 50或者替代SFF。进一步地，如图9所示，扫描程序111可以包括SFF 50和MMSFF 10。在这种情况下，扫描程序111可以执行将SFF 50连接至扩展器的处理。

而且，运算处理装置110执行压缩/控制电路添加程序112，从而参照扫描网表124和功能库122并且生成压缩电路添加网表125。压缩/控制电路添加程序112插入多模控制电路20，插入其压缩比可以改变的控制器，插入其压缩比可以改变的压缩器，将多模控制电路20连接至扫描链切换逻辑，将扩展器连接至扫描链，并且将压缩器连接至扫描链。而且，按照与第二实施例相似的方式，压缩/控制电路添加程序112可以根据扫描链的数量来改变可变压缩器30A的压缩比。

另外，运算处理装置110执行ATPG程序113，从而参照压缩电路添加网表125、功能库122和测试限制DB 123并且生成测试图案。测试限制DB 123存储在测试之时操作电路所需的信息。存储在测试限制DB 123中的信息包括，例如，用于将外部输出端子固定为零的信息。

ATPG程序113具有如下这样的功能：按照这样的方式生成测试图案，从而使得，考虑到可切换扫描链配置，通过切换用于每个测试图案的扫描链配置而使得测试步骤的数量将成为最小。所生成的测试图案存储在测试图案DB 126中。在半导体装置中，通过使用存储在测试图案DB 126中的测试图案，来执行可变压缩扫描测试。

下面应该参照图13说明半导体装置的设计流程。图13是示出了根据第七实施例的半导体装置的设计流程的示例。如图13所示，首先输入网表121和功能库122(步骤S11)。在这之后，分析电路，并且识别关于已经保存在电路中的可切换扫描链配置(压缩比配置等)的电路信息(步骤S12)。

然后，在识别出来的电路中假设故障(步骤S13)。接下来，从已经提前输入的故障列表，选择待检测的故障候选(步骤S14)，并且执行关注位计算处理，该关注位计算处理用于计算与待检测的故障候选相对应的关注位(步骤S15)。当关注位的生成失败时，将故障识别为未检测到故障，并且从故障列表排除。然后，选择待检测的另一故障候选，并且重复上述处理，直到成功生成关注位为止。

当可以检测到待检测的候选故障的关注位已经成功生成时，计算并且假设可以证明关注位的最大压缩比配置(步骤S16)。执行切换处理，该切换处理用于执行对外部输入测试信号或者移位测试信号的选择的控制、从而切换扫描链的配置。接下来，在压缩比限制条件下添加关注位，从而使得可以同时检测到的故障的数量增加(动态压缩)(步骤S17)。

在这之后，对生成的测试图案执行故障模拟(步骤S18)，识别可检测范围，并且将故障从故障列表排除。然后，将生成的测试图案存储在存储器中或者输出至磁盘。当待检测的故障候选余留在故障列表中时，重复从关注位的生成到测试图案的存储的处理(步骤S19)。将被包括在故障列表中的所有故障识别为检测到或者未检测到，并且，当在故障列表中不存在尚未成为待检测的故障候选的未检测故障时，结束ATPG程序113(步骤S20)。

图17是在根据对比示例的压缩扫描中的设计流程。如图17所示，在压缩比不能改变的压缩扫描测试设计中，首先针对输入网表和功能库分析电路(步骤S101和102)，并且假设故障(步骤S103)。接下来，从假设的故障选择待检测的一个关注位候选故障，并且尝试生成可以在电路限制或者压缩比限制下检测到故障的关注位(步骤S104)。当由于电路限制或者压缩比限制的影响而造成关注位的生成失败时，将故障从故障列表排除。然后，选择待检测的另一故障候选，并且重复上述处理，直到成功生成关注位为止(步骤S105)。

当可以检测到目标故障的关注位已经成功生成时，添加该关注位，并且与此同时，使得可检测故障的数量增加(步骤S106)。当完成了动态压缩时，执行故障模拟，并且通过所生成的测试图案，来识别可检测范围(S107)。然后，将所生成的测试图案存储在存储器中或者输出至磁盘(S108)。当在故障列表中还余留有尚未成为候选故障的未检测故障时，再次重复从关注位的生成到测试图案的存储的处理(步骤S109)。将被包括在故障列表中的所有故障识别为检测到或者未检测到，并且，当不存在未检测到的故障时，结束ATPG程序113。如至此所描述的，在对比示例中，由于压缩比不能改变，所以难以通过小数量的测试步骤来生成具有高故障检测率的测试图案。

另一方面，当使用根据第七实施例的设计装置时，可以设计出能够切换扫描链的数量的半导体装置。进一步地，可以在控制该半导体装置对每个测试图案切换扫描链的数量的同时、生成能够执行压缩扫描测试的测试图案。这使得能够进行压缩扫描测试，该压缩扫描测试通过小数量的测试步骤实现了高的故障检测率。

应注意，压缩/控制电路添加程序112可以执行用于进一步将掩蔽电路插入在多个扫描链与压缩器之间的处理，其中掩蔽电路阻挡在来自多个扫描链的输出中的特定测试结果的一部分的至压缩器的输入。图14示出了当使用具有掩蔽电路32的压缩器时、半导体装置的设计流程。在这种电路配置中，在生成了关注位之后，计算并且应用可以应用于所生成的关注位的扩展器的最大压缩配置(步骤S30)，添加关注位(动态压缩)，并且然后可以确定必要的掩蔽控制(步骤S31)。应注意，可以结合掩蔽控制来计算和应用可变压缩器的压缩比。

进一步地，在上述实施例中，由于仅仅将外部输入测试信号输入在第一SFF 50中，所以第一触发器可以固定至SFF 50。

可以通过使用任何类型的非易失性计算机可读介质，将程序储存并且用于计算机。非易失性计算机可读介质包括任何类型的有形存储介质。非易失性计算机可读介质的示例包括，磁存储介质(诸如，软盘、磁带、硬盘驱动等)、光磁存储介质(例如，磁光盘)、CD-ROM(压缩光盘只读存储器)、CD-R(可录压缩光盘)、CD-R/W(可重写压缩光盘)、和半导体存储器(诸如，掩膜型ROM、PROM(可编程ROM)、EPROM(可擦除PROM)、闪速ROM、RAM(随机存取存储器)等)。程序可以通过使用任何类型的易失性计算机可读介质，用于计算机。易失性计算机可读介质的示例包括，电信号、光信号、和电磁波。易失性计算机可读介质可以经由有线的通信线(例如，电线、和光纤)或者无线的通信线，向计算机提供程序。

虽然已经根据多个实施例描述了本发明，但是本领域的技术人员要认识到，在所附权利要求书的精神和范围内，可以用各种修改例来实践本发明，并且本发明不限于上文所描述的示例。

上述实施例可以按照本领域的普通技术人员的需要进行组合。

进一步地，权利要求书的范围不受限于上文所描述的实施例。

而且，应注意，申请人的目的是囊括所有申请要素的等效物，即使稍后在审查期间被修改也如此。

Claims (20)

1.一种半导体装置，包括：

一个或者多个扫描链，所述一个或者多个扫描链包括串联连接的一个或者多个扫描触发器；以及

组合电路，其中

所述扫描触发器可以在扫描移位操作与捕获操作之间切换，所述扫描移位操作用于使得在所述扫描链中的所述扫描触发器作为移位寄存器操作，而所述捕获操作用于捕获来自所述组合电路的输出，

所述扫描触发器包括：

选择单元，所述选择单元被配置为在所述扫描移位操作中选择外部输入测试信号或者移位测试信号，所述外部输入测试信号是外部输入的，而所述移位测试信号是经由在所述相同扫描链的前面级中的所述扫描触发器输入的；以及

触发器，所述触发器被配置为输出已经被所述选择单元选择的所述外部输入测试信号或者所述移位测试信号。

2.根据权利要求1所述的半导体装置，进一步包括控制电路，所述控制电路被配置为根据设置在所述扫描触发器中的测试图案，来控制所述选择单元选择所述外部输入测试信号或者所述移位测试信号。

3.根据权利要求1所述的半导体装置，进一步包括压缩器，所述压缩器被配置为连接至多个所述扫描链的输出侧、并且压缩并且转换来自多个所述扫描链的输出。

4.根据权利要求3所述的半导体装置，其中

所述压缩器根据所述扫描链的数量来改变压缩比。

5.根据权利要求3所述的半导体装置，进一步包括掩蔽电路，所述掩蔽电路被配置为被设置在所述压缩器与多个所述扫描链之间、并且阻挡在来自多个所述扫描链的输出中的特定测试结果中的一部分至所述压缩器的输入。

6.根据权利要求1所述的半导体装置，其中

所述扫描链包括用于移位的扫描触发器，所述用于移位的扫描触发器被配置为能够在所述扫描移位操作与所述捕获操作之间切换，并且

在所述扫描移位操作中，所述用于移位的扫描触发器未加改变地输出已经被输入的所述外部输入测试信号或者所述移位测试信号。

7.根据权利要求6所述的半导体装置，进一步包括扩展器，所述扩展器被配置为连接至多个所述扫描链的输入侧、并且根据扫描链的数量来扩展和转换所述外部输入测试信号，其中

所述用于移位的扫描触发器连接至所述扩展器。

8.根据权利要求1所述的半导体装置，进一步包括扩展器，所述扩展器被配置为连接至多个所述扫描链的输入侧、并且根据扫描链的数量来扩展和转换所述外部输入测试信号。

9.一种用于半导体装置的设计装置，所述半导体装置包括扫描触发器，所述扫描触发器被配置为能够在扫描移位操作与捕获操作之间切换，所述扫描移位操作用于使得在包括有串联连接的一个或多个扫描触发器的一个或者多个扫描链中的所述一个或者多个扫描触发器作为移位寄存器操作，而所述捕获操作用于捕获来自组合电路的输出，所述设计装置包括：

运算处理装置，所述运算处理装置被配置为能够根据预先设置的程序来执行预定的处理，其中

所述运算处理装置执行电路生成处理，所述电路生成处理参照网表、并且生成包括有所述扫描触发器的半导体装置，所述扫描触发器在所述扫描移位操作中能够选择外部输入测试信号或者移位测试信号，其中所述外部输入测试信号是外部输入的，而所述移位测试信号是经由在所述相同扫描链的前面级中的所述扫描触发器输入的。

10.根据权利要求9所述的设计装置，其中

所述运算处理装置执行：

关注位计算处理，所述关注位计算处理从提前输入的故障列表中选择待检测的故障候选、并且计算出与待检测的所述故障候选相对应的关注位；以及

切换处理，所述切换处理根据所述关注位来控制对所述外部输入测试信号或者所述移位测试信号的选择、并且切换所述扫描链的配置。

11.根据权利要求10所述的设计装置，其中

所述运算处理装置进一步执行测试图案生成处理，所述测试图案生成处理按照这样的方式生成测试图案，从而使得根据所切换的所述扫描链的所述配置、测试步骤的数量将成为最小。

12.根据权利要求11所述的设计装置，其中

所述运算处理装置进一步执行添加的关注位生成处理，所述添加的关注位生成处理生成添加的关注位，以便在所切换的所述扫描链的所述配置中的限制条件下检测另外的故障。

13.根据权利要求9所述的设计装置，其中

所述运算处理装置执行压缩器插入处理，所述压缩器插入处理将用于压缩并且转换来自多个所述扫描链的输出的压缩器插入至多个所述扫描链的输出侧。

14.根据权利要求13所述的设计装置，其中

所述压缩器根据扫描链的数量来改变压缩比。

15.根据权利要求13所述的设计装置，其中

所述运算处理装置执行进一步将掩蔽电路插入在多个所述扫描链与所述压缩器之间的处理，所述掩蔽电路用于阻挡来自多个所述扫描链的所述输出中的特定测试结果的一部分至所述压缩器的输入。

16.根据权利要求9所述的设计装置，其中

在所述电路生成处理中，所述运算处理装置生成半导体装置，所述半导体装置被配置为能够在所述扫描移位操作与所述捕获操作之间切换，并且所述半导体装置进一步包括用于移位的扫描触发器，所述用于移位的扫描触发器被配置为在所述扫描移位操作中未加改变地输出已经被输入的所述外部输入测试信号或者所述移位测试信号。

17.根据权利要求16所述的设计装置，其中

所述运算处理装置进一步将扩展器插入至多个所述扫描链的输入侧，所述扩展器被配置为根据扫描链的数量来扩展和转换所述外部输入测试信号，并且

所述运算处理装置执行将所述用于移位的扫描触发器连接至所述扩展器的处理。

18.根据权利要求9所述的设计装置，其中

所述运算处理装置执行进一步将扩展器插入至多个所述扫描链的输入侧的处理，所述扩展器用于根据扫描链的数量来扩展和转换所述外部输入测试信号。

19.一种扫描触发器，所述扫描触发器被配置为能够在扫描移位操作与捕获操作之间切换，所述扫描移位操作用于使得在包括有串联连接的一个或者多个扫描触发器的一个或者多个扫描链中的所述一个或者多个扫描触发器作为移位寄存器操作，而所述捕获操作用于捕获来自组合电路的输出，所述扫描触发器包括：

选择单元，所述选择单元被配置为在所述扫描移位操作中选择外部输入测试信号或者移位测试信号，所述外部输入测试信号是外部输入的，而所述移位测试信号是经由在所述相同扫描链的前面级中的所述扫描触发器输入的；以及

触发器，所述触发器被配置为输出已经被所述选择单元选择了的所述外部输入测试信号或者所述移位测试信号。

20.根据权利要求19所述的扫描触发器，其中所述选择单元包括：

第一扫描输入端子，所述外部输入测试信号被输入至所述第一扫描输入端子；

第二扫描输入端子，所述移位测试信号被输入至所述第二扫描输入端子；

第一控制输入端子，切换信号被输入至所述第一控制输入端子，所述切换信号在所述扫描移位操作与所述捕获操作之间切换；以及

第二控制输入端子，控制信号被输入至所述第二控制输入端子，所述控制信号选择所述外部输入测试信号或者所述移位测试信号。