JP2003344491A - 半導体装置の試験回路および試験方法 - Google Patents

Abstract

(57)【要約】 【課題】スキャンテスト用の複数のスキャンチェーンを
有する試験対象回路を試験するストレス印加試験におい
て、異常発生を検出するためにスキャンチェーンの出力
と比較する期待値を予め算出し記憶させておくことを不
要にする。 【解決手段】ストレス印加試験時に、試験対象回路１０
０に複数のスキャン入力信号１１０を並列に入力し、ス
キャン動作をさせて試験対象回路１００にストレスを印
加し、試験対象回路１００の複数のスキャンチェーンか
らの出力データ１１５を試験結果圧縮手段１０１により
論理圧縮し、この論理圧縮値を特定タイミングの制御信
号１１３により期待値記憶手段１０２に記憶し、正誤判
定手段１０３により試験結果圧縮手段１０１による論理
圧縮値と期待値記憶手段１０２に記憶された期待値とを
比較して試験対象回路１００の異常動作を検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の試験
回路および試験方法に関し、特に、ストレス印加試験時
に半導体装置の異常発生の判定を行う半導体装置の試験
回路および試験方法の改良に関する。

【０００２】

【従来の技術】半導体装置のストレス印加試験は、半導
体装置を一定時間加熱し、その間に内部素子にストレス
を印加する加速試験であり、不良品を早い段階で判別す
ることが可能な優れた信頼性試験方法として広く採用さ
れている。

【０００３】ＬＳＩ等半導体装置のストレス印加試験に
おいては、スキャンテスト用のスキャンチェーンを利用
してランダムデータを伝播させ、内部回路をトグルさせ
ることでストレスを与え、スキャンチェーンの出力を期
待値と比較することにより、異常発生を判定する手法が
通常行われている。

【０００４】その際に、スキャンチェーンからの出力デ
ータを論理圧縮することにより、スキャンチェーンから
の全出力データをそれに対応する期待値のデータ列と比
較する代わりに、論理圧縮された値をそれに対応する期
待値と比較確認することにより、異常発生の判定を容易
にする手法が採用されている。

【０００５】図４は、このような従来の半導体装置のス
トレス印加試験において異常発生の判定を行う試験方法
を説明する図である。図４において、４００はスキャン
テスト用の複数のスキャンチェーンを備えた試験対象回
路、４０１は試験結果圧縮回路、４０２は期待値記憶回
路、４０３は異常発生の判定を行う正誤判定回路であ
る。

【０００６】試験対象回路４００と試験結果圧縮回路４
０１は同一のクロック信号４１１とリセット信号４１２
で動作し、ストレス印加試験時には、試験対象回路４０
０に複数のスキャン入力信号４１０を並列に入力し、試
験対象回路４００からの複数のスキャン出力信号４１５
を試験結果圧縮回路４０１に取り込み、論理圧縮を行
う。ここで行う論理圧縮は、例えば、特許第３１８４０
６１号公報に記載されているように、線形フィードバッ
クレジスタを用いてスキャンデータのシグネチャを求め
る方法が使用される。

【０００７】一方、期待値記憶回路４０２にはスキャン
データのシグネチャを予め算出して期待値として記憶さ
せておき、最後のスキャン出力データを圧縮した後の試
験結果圧縮回路４０１の出力４１６と、期待値記憶回路
４０２の出力４１７とを正誤判定回路４０３で比較し、
その結果を正誤判定信号４１４として出力する。このよ
うにして、ストレス印加により半導体装置に異常が発生
したかどうかの試験を行っている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の装置においては、期待値記憶回路に予め算出した期
待値を記憶させておく必要があり、また、試験対象回路
４００に変更が生じた場合は、その度に期待値を算出し
直して期待値記憶回路に記憶させる必要があるという問
題がある。

【０００９】本発明はかかる点に鑑みてなされたもので
あり、半導体装置のストレス印加試験において、スキャ
ンチェーンの出力を期待値と比較することにより異常発
生を判定する際に、異常発生の検出に必要な期待値を予
め算出することが不要な半導体装置の試験回路および試
験方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に係る半導体装置の試験回路は、
スキャンテスト用の複数のスキャンチェーンを有する試
験対象回路（１００）を試験するための半導体装置の試
験回路であって、前記複数のスキャンチェーンからの出
力データを論理圧縮する試験結果圧縮手段（１０１）
と、前記試験結果圧縮手段による論理圧縮値を特定タイ
ミングの制御信号により記憶する期待値記憶手段（１０
２）と、前記試験結果圧縮手段による論理圧縮値と前記
期待値記憶手段に記憶された期待値との比較により前記
試験対象回路の異常動作を検出する正誤判定手段（１０
３）と、を具備するものである。

【００１１】上記構成によれば、半導体装置のストレス
印加試験において、スキャンチェーンの出力を期待値と
比較することにより異常発生を判定する際に、期待値記
憶手段により期待値を試験動作中に生成するため、予め
期待値を算出して記憶させておく必要なしにストレス印
加試験を実施することができる。

【００１２】本発明の請求項２に係る半導体装置の試験
回路は、請求項１記載の半導体装置の試験回路におい
て、前記試験結果圧縮手段は、複数個のフリップフロッ
プと、前記各フリップフロップの前段に配置される複数
個の２入力排他的論理和ゲートと、最終段のフリップフ
ロップの出力と途中段のフリップフロップの出力とから
フィードバック情報を生成するフィードバック情報生成
手段とを備え、前記各フリップフロップにはそれぞれの
前段の２入力排他的論理和ゲートの出力が入力され、最
初段のフリップフロップの前段に位置する２入力排他的
論理和ゲートを除く各２入力排他的論理和ゲートの第１
の入力にはそれぞれの前段のフリップフロップの出力が
入力され、最初段のフリップフロップの前段に位置する
２入力排他的論理和ゲートの第１の入力には前記フィー
ドバック情報生成手段の出力が入力され、各２入力排他
的論理和ゲートの第２の入力には前記試験対象回路の複
数のスキャンチェーンからの出力が入力され、前記複数
個のフリップフロップの各出力が前記試験結果圧縮手段
による論理圧縮値を与えるものである。

【００１３】上記構成によれば、試験対象回路の複数の
スキャンチェーンからの出力データを論理圧縮する試験
結果圧縮手段を容易に構成することができる。

【００１４】本発明の請求項３に係る半導体装置の試験
回路は、請求項２記載の半導体装置の試験回路におい
て、前記期待値記憶手段は前記試験結果圧縮手段に備え
ている複数個のフリップフロップからの出力がそれぞれ
入力する複数個のフリップフロップで構成され、前記特
定タイミングはスキャンテストの１サイクルにおいてス
キャンチェーンからの最後の出力データを含む論理圧縮
値が前記試験結果圧縮手段から得られるタイミングとす
るものである。

【００１５】上記構成によれば、試験結果圧縮手段から
の出力をスキャンテストの次のサイクルの期待値として
記憶する期待値記憶手段を容易に構成することができ
る。

【００１６】本発明の請求項４に係る半導体装置の試験
回路は、請求項３記載の半導体装置の試験回路におい
て、前記正誤判定手段は、第１の入力には前記試験結果
圧縮手段に備えられた複数個のフリップフロップの出力
が入力し、第２の入力には前記期待値記憶手段に備えら
れた複数個のフリップフロップの出力が入力する複数の
２入力排他的論理和ゲートと、該複数の２入力排他的論
理和ゲートの出力が入力する複数入力論理和ゲートと、
該複数入力論理和ゲートの出力が前記特定タイミングの
制御信号により入力する１個のフリップフロップとで構
成されるものである。

【００１７】上記構成によれば、試験結果圧縮手段によ
る論理圧縮値と期待値記憶手段に記憶された期待値との
比較により試験対象回路の異常動作を検出する正誤判定
手段を容易に構成することができる。

【００１８】本発明の請求項５に係る半導体装置の試験
方法は、スキャンテスト用の複数のスキャンチェーンを
有する試験対象回路を試験するための半導体装置の試験
方法であって、前記複数のスキャンチェーンからの出力
データに順次論理圧縮処理を施して論理圧縮値を得、ス
キャンテストの１サイクルにおいてスキャンチェーンか
らの最後の出力データを含む論理圧縮値が得られるタイ
ミングで、前記論理圧縮値を期待値として記憶すると同
時に、前記論理圧縮値と１サイクル前のスキャンテスト
において記憶された前記期待値とを比較することにより
前記試験対象回路の異常動作を検出するものである。

【００１９】上記構成によれば、半導体装置のストレス
印加試験において、スキャンチェーンの出力を期待値と
比較することにより異常発生を判定する際に、試験実施
過程において期待値が生成され記憶されるため、予め期
待値を算出して記憶させておく必要なしにストレス印加
試験を実施することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の一実
施の形態に係る半導体装置の試験方法を示す図である。
図１において、１００はスキャンテスト用の複数のスキ
ャンチェーンを備えた試験対象回路、１０１は試験結果
圧縮回路、１０２は期待値記憶回路、１０３は異常発生
の判定を行う正誤判定回路である。

【００２１】試験対象回路１００と試験結果圧縮回路１
０１は同一のクロック信号１１１とリセット信号１１２
で動作する。ストレス印加試験時には、試験対象回路１
００に複数のスキャン入力信号１１０を並列に入力し、
試験対象回路１００からの複数のスキャン出力信号１１
５を並列に試験結果圧縮回路１０１に取り込み、論理圧
縮を行う。これらの回路は図４に示した従来の回路と同
様である。

【００２２】一方、期待値記憶回路１０２には、予めス
キャンデータのシグネチャを算出して記憶させておくの
ではなく、スキャンサイクルの最後のスキャン出力デー
タを論理圧縮した後に発生させる試験制御信号１１３に
より試験結果圧縮回路１０１からの出力１１６を記憶さ
せる。この記憶内容がリセット信号１１２によって消去
されないように、期待値記憶回路１０２専用のリセット
信号としてストレス印加制御信号１１８を別途用意す
る。

【００２３】正誤判定回路１０３では、スキャンサイク
ルの最後のスキャン出力データを論理圧縮した後の試験
結果圧縮回路１０１の出力１１６と、前回のスキャンサ
イクルの最後のスキャン出力データを論理圧縮した後の
シグネチャが記憶されている期待値記憶回路１０２の出
力１１７とを比較し、その結果を正誤判定信号１１４と
して出力する。

【００２４】このようにして、スキャンサイクルの最後
の試験結果圧縮回路からの出力を期待値記憶回路に記憶
することにより、試験結果圧縮回路からの出力が最初の
スキャンサイクルの出力と変わらない限り、期待値記憶
回路には最初のシグネチャと同じ値が記憶されることに
なり、期待値を予め算出する必要なしにストレス印加試
験を行うことができる。

【００２５】図２は、本発明の一実施の形態に係る半導
体装置の試験回路の構成を示すブロック図であり、上記
説明した図１の半導体装置の試験方法に対応する回路の
構成例である。図２において、２００はスキャンテスト
用のスキャンチェーンを備えた試験対象回路、２０１は
試験結果圧縮回路、２０２は期待値記憶回路、２０３は
異常発生の判定を行う正誤判定回路である。

【００２６】試験対象回路２００と試験結果圧縮回路２
０１は同一のクロック信号２１１とリセット信号２１２
で動作する。ストレス印加試験時には、試験対象回路２
００に複数のスキャン入力信号２１０を並列に入力し、
試験対象回路２００からの複数のスキャン出力信号２１
５を並列に試験結果圧縮回路２０１に取り込み、論理圧
縮を行う。これらの回路は図１に示した回路と同様であ
る。

【００２７】試験結果圧縮回路２０１は、複数個のフリ
ップフロップＳ１〜Ｓｎと、各出力が各フリップフロッ
プの入力に接続される複数個の２入力排他的論理和ゲー
トＸＯＲＡ１〜ＸＯＲＡｎと、最終段のフリップフロッ
プの出力および途中段のフリップフロップの出力からフ
ィードバック情報を生成する２入力排他的論理和ゲート
ＸＯＲＡ０とから構成される。

【００２８】最初段のフリップフロップの入力に接続さ
れる２入力排他的論理和ゲートの第１の入力には前記フ
ィードバック情報生成手段の出力が接続され、他の各２
入力排他的論理和ゲートの第１の入力にはそれぞれの前
段のフリップフロップの出力が入力され、各２入力排他
的論理和ゲートの第２の入力には試験対象回路２００の
複数のスキャン出力データ２１５が並列に入力され、ク
ロック信号２１１によりシフト動作をすることでスキャ
ン出力データ２１５の論理圧縮を行い、各フリップフロ
ップＳ１〜Ｓｎの並列出力が出力２１６を与える。

【００２９】期待値記憶回路２０２は、複数個のフリッ
プフロップＲ１〜Ｒｎで構成され、スキャンサイクルの
最後のスキャン出力データを論理圧縮した後に発生させ
る試験制御信号２１３により、試験結果圧縮回路２０１
からの出力２１６を入力して記憶させる。この記憶内容
がリセット信号２１２によって消去されないように、期
待値記憶回路２０２専用のリセット信号としてストレス
印加制御信号２１８を別途用意する。これらの回路も図
１に示した回路と同様である。

【００３０】正誤判定回路２０３は、複数個の２入力排
他的論理和ゲートＸＯＲＢ１〜ＸＯＲＢｎと、複数入力
論理和ゲートＯＲ０と、フリップフロップＲ０とで構成
される。各２入力排他的論理和ゲートの第１の入力には
試験結果圧縮回路２０１の出力２１６としてフリップフ
ロップＳ１〜Ｓｎの出力が接続され、各２入力排他的論
理和ゲートの第２の入力には期待値記憶回路２０２の出
力２１７としてフリップフロップＲ１〜Ｒｎの出力が接
続され、全ての２入力排他的論理和ゲートの出力が複数
入力論理和ゲートＯＲ０に接続され、その出力が試験制
御信号２１３によりフリップフロップＲ０に記憶され、
正誤判定信号２１４として出力される。

【００３１】次いで、上記構成を有する半導体装置の試
験回路の動作について、図３に示すタイミング図を用い
て説明する。図３において、リセット信号が与えられて
から次のリセット信号が与えられるまでの間が１スキャ
ンサイクルを示している。

【００３２】リセット信号が解除されると、フリップフ
ロップＳ１〜Ｓｎが構成するレジスタ（Ｓ１〜Ｓｎ）の
値がクロック信号に合わせて「Ａ」、「Ｂ」、「Ｃ」、
と変化し、スキャンサイクルの最終の値「Ｚ］が試験制
御信号によりフリップフロップＲ１〜Ｒｎが構成するレ
ジスタ（Ｒ１〜Ｒｎ）に記憶される（タイミング３０
１）。

【００３３】次のスキャンサイクルの開始前にリセット
信号によりレジスタ（Ｓ１〜Ｓｎ）がクリアされてから
再びクロック信号に合わせて変化し、スキャンサイクル
の最終の値「Ｚ」がレジスタ（Ｒ１〜Ｒｎ）に記憶され
た値「Ｚ］と比較され、その比較結果が一致するため、
正常であることを示す値が正誤判定信号に出力される
（タイミング３０２）。

【００３４】さらに、次のスキャンサイクルの開始前に
リセット信号によりレジスタ（Ｓ１〜Ｓｎ）がクリアさ
れてから再びクロック信号に合わせて変化し、今度はス
キャンサイクルの最終の値「Ｇ」がレジスタ（Ｒ１〜Ｒ
ｎ）に記憶された値「Ｚ］と比較され、その比較結果が
不一致となるため、異常が発生したことを示す値が正誤
判定信号に出力され（タイミング３０３）、ストレス印
加時に異常が発生したことがわかる。

【００３５】このように、本実施の形態の半導体装置に
よれば、スキャンチェーンの出力を比較するための期待
値を予め算出して記憶させておく必要がなく、ストレス
印加によって半導体装置に異常が発生したかどうかの試
験をすることができる。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
半導体装置のストレス印加試験において、スキャンチェ
ーンの出力を期待値と比較することにより異常発生を判
定する際に、期待値記憶手段により期待値を試験動作中
に生成するため、予め期待値を算出して記憶させておく
必要がなく、ストレス印加試験を実施することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体装置の試験
方法を示す図。

【図２】本発明の一実施の形態に係る半導体装置の試験
回路の構成を示すブロック図。

【図３】本発明の一実施の形態に係る半導体装置の試験
回路の動作を示すタイミング図。

【図４】従来の半導体装置の試験方法を説明する図。

【符号の説明】

１００、２００、４００ 試験対象回路 １０１、２０１、４０１ 試験結果圧縮回路 １０２、２０２、４０２ 期待値記憶回路 １０３、２０３、４０３ 正誤判定回路 １１０、２１０、４１０ 入力信号 １１１、２１１、４１１ クロック信号 １１２、２１２、４１２ リセット信号 １１３、２１３、４１３ 試験制御信号 １１４、２１４、４１４ 正誤判定信号 １１５、２１５、４１５ 試験対象回路からの出力 １１６、２１６、４１６ 試験結果圧縮回路からの出力 １１７、２１７、４１７ 期待値圧縮回路からの出力 １１８、２１８ ストレス印加制御信号 ３０１ 結果記憶タイミング ３０２ 正常判定タイミング ３０３ 異常判定タイミング

Claims (5)

【特許請求の範囲】
1. 【請求項１】 スキャンテスト用の複数のスキャンチェ
   ーンを有する試験対象回路を試験するための半導体装置
   の試験回路であって、 前記複数のスキャンチェーンからの出力データを論理圧
   縮する試験結果圧縮手段と、 前記試験結果圧縮手段による論理圧縮値を特定タイミン
   グの制御信号により記憶する期待値記憶手段と、 前記試験結果圧縮手段による論理圧縮値と前記期待値記
   憶手段に記憶された期待値との比較により前記試験対象
   回路の異常動作を検出する正誤判定手段と、を具備する
   ことを特徴とする半導体装置の試験回路。
2. 【請求項２】 前記試験結果圧縮手段は、 複数個のフリップフロップと、 前記各フリップフロップの前段に配置される複数個の２
   入力排他的論理和ゲートと、 最終段のフリップフロップの出力と途中段のフリップフ
   ロップの出力とからフィードバック情報を生成するフィ
   ードバック情報生成手段とを備え、 前記各フリップフロップにはそれぞれの前段の２入力排
   他的論理和ゲートの出力が入力され、最初段のフリップ
   フロップの前段に位置する２入力排他的論理和ゲートを
   除く各２入力排他的論理和ゲートの第１の入力にはそれ
   ぞれの前段のフリップフロップの出力が入力され、最初
   段のフリップフロップの前段に位置する２入力排他的論
   理和ゲートの第１の入力には前記フィードバック情報生
   成手段の出力が入力され、各２入力排他的論理和ゲート
   の第２の入力には前記試験対象回路の複数のスキャンチ
   ェーンからの出力が入力され、前記複数個のフリップフ
   ロップの各出力が前記試験結果圧縮手段による論理圧縮
   値を与えることを特徴とする請求項１記載の半導体装置
   の試験回路。
3. 【請求項３】 前記期待値記憶手段は前記試験結果圧縮
   手段に備えている複数個のフリップフロップからの出力
   がそれぞれ入力する複数個のフリップフロップで構成さ
   れ、前記特定タイミングはスキャンテストの１サイクル
   においてスキャンチェーンからの最後の出力データを含
   む論理圧縮値が前記試験結果圧縮手段から得られるタイ
   ミングであることを特徴とする請求項２記載の半導体装
   置の試験回路。
4. 【請求項４】 前記正誤判定手段は、 第１の入力には前記試験結果圧縮手段に備えられた複数
   個のフリップフロップの出力が入力し、第２の入力には
   前記期待値記憶手段に備えられた複数個のフリップフロ
   ップの出力が入力する複数の２入力排他的論理和ゲート
   と、 前記複数の２入力排他的論理和ゲートの出力が入力する
   複数入力論理和ゲートと、 前記複数入力論理和ゲートの出力が前記特定タイミング
   の制御信号により入力する１個のフリップフロップと、
   で構成されることを特徴とする請求項３記載の半導体装
   置の試験回路。
5. 【請求項５】 スキャンテスト用の複数のスキャンチェ
   ーンを有する試験対象回路を試験するための半導体装置
   の試験方法であって、 前記複数のスキャンチェーンからの出力データに順次論
   理圧縮処理を施して論理圧縮値を得、スキャンテストの
   １サイクルにおいてスキャンチェーンからの最後の出力
   データを含む論理圧縮値が得られるタイミングで、前記
   論理圧縮値を期待値として記憶すると同時に、前記論理
   圧縮値と１サイクル前のスキャンテストにおいて記憶さ
   れた前記期待値とを比較することにより前記試験対象回
   路の異常動作を検出することを特徴とする半導体装置の
   試験方法。