JP2002158570A - クロック異常検出回路 - Google Patents
クロック異常検出回路Info
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Abstract
(57)【要約】
【課題】監視対象クロック信号よりも周波数の高い検出
用クロック信号を必要とせずクロック信号の異常を検出
してアラームを生成するクロック異常検出回路を提供す
る。 【解決手段】被検出クロック信号（周期ｔ）を２分周
する分周回路１１、この分周回路１１からの分周出力信
号を、例えば（ｔ×１．５）遅延する遅延回路１２、
分周出力信号を回路１２からの遅延回路１２から出力さ
れる遅延信号およびその反転信号でクロックされるＤ
−ＦＦ１４、１５およびこれら両Ｄ−ＦＦ１４、１５の
出力信号およびを入力とし、、アラーム信号を出
力するＯＲ回路１６により構成される。
用クロック信号を必要とせずクロック信号の異常を検出
してアラームを生成するクロック異常検出回路を提供す
る。 【解決手段】被検出クロック信号（周期ｔ）を２分周
する分周回路１１、この分周回路１１からの分周出力信
号を、例えば（ｔ×１．５）遅延する遅延回路１２、
分周出力信号を回路１２からの遅延回路１２から出力さ
れる遅延信号およびその反転信号でクロックされるＤ
−ＦＦ１４、１５およびこれら両Ｄ−ＦＦ１４、１５の
出力信号およびを入力とし、、アラーム信号を出
力するＯＲ回路１６により構成される。
Description
【０００１】
【発明の属する技術分野】本発明はクロック異常検出回
路、特にデジタル通信等で使用するクロック信号のパル
ス欠落やクロック断を検出してアラーム信号を出力する
クロック異常検出回路に関する。
路、特にデジタル通信等で使用するクロック信号のパル
ス欠落やクロック断を検出してアラーム信号を出力する
クロック異常検出回路に関する。
【０００２】
【従来の技術】デジタル回路の動作にはクロック信号が
不可欠であり、クロック信号が遮断したりクロック信号
が欠落するとデジタル回路は正常動作をすることができ
ない。そこで、斯かるデジタル回路、例えばデジタル通
信回路等では、クロック異常を検出し、必要な警報を発
するクロック異常検出回路を備えるのが一般的である。
不可欠であり、クロック信号が遮断したりクロック信号
が欠落するとデジタル回路は正常動作をすることができ
ない。そこで、斯かるデジタル回路、例えばデジタル通
信回路等では、クロック異常を検出し、必要な警報を発
するクロック異常検出回路を備えるのが一般的である。
【０００３】この種のクロック信号のパルス欠落又はク
ロック断を検出するクロック異常検出回路の従来例は、
例えば特開平１−２８８９１４号公報の「クロック断検
出回路」および特開平５−３１３７８０号公報の「クロ
ック信号異常検出回路」等に開示されている。斯かる従
来のクロック異常検出回路のブロック図を、図９に示
す。即ち、分周器１、シフトレジスタ２、一致回路３お
よびフリップフロップ（以下、ＦＦという）４から構成
される。分周器１には被検出クロックが入力され、分周
された出力信号（分周信号）をシフトレジスタ２および
一致回路３に入力する。また、シフトレジスタ２および
ＦＦ４には、被検出クロック信号とは別の検出用クロッ
ク信号が入力される。シフトレジスタ２の出力信号は、
一致回路３に入力され、一致回路３の出力は、ＦＦ４に
入力される。ＦＦ４は、クロック断検出（アラーム）信
号を出力する。
ロック断を検出するクロック異常検出回路の従来例は、
例えば特開平１−２８８９１４号公報の「クロック断検
出回路」および特開平５−３１３７８０号公報の「クロ
ック信号異常検出回路」等に開示されている。斯かる従
来のクロック異常検出回路のブロック図を、図９に示
す。即ち、分周器１、シフトレジスタ２、一致回路３お
よびフリップフロップ（以下、ＦＦという）４から構成
される。分周器１には被検出クロックが入力され、分周
された出力信号（分周信号）をシフトレジスタ２および
一致回路３に入力する。また、シフトレジスタ２および
ＦＦ４には、被検出クロック信号とは別の検出用クロッ
ク信号が入力される。シフトレジスタ２の出力信号は、
一致回路３に入力され、一致回路３の出力は、ＦＦ４に
入力される。ＦＦ４は、クロック断検出（アラーム）信
号を出力する。
【０００４】次に、図９に示す従来のクロック異常検出
回路の動作を説明する。分周器１は、監視対象クロック
（被検出クロック）信号を２分周した分周信号を出力す
る。シフトレジスタ２は、分周器１からの分周出力と検
出用クロック信号を受けて、検出用クロック信号が入力
する毎に分周回路１の出力を１段づつシフトする。一致
回路３は、分周器１から分周信号およびシフトレジスタ
２からｍ個の出力を受けて、ｍ番目の検出クロック信号
にて全ての入力値が同じ値であった場合に、一定レベル
の値を出力する。ＦＦ４は、一致回路３の一定レベル値
の出力および検出用クロック信号が入力された場合に、
次の（ｍ＋１）番目の検出クロック信号において、クロ
ック断検出信号を出力する。即ち、監視対象クロック信
号を分周器１により２分周した信号を、検出用クロック
信号でサンプリングし、サンプリングした結果が（ｍ＋
１）回連続して一致したか否かを監視することにより、
クロック断を検出する。
回路の動作を説明する。分周器１は、監視対象クロック
（被検出クロック）信号を２分周した分周信号を出力す
る。シフトレジスタ２は、分周器１からの分周出力と検
出用クロック信号を受けて、検出用クロック信号が入力
する毎に分周回路１の出力を１段づつシフトする。一致
回路３は、分周器１から分周信号およびシフトレジスタ
２からｍ個の出力を受けて、ｍ番目の検出クロック信号
にて全ての入力値が同じ値であった場合に、一定レベル
の値を出力する。ＦＦ４は、一致回路３の一定レベル値
の出力および検出用クロック信号が入力された場合に、
次の（ｍ＋１）番目の検出クロック信号において、クロ
ック断検出信号を出力する。即ち、監視対象クロック信
号を分周器１により２分周した信号を、検出用クロック
信号でサンプリングし、サンプリングした結果が（ｍ＋
１）回連続して一致したか否かを監視することにより、
クロック断を検出する。
【０００５】
【発明が解決しようとする課題】上述した従来のクロッ
ク異常検出回路では、被検出クロック信号よりも周波数
の高い検出用クロック信号が必要である。従って、被検
出クロック信号の周波数が高い場合には更に高周波の検
出用クロック信号が必要となるので、実施困難か実用的
でない。
ク異常検出回路では、被検出クロック信号よりも周波数
の高い検出用クロック信号が必要である。従って、被検
出クロック信号の周波数が高い場合には更に高周波の検
出用クロック信号が必要となるので、実施困難か実用的
でない。
【０００６】
【発明の目的】従って、本発明の目的は、被検出クロッ
ク信号よりも周波数の高い検出用クロック信号を必要と
せず且つ簡単な回路構成でクロック異常を検出可能にす
るクロック異常検出回路を提供することである。
ク信号よりも周波数の高い検出用クロック信号を必要と
せず且つ簡単な回路構成でクロック異常を検出可能にす
るクロック異常検出回路を提供することである。
【０００７】
【課題を解決するための手段】本発明のクロック異常検
出回路は、被検出クロック信号のパルス欠落やクロック
断を検出してアラーム信号を出力する回路であって、ク
ロック信号を分周して分周信号を生成する分周回路と、
この分周信号を遅延させた遅延信号を生成する遅延回路
と、この遅延信号の立ち上がりおよび立ち下がり時点の
分周信号を保持する１対のＤ型フリップフロップとを備
え、これらＤ型フリップフロップの出力信号に基づいて
アラーム信号を出力する。
出回路は、被検出クロック信号のパルス欠落やクロック
断を検出してアラーム信号を出力する回路であって、ク
ロック信号を分周して分周信号を生成する分周回路と、
この分周信号を遅延させた遅延信号を生成する遅延回路
と、この遅延信号の立ち上がりおよび立ち下がり時点の
分周信号を保持する１対のＤ型フリップフロップとを備
え、これらＤ型フリップフロップの出力信号に基づいて
アラーム信号を出力する。
【０００８】また、本発明によるクロック異常検出回路
の好適実施形態によると、１対のＤ型フリップフロップ
には、遅延信号を相互に位相反転させた信号をクロック
端子に入力する。遅延回路の遅延時間は、遅延信号の立
ち上がりおよび立ち下がり時点が、クロック信号の立ち
下がり時点と略一致するよう、例えばクロック信号の周
期の１．５倍に選定する。遅延回路として、直列接続さ
れた１個以上のディレイバッファを使用する。更に、１
対のＤ型フリップフロップの出力信号を入力する論理和
ゲート（ＯＲ回路）を使用する。
の好適実施形態によると、１対のＤ型フリップフロップ
には、遅延信号を相互に位相反転させた信号をクロック
端子に入力する。遅延回路の遅延時間は、遅延信号の立
ち上がりおよび立ち下がり時点が、クロック信号の立ち
下がり時点と略一致するよう、例えばクロック信号の周
期の１．５倍に選定する。遅延回路として、直列接続さ
れた１個以上のディレイバッファを使用する。更に、１
対のＤ型フリップフロップの出力信号を入力する論理和
ゲート（ＯＲ回路）を使用する。
【０００９】
【発明の実施の形態】以下、本発明によるクロック異常
検出回路の好適実施形態の構成および動作を、添付図面
を参照して詳細に説明する。
検出回路の好適実施形態の構成および動作を、添付図面
を参照して詳細に説明する。
【００１０】先ず、図１は、本発明によるクロック異常
検出回路の好適実施形態の構成を示す。このクロック異
常検出回路１０は、２分周回路１１、遅延回路１２、反
転回路１３、Ｄ型フリップフロップ（以下、Ｄ−ＦＦと
いう）１４、１５および論理和ゲート（以下、ＯＲ回路
という）１６から構成される。２分周回路１１には、被
検出クロック信号（以下、単にクロック信号という）
が入力される。この２分周回路１１から出力される分周
信号は、遅延回路１２と、Ｄ−ＦＦ１４およびＤ−Ｆ
Ｆ１５のデータ端子Ｄに入力される。遅延回路１２から
出力される遅延信号は、Ｄ−ＦＦ１４のクロック端子
および反転回路１３に入力される。そして、これら両Ｄ
―ＦＦ１４、１５の出力信号およびは、ＯＲ回路１
６に入力され、このＯＲ回路１６からアラーム信号（又
はクロック異常検出信号）が出力される。
検出回路の好適実施形態の構成を示す。このクロック異
常検出回路１０は、２分周回路１１、遅延回路１２、反
転回路１３、Ｄ型フリップフロップ（以下、Ｄ−ＦＦと
いう）１４、１５および論理和ゲート（以下、ＯＲ回路
という）１６から構成される。２分周回路１１には、被
検出クロック信号（以下、単にクロック信号という）
が入力される。この２分周回路１１から出力される分周
信号は、遅延回路１２と、Ｄ−ＦＦ１４およびＤ−Ｆ
Ｆ１５のデータ端子Ｄに入力される。遅延回路１２から
出力される遅延信号は、Ｄ−ＦＦ１４のクロック端子
および反転回路１３に入力される。そして、これら両Ｄ
―ＦＦ１４、１５の出力信号およびは、ＯＲ回路１
６に入力され、このＯＲ回路１６からアラーム信号（又
はクロック異常検出信号）が出力される。
【００１１】図１に示すクロック異常検出回路１０にお
いて、２分周回路１１は、周期ｔのクロック信号を２
分周、即ち周波数を１／２に分周する分周信号を生成
する。遅延回路１２は、この分周信号を（ｔ×１．
５）遅延した遅延信号を生成する。Ｄ―ＦＦ１４は、
遅延信号の立ち上がり時点における分周信号の値を
取り込み、信号をＯＲ回路１６の一方の入力端子に出
力する。一方、Ｄ―ＦＦ１５は、遅延信号の立ち下が
り時点における分周信号の値を取り込み、信号をＯ
Ｒ回路１６の他方の入力端子に出力する。遅延回路１２
から出力される遅延信号の遅延時間は、この遅延信号
の立ち上がりおよび立ち下がり時点が、クロック信号
の立ち下がり時点と略一致するように、例えば（ｔ×
１．５）に選定される。
いて、２分周回路１１は、周期ｔのクロック信号を２
分周、即ち周波数を１／２に分周する分周信号を生成
する。遅延回路１２は、この分周信号を（ｔ×１．
５）遅延した遅延信号を生成する。Ｄ―ＦＦ１４は、
遅延信号の立ち上がり時点における分周信号の値を
取り込み、信号をＯＲ回路１６の一方の入力端子に出
力する。一方、Ｄ―ＦＦ１５は、遅延信号の立ち下が
り時点における分周信号の値を取り込み、信号をＯ
Ｒ回路１６の他方の入力端子に出力する。遅延回路１２
から出力される遅延信号の遅延時間は、この遅延信号
の立ち上がりおよび立ち下がり時点が、クロック信号
の立ち下がり時点と略一致するように、例えば（ｔ×
１．５）に選定される。
【００１２】次に、クロック異常検出回路１０の動作を
図２〜図４のタイミングチャートを参照して説明する。
これら図２〜図４において、〜は、上述した信号
〜に対応する。先ず、図２は、クロック信号の「正
常」時のタイミングチャートを示す。分周信号は、図
２に示す如く、Ｈ（高）レベルのパルス幅がｔ（即ち、
クロック信号の１周期）、Ｌ（低）レベルのパルス幅
もｔとなる。従って、遅延回路１２により（ｔ×１．
５）時間遅延された遅延信号の立ち上がり時に分周信
号の値を取り込むＤ―ＦＦ１４の出力信号および
（ｔ×１．５）遅延した遅延信号の立ち下がり時に分
周信号の値を取り込むＤ―ＦＦ１５の反転出力信号
は、共にＬレベルを出力する。
図２〜図４のタイミングチャートを参照して説明する。
これら図２〜図４において、〜は、上述した信号
〜に対応する。先ず、図２は、クロック信号の「正
常」時のタイミングチャートを示す。分周信号は、図
２に示す如く、Ｈ（高）レベルのパルス幅がｔ（即ち、
クロック信号の１周期）、Ｌ（低）レベルのパルス幅
もｔとなる。従って、遅延回路１２により（ｔ×１．
５）時間遅延された遅延信号の立ち上がり時に分周信
号の値を取り込むＤ―ＦＦ１４の出力信号および
（ｔ×１．５）遅延した遅延信号の立ち下がり時に分
周信号の値を取り込むＤ―ＦＦ１５の反転出力信号
は、共にＬレベルを出力する。
【００１３】次に、図３および図４は、クロック信号
の「クロック（又はパルス）欠落」時のタイミングチャ
ートを示す。分周信号は、クロック欠落位置により、
図３に示す如く、Ｈレベルのパルス幅が（ｔ×２）以
上となるか又は図４に示す如く、Ｌレベルのパルス幅
が（ｔ×２）以上となる。即ち、図示の如く、欠落する
クロック数が１個の場合には、（ｔ×２）であるが、２
以上のクロック信号が欠落するとパルス幅は更に大きく
なる。異常時に、分周信号のＬレベルのパルス幅が
（ｔ×２）以上となった場合には、図３に示す如く、
（ｔ×１．５）遅延した遅延信号の立ち上がり時に分
周信号の値を取り込むＤ―ＦＦ１４の反転出力信号
がＨレベルとなる。
の「クロック（又はパルス）欠落」時のタイミングチャ
ートを示す。分周信号は、クロック欠落位置により、
図３に示す如く、Ｈレベルのパルス幅が（ｔ×２）以
上となるか又は図４に示す如く、Ｌレベルのパルス幅
が（ｔ×２）以上となる。即ち、図示の如く、欠落する
クロック数が１個の場合には、（ｔ×２）であるが、２
以上のクロック信号が欠落するとパルス幅は更に大きく
なる。異常時に、分周信号のＬレベルのパルス幅が
（ｔ×２）以上となった場合には、図３に示す如く、
（ｔ×１．５）遅延した遅延信号の立ち上がり時に分
周信号の値を取り込むＤ―ＦＦ１４の反転出力信号
がＨレベルとなる。
【００１４】また、異常時に、分周信号のＨレベルの
パルス幅が（ｔ×２）以上となった場合には、図４に示
す如く、（ｔ×１．５）遅延した遅延信号の立ち下が
り時点で分周信号の値を取り込むＤ―ＦＦ１５の出力
信号がＨレベルとなる。ＯＲ回路１６が出力するアラ
ーム信号は、Ｄ―ＦＦ１４の出力信号がＨレベル又
は／およびＤ―ＦＦ１５の出力信号がＨレベルの場合
に、Ｈレベルを出力する。上述した構成により、クロッ
ク信号の欠落異常が確実に検出可能である。
パルス幅が（ｔ×２）以上となった場合には、図４に示
す如く、（ｔ×１．５）遅延した遅延信号の立ち下が
り時点で分周信号の値を取り込むＤ―ＦＦ１５の出力
信号がＨレベルとなる。ＯＲ回路１６が出力するアラ
ーム信号は、Ｄ―ＦＦ１４の出力信号がＨレベル又
は／およびＤ―ＦＦ１５の出力信号がＨレベルの場合
に、Ｈレベルを出力する。上述した構成により、クロッ
ク信号の欠落異常が確実に検出可能である。
【００１５】次に、図５は、図１に示す本発明のクロッ
ク異常検出回路の好適実施形態に基づく具体的回路構成
図示す。監視対象クロック信号の正常時の周波数を１
００ＭＨｚ、周期を１０ｎＳとする。図５に示す具体例
では、２分周回路１１としてＤ―ＦＦ２１、遅延回路１
２として複数のディレイバッファ２２および反転回路１
３としてＮＯＴ回路２３を使用する。Ｄ―ＦＦ２１は、
被検知又は監視対象となる周期１０ｎＳのクロック信号
を２分周し、正常時には、周期２０ｎＳの分周信号
を生成する。ディレイバッファ２２は、２分周信号を
１５ｎＳ遅延した遅延信号を生成する。Ｄ―ＦＦ１４
は、遅延信号の立ち上がり時点の２分周信号の値を
取り込む。一方、Ｄ―ＦＦ１５は、遅延信号の立下り
時点の２分周信号の値を取り込む。
ク異常検出回路の好適実施形態に基づく具体的回路構成
図示す。監視対象クロック信号の正常時の周波数を１
００ＭＨｚ、周期を１０ｎＳとする。図５に示す具体例
では、２分周回路１１としてＤ―ＦＦ２１、遅延回路１
２として複数のディレイバッファ２２および反転回路１
３としてＮＯＴ回路２３を使用する。Ｄ―ＦＦ２１は、
被検知又は監視対象となる周期１０ｎＳのクロック信号
を２分周し、正常時には、周期２０ｎＳの分周信号
を生成する。ディレイバッファ２２は、２分周信号を
１５ｎＳ遅延した遅延信号を生成する。Ｄ―ＦＦ１４
は、遅延信号の立ち上がり時点の２分周信号の値を
取り込む。一方、Ｄ―ＦＦ１５は、遅延信号の立下り
時点の２分周信号の値を取り込む。
【００１６】次に、図６〜図８のタイミングチャートを
参照して、図５に示すクロック異常検出回路の動作を説
明する。クロック信号が正常時には、２分周信号
は、図６に示す如く、Ｈレベルのパルス幅が１０ｎＳ且
つＬレベルのパルス幅も１０ｎＳとなる。従って、１５
ｎＳ遅延した遅延信号の立ち上がり時点で、２分周信
号の値を取り込むＤ―ＦＦ１４の出力信号および１
５ｎＳ遅延した遅延信号の立ち下がり時点で２分周信
号の値を取り込むＤ―ＦＦ１５の反転出力信号は、
Ｌレベルである。
参照して、図５に示すクロック異常検出回路の動作を説
明する。クロック信号が正常時には、２分周信号
は、図６に示す如く、Ｈレベルのパルス幅が１０ｎＳ且
つＬレベルのパルス幅も１０ｎＳとなる。従って、１５
ｎＳ遅延した遅延信号の立ち上がり時点で、２分周信
号の値を取り込むＤ―ＦＦ１４の出力信号および１
５ｎＳ遅延した遅延信号の立ち下がり時点で２分周信
号の値を取り込むＤ―ＦＦ１５の反転出力信号は、
Ｌレベルである。
【００１７】クロック信号のパルス欠落時には、欠落
クロック信号の位置により、２分周信号は、図７に示
す如く、Ｈレベルのパルス幅が２０ｎＳ以上となるか又
は図８に示す如く、Ｌレベルのパルス幅が２０ｎＳ以上
となる。異常時に、２分周信号のＬレベルのパルス幅
が２０ｎＳ以上となった場合には、図７に示す如く、１
５ｎＳ遅延した遅延信号の立ち上がり時に、２分周信
号の値を取り込むＤ―ＦＦ１４の反転出力信号がＨ
レベルとなる。
クロック信号の位置により、２分周信号は、図７に示
す如く、Ｈレベルのパルス幅が２０ｎＳ以上となるか又
は図８に示す如く、Ｌレベルのパルス幅が２０ｎＳ以上
となる。異常時に、２分周信号のＬレベルのパルス幅
が２０ｎＳ以上となった場合には、図７に示す如く、１
５ｎＳ遅延した遅延信号の立ち上がり時に、２分周信
号の値を取り込むＤ―ＦＦ１４の反転出力信号がＨ
レベルとなる。
【００１８】異常時には、２分周信号のＨレベルのパ
ルス幅が２０ｎＳ以上となった場合に、図８に示す如
く、１５ｎＳ遅延した遅延信号の立ち下がり時点で２
分周信号の値を取り込むＤ―ＦＦ１５の出力信号が
Ｈレベルとなる。ＯＲ回路１６は、Ｄ―ＦＦ１４の出力
信号がＨレベル又はＤ―ＦＦ１５の出力信号がＨレ
ベルの場合にＨレベルを出力する。これにより、クロッ
ク異常検出回路は、アラーム信号を出力する。
ルス幅が２０ｎＳ以上となった場合に、図８に示す如
く、１５ｎＳ遅延した遅延信号の立ち下がり時点で２
分周信号の値を取り込むＤ―ＦＦ１５の出力信号が
Ｈレベルとなる。ＯＲ回路１６は、Ｄ―ＦＦ１４の出力
信号がＨレベル又はＤ―ＦＦ１５の出力信号がＨレ
ベルの場合にＨレベルを出力する。これにより、クロッ
ク異常検出回路は、アラーム信号を出力する。
【００１９】以上、本発明によるクロック信号以上検出
回路の好適実施形態の構成および動作を詳述した。しか
し、斯かる実施形態は、本発明の単なる例示に過ぎず、
何ら本発明を限定するものではないことに留意された
い。本発明の要旨を逸脱することなく、特定用途に応じ
て種々の変形変更が可能であること、当業者には容易に
理解できよう。例えば、遅延回路１２は、遅延線その他
の遅延手段であっても良いこと勿論である。
回路の好適実施形態の構成および動作を詳述した。しか
し、斯かる実施形態は、本発明の単なる例示に過ぎず、
何ら本発明を限定するものではないことに留意された
い。本発明の要旨を逸脱することなく、特定用途に応じ
て種々の変形変更が可能であること、当業者には容易に
理解できよう。例えば、遅延回路１２は、遅延線その他
の遅延手段であっても良いこと勿論である。
【００２０】
【発明の効果】以上の説明から理解される如く、本発明
のクロック異常検出回路によれば、次の如き実用上の顕
著な効果が得られる。先ず、被検出又は監視対象クロッ
ク信号よりも周波数の高い監視用クロック信号を使用し
ないので、簡単な回路でクロックの欠落異常を検出可能
である。また、被検出クロック信号より高周波のクロッ
ク信号を必要としないので、高周波のクロックの異常検
出が可能である。更に、ＦＦ、遅延回路、反転回路およ
びＯＲ回路により構成可能であるので、回路構成が簡単
であり、ＩＣ（半導体集積回路）化が容易である。
のクロック異常検出回路によれば、次の如き実用上の顕
著な効果が得られる。先ず、被検出又は監視対象クロッ
ク信号よりも周波数の高い監視用クロック信号を使用し
ないので、簡単な回路でクロックの欠落異常を検出可能
である。また、被検出クロック信号より高周波のクロッ
ク信号を必要としないので、高周波のクロックの異常検
出が可能である。更に、ＦＦ、遅延回路、反転回路およ
びＯＲ回路により構成可能であるので、回路構成が簡単
であり、ＩＣ（半導体集積回路）化が容易である。
【図１】本発明によるクロック異常検出回路の好適実施
形態の構成図である。
形態の構成図である。
【図２】図１に示すクロック異常検出回路のクロック正
常時の動作を説明するタイミングチャートである。
常時の動作を説明するタイミングチャートである。
【図３】図１に示すクロック異常検出回路のクロック異
常（欠落）時のタイミングチャート（その１）である。
常（欠落）時のタイミングチャート（その１）である。
【図４】図１に示すクロック異常検出回路のクロック異
常（欠落）時のタイミングチャート（その２）である。
常（欠落）時のタイミングチャート（その２）である。
【図５】図１に示す本発明によるクロック異常検出回路
の好適実施形態の具体的回路構成図である。
の好適実施形態の具体的回路構成図である。
【図６】図５に示す回路のクロック正常時の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図７】図５に示す回路のクロック異常時の動作を説明
するタイミングチャート（その１）である。
するタイミングチャート（その１）である。
【図８】図５に示す回路のクロック異常時の動作を説明
するタイミングチャート（その２）である。
するタイミングチャート（その２）である。
【図９】従来のクロック異常検出回路の構成図である。
１１ ２分周回路 １２ 遅延回路 １３ 反転回路 １４、１５、２１ Ｄフリップフロップ（Ｄ−ＦＦ） １６ ＯＲ回路 ２２ ディレイバッファ ２３ ＮＯＴ（位相反転）回路
Claims (6)
- 【請求項１】被検出クロック信号のパルス欠落やクロッ
ク断を検出してアラーム信号を出力するクロック異常検
出回路において、 前記クロック信号を分周して分周信号を生成する分周回
路と、前記分周信号を遅延させた遅延信号を生成する遅
延回路と、前記遅延信号の立ち上がりおよび立ち下がり
時点の前記分周信号を保持する１対のＤ型フリップフロ
ップとを備え、該Ｄ型フリップフロップの出力信号に基
づいて前記アラーム信号を出力することを特徴とするク
ロック異常検出回路。 - 【請求項２】前記１対のＤ型フリップフロップには、前
記遅延信号を相互に位相反転させた信号をクロック端子
に入力することを特徴とする請求項１に記載のクロック
異常検出回路。 - 【請求項3】前記遅延回路の遅延時間は、前記遅延信号
の立ち上がりおよび立ち下がり時点が、前記クロック信
号の立ち下がり時点と略一致するよう選定することを特
徴とする請求項１又は２に記載のクロック異常検出回
路。 - 【請求項4】前記遅延回路の遅延時間は、前記クロック
信号の周期の１．５倍に選定することを特徴とする請求
項１又は２に記載のクロック異常検出回路。 - 【請求項5】前記遅延回路として直列接続された１個以
上のディレイバッファを使用することを特徴とする請求
項１乃至４の何れかに記載のクロック異常検出回路。 - 【請求項６】前記１対のＤ型フリップフロップの出力信
号を入力とする論理和ゲート（ＯＲ回路）を使用するこ
とを特徴とする請求項１乃至５の何れかに記載のクロッ
ク異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000349696A JP2002158570A (ja) | 2000-11-16 | 2000-11-16 | クロック異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000349696A JP2002158570A (ja) | 2000-11-16 | 2000-11-16 | クロック異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002158570A true JP2002158570A (ja) | 2002-05-31 |
Family
ID=18823050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000349696A Pending JP2002158570A (ja) | 2000-11-16 | 2000-11-16 | クロック異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002158570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227936A (ja) * | 2007-03-13 | 2008-09-25 | Nec Electronics Corp | クロック生成回路、クロック選択回路、及び半導体集積回路 |
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2000
- 2000-11-16 JP JP2000349696A patent/JP2002158570A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227936A (ja) * | 2007-03-13 | 2008-09-25 | Nec Electronics Corp | クロック生成回路、クロック選択回路、及び半導体集積回路 |
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