JPH07250049A - 冗長構成切替え方式 - Google Patents

Abstract

(57)【要約】 【目的】正常な信号のみを出力し続けることができ、異
常が下流側にまで影響することを防止することができる
精度の高い冗長構成切替え方式を提供する。 【構成】０系カード1-0 、１系カード1-1 では、主信号
処理回路１１で処理がなされたのちの主信号Ｓ３を１フ
レーム当りｎ行に分割し、各行毎のエラーチェックコー
ドＳ５をエラーチェックコード演算回路１３により求め
る。また多重回路１４により、ｉ行目に関するエラーチ
ェックコードＳ５を主信号Ｓ３のｉ＋１行目の先頭に挿
入し、主信号Ｓ７を生成する。系選択カード２では、メ
モリ回路２１により主信号Ｓ７をそれぞれ所定量遅延さ
せて主信号Ｓ８とするとともに、エラー検出回路２３に
て、主信号Ｓ７に挿入されたエラーチェックコードを用
いて各行のエラーの有無を判断し、その判断結果に基づ
いて切替え制御回路２４および切替え回路２２によりエ
ラーの生じていない側の主信号Ｓ８を１行毎に選択出力
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力されるデータに対
して所定の処理を施す処理部を複数設けて冗長構成をな
すとともに、この複数の処理部のそれぞれから出力され
るデータのいずれかを選択部により選択出力する場合の
冗長構成切替え方式に関する。

【０００２】

【従来の技術】例えば同期化ディジタルハイアラーキ
（ＳＤＨ：Synchronous Digital Hierarchy ）に適合し
た通信システムなどのように、障害の発生によりシステ
ムダウンとなることが許されないシステムにおいては、
各種の装置を冗長構成とすることにより高信頼性を実現
している。すなわち、同様な動作を行う処理部を複数設
けておき、これらのうちの正常なものを選択的に使用す
ることにより、一部の装置に障害が発生してもシステム
ダウンとなることを防止する構成をなしている。

【０００３】図６はこのような冗長構成（二重化構成）
をとった信号処理装置の構成を示す機能ブロック図であ
る。図中、10-0は０系カード、10-1は１系カードであ
り、ともに主信号処理回路11-0，11-1およびタイミング
生成回路60-0，60-1から構成された同一構成のものであ
る。これらの０系カード10-0および１系カード10-1は、
主信号処理回路11-0，11-1にて入力主信号S1-0，S1-1に
対して所定の処理を、タイミング生成回路60-0，60-1で
生成される主信号処理タイミング信号S2-0，S2-1に同期
して施す。そして主信号処理回路11-0，11-1での処理が
終了したのちの主信号S3-0，S3-1は、それぞれ系選択カ
ード２０へと入力される。ここで入力主信号S1-0と入力
主信号S1-1とは原則として同一（上流側において障害が
生じているときなどにおいて異なる場合もある）の信号
であり、また主信号処理回路11-0，11-1がそれぞれ行う
処理も同一である。

【０００４】系選択カード２０では、主信号S3-0，S3-1
はともに切替え回路２２に入力されており、この切替え
回路２２において切替え制御回路６１から与えられる切
替え制御信号S10 に応じて主信号S3-0，S3-1のいずれか
が選択され、系選択後の主信号S9として出力される。

【０００５】一方、主信号S3-0，S3-1はアラーム検出回
路62-0，62-1にも入力されており、ここで主信号の異常
の監視が、タイミング生成回路６３から与えられるアラ
ーム検出タイミング信号S61 に同期して行われている。
アラーム検出回路62-0，62-1は、主信号S3-0，S3-1のそ
れぞれに関する異常の有無を示すアラーム検出信号S62-
0 ，S62-1 を切替え制御部６１に与える。そして切替え
制御部６１は、主信号S3-0，S3-1のうちの正常である側
を切替え回路２２が選択するように切替え制御信号S10
を生成し、切替え回路２２に与えている。なお切替え制
御部６１は、タイミング生成回路２５で生成される切替
え制御タイミング信号S13 に同期して切替え制御信号S1
0 を生成する。

【０００６】かくしてこのような構成によれば、主信号
S3-0，S3-1のフレーム位相やビット位相を一致させてお
けば、選択している側の主信号に何らかの異常が発生し
た場合に、正常であるもう一方の主信号を主信号S9とし
て無瞬断で出力することができる。

【０００７】ところが、主信号S3-0，S3-1に異常が生じ
てからアラーム検出回路62-0，62-1がアラームを検出す
るまでには若干の時間を必要とし、この間には切替え回
路２２は異常が生じた側の主信号を選択し続けてしま
う。このため、エラーまたはアラームがそのまま下流側
に抜け出てしまうという不具合があった。

【０００８】

【発明が解決しようとする課題】以上のように従来は、
異常の検出に要する時間を考慮していなかったため、実
際に異常が発生した時点から系の切替えがなされるまで
にはエラーまたはアラームがそのまま下流側に抜け出て
しまうという不具合があった。

【０００９】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、正常な信号の
みを出力し続けることができ、異常が下流側にまで影響
してしまうことを防止することができる精度の高い冗長
構成切替え方式を提供することにある。

【００１０】

【課題を解決するための手段】以上の目的を達成するた
めに本発明は、例えば０系カードおよび１系カードなど
の複数の処理部はそれぞれ、処理前または処理後のデー
タを一定のブロックにブロック分けして各ブロックのデ
ータについてエラーチェックコードを生成する例えばエ
ラーチェックコード演算回路などのチェックコード生成
手段と、このチェックコード生成手段により生成された
エラーチェックコードを次のブロックのデータ中に付加
する例えば多重回路などのチェックコード付加手段とを
有し、エラーチェックコードをデータとともに例えば系
選択カードなどの選択部へと与えるようにし、また前記
選択部は、前記複数の処理部のそれぞれから与えられる
データを所定量遅延させる例えばメモリ回路などの遅延
手段と、前記複数の処理部のそれぞれから与えられるデ
ータに付加されているエラーチェックコードに基づいて
各ブロックにおけるデータエラーの有無を判断する例え
ばエラー検出回路などのエラーチェック手段とを有し、
前記遅延手段により遅延されたデータのうち、前記エラ
ーチェック手段によりエラー無しと判断されたデータを
選択出力するよう、ブロック単位で切替えを行うように
した。

【００１１】

【作用】このような手段を講じたことにより、複数の処
理部ではそれぞれ、処理前または処理後のデータが一定
のブロックにブロック分けされるとともに、各ブロック
のデータについてエラーチェックコードが生成され、こ
のエラーチェックコードが次のブロックのデータ中に付
加されて選択部へと出力される。また前記選択部では、
前記複数の処理部のそれぞれから与えられるデータが所
定量遅延されるとともに、前記複数の処理部のそれぞれ
から与えられるデータに付加されているエラーチェック
コードに基づいて各ブロックにおけるデータエラーの有
無が判断され、前記遅延手段により遅延されたデータの
うち、前記エラーチェック手段によりエラー無しと判断
されたデータを選択出力するよう、ブロック単位で切替
えが行われる。

【００１２】

【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図１は本実施例に係る冗長構成切替え方式
を適用して構成された信号処理装置の構成を示す機能ブ
ロック図である。なお、図６と同一部分には同一符号を
付している。また図１において、末尾の「-0」「-1」を
除いた符号が同一である部分は互いに同等なものであ
り、０系側に関するものには末尾に「-0」を、また１系
側に関するものには末尾に「-1」をそれぞれ付して区別
してある。そして以下では、特に０系側と１系側とを区
別する必要がある場合を除き、末尾の「-0」「-1」を省
略して説明する。

【００１３】図中、1-0 は０系カード、1-1 は１系カー
ドであり、ともに主信号処理回路１１、タイミング生成
回路１２、エラーチェックコード演算回路（ＥＣＣ演算
回路）１３および多重回路１４から構成された同一構成
のものである。

【００１４】主信号処理回路１１は、入力主信号Ｓ１に
対して所定の処理を、タイミング生成回路１２で生成さ
れる主信号処理タイミング信号Ｓ２に同期して施し、処
理後の主信号Ｓ３をエラーチェックコード演算回路１３
および多重回路１４にそれぞれ与える。なお、入力主信
号S1-0と入力主信号S1-1とは原則として同一（障害が生
じているときなどにおいて異なる場合もある）の信号で
あり、また主信号処理回路11-0，11-1がそれぞれ行う処
理も同一である。

【００１５】エラーチェックコード演算回路１３は、主
信号Ｓ３に関して所定のエラーチェックコードを求める
ための演算をタイミング生成回路１２で生成されるエラ
ーチェックコード演算タイミング信号Ｓ４に同期して行
い、求めたエラーチェックコードＳ５を多重回路１４に
与える。

【００１６】多重回路１４は、エラーチェックコードＳ
５を主信号Ｓ３の所定の位置に挿入する処理をタイミン
グ生成回路１２で生成されるエラーチェックコード挿入
タイミング信号Ｓ６に同期して行う。そして多重回路１
４は、エラーチェックコードＳ５を挿入したのちの主信
号Ｓ７を系選択カード２へと与える。

【００１７】系選択カード２は、メモリ回路21-0，21-
1、切替え回路２２、エラー検出回路23-0，23-1、切替
え制御回路２４およびタイミング生成回路２５からな
る。メモリ回路21-0，21-1には、０系カード1-0 および
１系カード1-1 からそれぞれ出力された主信号S7-0，S7
-1がそれぞれ入力されており、この主信号S7-0，S7-1を
所定量遅延させたのちに主信号S8-0，S8-1として切替え
回路２２へと与える。

【００１８】切替え回路２２は、切替え制御回路２４か
ら与えられる切替え制御信号S10 に応じて主信号S8-0，
S8-1のいずれかを選択し、系選択後の主信号S9として出
力する。

【００１９】エラー検出回路23-0，23-1には、０系カー
ド1-0 および１系カード1-1 からそれぞれ出力された主
信号S7-0，S7-1がそれぞれ入力されており、この主信号
S7-0，S7-1中に挿入されているエラーチェックコードに
基づいてのエラーの有無の監視をタイミング生成回路２
５が生成するエラーチェックタイミング信号S11 に同期
して行う。そしてエラー検出回路23-0，23-1は、エラー
の有無を示すエラー検出信号S12-0 ，S12-1 を切替え制
御回路２４へと与える。

【００２０】切替え制御部２４は、主信号S7-0，S7-1の
うちの正常であるものに対応する主信号S8-0，S8-1を切
替え回路２２が選択するように切替え制御信号S10 を生
成し、切替え回路２２に与える。なお切替え制御部２４
は、切替え制御信号S10 をタイミング生成回路２５で生
成される切替え制御タイミング信号S13 に同期して生成
する。

【００２１】次に以上のように構成された信号処理装置
の動作を説明する。まず本実施例の信号処理装置では、
主信号の本来のフレーム構成における１フレームを、図
２に示すようにｎブロック（ｎ行）に分割して管理す
る。なお、主信号としては、例えばＳＤＨに準拠したフ
レーム構成の信号が取り扱われるが、ＳＤＨフレームに
おいては１フレームが９行により構成されているので、
ｎを“９”とし、ＳＤＨフレームの９行のそれぞれをそ
のまま１ブロックとして利用することができる。

【００２２】さて、主信号処理回路１１で処理されたの
ちの主信号Ｓ３は、エラーチェックコード演算回路１３
にて、各行毎にエラーチェックコードを求めるための演
算が行われ、エラーチェックコードＳ５が生成される。
なおＳＤＨ信号の場合、各行がセクションオーバヘッド
部分と主信号部分とにより構成されているので、上記演
算は主信号部分についてのみ行う。

【００２３】主信号処理回路１１で処理されたのちの主
信号Ｓ３は、多重回路１４にも入力されており、ここで
各行に対し、エラーチェックコード演算回路１３にて求
められた１つ前の行に関するエラーチェックコードＳ５
が付加される。エラーチェックコードＳ５は、例えば図
２に示すように、主信号Ｓ３の各行の先頭に設定したエ
ラーチェックコード部分に挿入される。すなわち図３に
示すように、ｉ行目の主信号部分に関して求めたエラー
チェックコードＳ５は、次のｉ＋１行目の先頭に付加さ
れる。なお主信号Ｓ３がＳＤＨ信号の場合には、エラー
チェックコード部分としてはセクションオーバヘッド部
分をそのまま利用することができる。

【００２４】このようにして０系カード1-0 および１系
カード1-1 において、エラーチェックコードが付加され
た主信号S7-0，S7-1がそれぞれ生成され、系選択カード
２へと与えられる。

【００２５】系選択カード２では、主信号S7-0，S7-1は
メモリ回路21-0，21-1にて１／ｎフレーム分、すなわち
１行分の遅延が施され、主信号S8-0，S8-1として切替え
回路２２へと出力される。

【００２６】一方、エラー検出回路23-0，23-1では、主
信号S7-0，S7-1の各行の主信号部分に対して、それぞれ
エラーチェックコード演算回路１３と同様な演算を行
う。そして、ｉ−１行目に関する演算結果を次の行（ｉ
行目）に挿入されているエラーチェックコードと比較す
ることによって、ｉ−１行目のエラーの有無を検出す
る。そしてエラー検出回路23-0，23-1は、エラーの有無
に応じてエラー検出信号S12-0 ，S12-1 の状態を変化さ
せる。具体的には、例えば図４に示す状態において主信
号S7-0中のＡ行目のデータA-0 でエラーが生じていたと
すると、エラー検出回路23-0は同図に示すように、Ｂ行
目の先頭に付加されたエラーチェックコードを用いてこ
の旨を検出したのち、次の行（Ｂ行目）に関してエラー
がないことを検出するまでの期間（１行分に相当する期
間）に、エラー検出信号S12-0 をエラー有りを示す
「Ｈ」レベルとする。また例えば図４に示す状態におい
て主信号S7-1中のＢ行目のデータB-1 でエラーが生じて
いたとすると、エラー検出回路23-1は同図に示すよう
に、Ｃ行目の先頭に付加されたエラーチェックコードを
用いてこの旨を検出したのち、次の行（Ｃ行目）に関し
てエラーがないことを検出するまでの期間（１行分に相
当する期間）に、エラー検出信号S12-1 をエラー有りを
示す「Ｈ」レベルとする。

【００２７】切替え制御回路２４では、エラー検出信号
S12-0 ，S12-1 に基づき、切替え回路２２が選択してい
る系に対応するエラー検出信号Ｓ１２がエラー有りを示
す「Ｈ」レベルに変わったことに応じて、切替え回路２
２に他方の系を選択させるように切替え制御信号Ｓ１０
を変化させる。かくして図４に示す状態にあっては、切
替え制御信号Ｓ１０は、主信号Ｓ７のＢ行目が系選択カ
ード２に入力されている期間においては主信号S8-1を、
その他の期間は主信号S8-0をそれぞれ選択させる信号と
なる。

【００２８】切替え回路２２では、主信号S8-0，S8-1の
うちの切替え制御信号Ｓ１０で指定されたものが選択さ
れ、系選択後の主信号S9として出力される。ところで、
図４に示す状態において主信号S7-0にエラーが生じてい
るのは、Ａ行目の期間のデータA-0 であるのに対し、こ
の主信号S7-0に対応する主信号S8-0側を選択せずに主信
号S8-1側が選択されるのは主信号S7-0のＢ行目が系選択
カード２に入力されている期間となっており、遅延して
いる。これは、Ａ行目に関するエラー検出に、Ｂ行目の
先頭に付加したエラーチェックコードを用いるためであ
り、他の行についても同様に遅延が生じる。

【００２９】そこで、切替え回路２２に入力する主信号
S8-0，S8-1を、前述したようにメモリ回路21-0，21-1に
て主信号S7-0，S7-1を１／ｎフレーム分、すなわち１行
分遅延させることにより、切替え回路２２における主信
号S8-0，S8-1と切替え制御信号Ｓ１０とのタイミングを
合わせている。これにより、系選択後の主信号S9として
は図４に示すように、主信号S8-0，S8-1のうちのエラー
が生じていないデータを組み合わせてなり、かつデータ
の瞬断や欠落も生じていない、エラーフリーの信号が得
られる。

【００３０】このように本実施例は、０系カード1-0 お
よび１系カード1-1 では、主信号を１フレーム当りｎ行
に分割するとともに、各行毎にエラーチェックコードを
求め、主信号に付加して出力する。そして系選択カード
２では、０系カード1-0 および１系カード1-1 のそれぞ
れから与えられる主信号Ｓ７に関し、付加されているエ
ラーチェックコードを用いてのエラー検出を１行毎に行
うとともに、このエラー検出の結果に基づいて１行分遅
延した主信号S8-0，S8-1の選択を１行毎に行う。

【００３１】従って、主信号S8-0，S8-1は、１行毎にエ
ラーの検出が行われたのちに、その結果に基づいてエラ
ーの無いものが選択出力されるので、エラーの生じてい
る信号がそのまま下流に出力されてしまうことがない。

【００３２】しかも本実施例では、１フレームをｎ行に
分割し、各行についてエラーの検出を行っていることに
より、エラーの有無を常に一定の遅延で判断することが
でき、主信号を一定時間（１行分の期間）、一律に遅延
させるだけでエラーの有無の判定結果と主信号とのタイ
ミングを合わせることができ、上述のような選択処理を
容易に実現できる。なお、１フレームの分割数ｎを大き
くするほど、メモリ回路２１の容量、つまり主信号の遅
延時間を小さくすることができる。

【００３３】なお、本発明は上記実施例に限定されるも
のではない。例えば上記実施例では、０系カード1-0 お
よび１系カード1-1 では、主信号処理回路１１にて処理
が施されたのちの主信号Ｓ３に対してエラーチェックコ
ードＳ５を挿入しているが、主信号処理回路１１での処
理により主信号のフレームフォーマットが変化しない場
合には、エラーチェックコードを挿入したのちの主信号
に対して主信号処理回路１１にて処理を施すようにして
も良い。

【００３４】すなわち図５に示すように、エラーチェッ
クコード演算回路１３では入力主信号Ｓ１に関するエラ
ーチェックコードＳ５を求め、これを入力主信号Ｓ１に
対して付加したのちに、このエラーチェックコードＳ５
を付加した主信号Ｓ５１を主信号処理回路１１に与え
る。そして主信号処理回路１１で処理されたのちの主信
号を、主信号Ｓ７として系選択カード２へと与える。

【００３５】このように構成することにより、０系カー
ド1-0 および１系カード1-1 の動作監視をも系選択カー
ド２において行うことができるようになる。なお、前記
実施例の場合には、０系カード1-0 および１系カード1-
1 の動作監視を行う場合には、監視手段を別途設けて行
う必要がある。このほか、本発明の要旨を逸脱しない範
囲で種々の変形実施が可能である。

【００３６】

【発明の効果】本発明によれば、例えば０系カードおよ
び１系カードなどの複数の処理部はそれぞれ、処理前ま
たは処理後のデータを一定のブロックにブロック分けし
て各ブロックのデータについてエラーチェックコードを
生成する例えばエラーチェックコード演算回路などのチ
ェックコード生成手段と、このチェックコード生成手段
により生成されたエラーチェックコードを次のブロック
のデータ中に付加する例えば多重回路などのチェックコ
ード付加手段とを有し、エラーチェックコードをデータ
とともに例えば系選択カードなどの選択部へと与えるよ
うにし、また前記選択部は、前記複数の処理部のそれぞ
れから与えられるデータを所定量遅延させる例えばメモ
リ回路などの遅延手段と、前記複数の処理部のそれぞれ
から与えられるデータに付加されているエラーチェック
コードに基づいて各ブロックにおけるデータエラーの有
無を判断する例えばエラー検出回路などのエラーチェッ
ク手段とを有し、前記遅延手段により遅延されたデータ
のうち、前記エラーチェック手段によりエラー無しと判
断されたデータを選択出力するよう、ブロック単位で切
替えを行うようにしたので、正常な信号のみを出力し続
けることができ、異常が下流側にまで影響してしまうこ
とを防止することができる精度の高い冗長構成切替え方
式となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る冗長構成切替え方式を
適用して構成された信号処理装置の構成を示す機能ブロ
ック図。

【図２】図１に示す装置内での受渡しフレーム構成の一
例を示す図。

【図３】エラーチェックコードの付加状態を示す図。

【図４】図１中の各信号のタイムチャート。

【図５】図１中の０系カード1-0 および１系カード1-1
の変形構成例を示す機能ブロック図。

【図６】従来技術を説明する図。

【符号の説明】

1-0 …０系カード 1-1 …１系カード １１（11-0，11-1）…主信号処理回路 １２（12-0，12-1）…タイミング生成回路 １３（13-0，13-1）…エラーチェックコード演算回路
（ＥＣＣ演算回路） １４（14-0，14-1）…多重回路 ２…系選択カード ２１（21-0，21-1）…メモリ回路 ２２…切替え回路 ２３（23-0，23-1）…エラー検出回路 ２４…切替え制御回路 ２５…タイミング生成回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力されるデータに対して所定の処理を
   施す処理部を複数設けて冗長構成をなすとともに、この
   複数の処理部のそれぞれから出力されるデータのいずれ
   かを選択部により選択出力する場合の冗長構成切替え方
   式において、 前記複数の処理部はそれぞれ、処理前または処理後のデ
   ータを一定のブロックにブロック分けして各ブロックの
   データについてエラーチェックコードを生成するチェッ
   クコード生成手段と、このチェックコード生成手段によ
   り生成されたエラーチェックコードを次のブロックのデ
   ータ中に付加するチェックコード付加手段とを有し、エ
   ラーチェックコードをデータとともに前記選択部へと与
   えるようにし、 また前記選択部は、前記複数の処理部のそれぞれから与
   えられるデータを所定量遅延させる遅延手段と、前記複
   数の処理部のそれぞれから与えられるデータに付加され
   ているエラーチェックコードに基づいて各ブロックにお
   けるデータエラーの有無を判断するエラーチェック手段
   とを有し、前記遅延手段により遅延されたデータのう
   ち、前記エラーチェック手段によりエラー無しと判断さ
   れたデータを選択出力するよう、ブロック単位で切替え
   を行うようにしたことを特徴とする冗長構成切替え方
   式。