JP3114688B2 - パスパタン監視回路 - Google Patents
パスパタン監視回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、パスパタン監視回
路に係わり、詳細にはパスパタンを挿入するようにした
パスパタン監視回路に関する。
路に係わり、詳細にはパスパタンを挿入するようにした
パスパタン監視回路に関する。
【０００２】
【従来の技術】従来、例えば網切替装置などの伝送装置
では、装置内の故障を監視するためにパスパタンが用い
られている。このパスパタンは、例えばフレーム構成さ
れた入力データ信号中に予め決められた位置にパスパタ
ンとして特定のパタンを挿入して監視対象となる伝送パ
スに入力させる。そして、監視対象となる伝送パスを介
して出力されたパタンと予め設定されたパスパタンとを
比較して、不一致のときにアラーム信号を出力して故障
監視を行う。
では、装置内の故障を監視するためにパスパタンが用い
られている。このパスパタンは、例えばフレーム構成さ
れた入力データ信号中に予め決められた位置にパスパタ
ンとして特定のパタンを挿入して監視対象となる伝送パ
スに入力させる。そして、監視対象となる伝送パスを介
して出力されたパタンと予め設定されたパスパタンとを
比較して、不一致のときにアラーム信号を出力して故障
監視を行う。
【０００３】図６は、このような従来提案されたパスパ
タン監視回路の構成の概要を表わしたものである。この
パスパタン監視回路は、フレーム構成をもつ入力データ
信号１０中のタイムスロットを指定するアドレス発生回
路１１と、入力信号データ１０に対してアドレス発生回
路１１によって指定されたタイムスロットのデータ以降
を遅延させて空きタイムスロットを生成するデータ遅延
回路１２と、データ遅延回路１２によって生成された空
きタイムスロットに所定のパスパタンを挿入するパスパ
タン挿入回路１３と、パスパタン挿入回路１３によって
挿入されたパスパタンによる装置監視対象となる被監視
対象部１４とを備えている。さらに、被監視対象部１４
から出力されたパタンからパスパタンを分離するパスパ
タン分離回路１５と、パスパタン分離回路１５によって
パスパタンが分離された出力パタンから入力前にデータ
遅延回路１２によって生成された空きタイムスロットを
詰めて出力データ信号１６を再生するデータ調整回路１
７と、パスパタン分離回路１５によって分離されたパス
パタンと予め設定しておいたパスパタンとを比較して監
視出力信号１８を出力するパスパタンチェック回路１９
とを有している。
タン監視回路の構成の概要を表わしたものである。この
パスパタン監視回路は、フレーム構成をもつ入力データ
信号１０中のタイムスロットを指定するアドレス発生回
路１１と、入力信号データ１０に対してアドレス発生回
路１１によって指定されたタイムスロットのデータ以降
を遅延させて空きタイムスロットを生成するデータ遅延
回路１２と、データ遅延回路１２によって生成された空
きタイムスロットに所定のパスパタンを挿入するパスパ
タン挿入回路１３と、パスパタン挿入回路１３によって
挿入されたパスパタンによる装置監視対象となる被監視
対象部１４とを備えている。さらに、被監視対象部１４
から出力されたパタンからパスパタンを分離するパスパ
タン分離回路１５と、パスパタン分離回路１５によって
パスパタンが分離された出力パタンから入力前にデータ
遅延回路１２によって生成された空きタイムスロットを
詰めて出力データ信号１６を再生するデータ調整回路１
７と、パスパタン分離回路１５によって分離されたパス
パタンと予め設定しておいたパスパタンとを比較して監
視出力信号１８を出力するパスパタンチェック回路１９
とを有している。
【０００４】このようなパスパタン監視回路では、上述
したようにアドレス発生回路１１によって指定されたタ
イムスロットに空きタイムスロットを生成するとともに
所定のパスパタンを挿入する。パスパタンが挿入された
入力データ信号を装置監視対象となる被監視対象部１４
に入力する。そして、被監視対象部１４から出力された
出力パタンをパスパタン挿入時に付加されたアドレス発
生回路１１によって指定されたタイムスロットからパス
パタン部分を抽出している。抽出したパスパタンは、パ
スパタンチェック回路１９において予め設定されている
パスパタンと比較することで、監視出力信号１８を生成
している。一方、パスパタンが抽出された出力パタン
は、データ遅延回路１２によって生成された空きタイム
スロットを詰めて元のフレーム構成に再生するように出
力データ信号１６を生成している。
したようにアドレス発生回路１１によって指定されたタ
イムスロットに空きタイムスロットを生成するとともに
所定のパスパタンを挿入する。パスパタンが挿入された
入力データ信号を装置監視対象となる被監視対象部１４
に入力する。そして、被監視対象部１４から出力された
出力パタンをパスパタン挿入時に付加されたアドレス発
生回路１１によって指定されたタイムスロットからパス
パタン部分を抽出している。抽出したパスパタンは、パ
スパタンチェック回路１９において予め設定されている
パスパタンと比較することで、監視出力信号１８を生成
している。一方、パスパタンが抽出された出力パタン
は、データ遅延回路１２によって生成された空きタイム
スロットを詰めて元のフレーム構成に再生するように出
力データ信号１６を生成している。
【０００５】図７は、図６に示す従来のパスパタン監視
回路の動作の概要を表わすタイミングチャートである。
ここでは、アドレス発生回路１１によって、予めタイム
スロット“４”が指定されているものとする。すなわ
ち、入力データ信号１０の時間ｔ2〜ｔ8における各フレ
ームには“ＡＢＣＤＥＦＧ”が入力され（図７
（ａ））、その間アドレス発生回路１１によりタイムス
ロット“４”が指定されている（図７（ｂ）、図７の２
０）。データ遅延回路１２は、入力データ信号１０の各
フレーム構成においてタイムスロット“４”に対応する
時間ｔ4以降のデータを遅延させて、空きタイムスロッ
ト２１を生成する。さらに、同時に時間ｔ1に対応する
タイムスロット２２にはアドレス発生回路１１によって
指定されたタイムスロット“４”を付加する（図７の
（ｃ））。データ遅延回路１２によって生成された空き
タイムスロットには、パスパタン挿入回路１３によって
予め決められているパスパタン“Ｐ”２３が挿入されて
（図７の（ｄ））、被監視対象部１４に入力される。
回路の動作の概要を表わすタイミングチャートである。
ここでは、アドレス発生回路１１によって、予めタイム
スロット“４”が指定されているものとする。すなわ
ち、入力データ信号１０の時間ｔ2〜ｔ8における各フレ
ームには“ＡＢＣＤＥＦＧ”が入力され（図７
（ａ））、その間アドレス発生回路１１によりタイムス
ロット“４”が指定されている（図７（ｂ）、図７の２
０）。データ遅延回路１２は、入力データ信号１０の各
フレーム構成においてタイムスロット“４”に対応する
時間ｔ4以降のデータを遅延させて、空きタイムスロッ
ト２１を生成する。さらに、同時に時間ｔ1に対応する
タイムスロット２２にはアドレス発生回路１１によって
指定されたタイムスロット“４”を付加する（図７の
（ｃ））。データ遅延回路１２によって生成された空き
タイムスロットには、パスパタン挿入回路１３によって
予め決められているパスパタン“Ｐ”２３が挿入されて
（図７の（ｄ））、被監視対象部１４に入力される。
【０００６】被監視対象部１４から出力された出力パタ
ンは、パスパタン分離回路１５においてデータ遅延回路
１２によって付加された指定タイムスロット“４”に基
づいて、パスパタン部分が抽出されるとともに分離され
る。そして、分離されたパスパタンは、パスパタンチェ
ック回路１９において予め設定されている比較用のパス
パタンと比較され、その比較結果が監視出力信号１８と
して出力される（図７の（ｅ）、図７の２４）。一方、
パスパタンが抽出された出力パタンは、データ調整回路
１７において、データ遅延回路１２によって生成された
空きタイムスロットを詰めるようにして出力データ信号
１６が生成される（図７の（ｆ））。
ンは、パスパタン分離回路１５においてデータ遅延回路
１２によって付加された指定タイムスロット“４”に基
づいて、パスパタン部分が抽出されるとともに分離され
る。そして、分離されたパスパタンは、パスパタンチェ
ック回路１９において予め設定されている比較用のパス
パタンと比較され、その比較結果が監視出力信号１８と
して出力される（図７の（ｅ）、図７の２４）。一方、
パスパタンが抽出された出力パタンは、データ調整回路
１７において、データ遅延回路１２によって生成された
空きタイムスロットを詰めるようにして出力データ信号
１６が生成される（図７の（ｆ））。
【０００７】このように空きタイムスロットを生成し
て、そのタイムスロットにパスパタンを挿入することに
よって装置監視を行うパスパタン監視回路に関する技術
としては、例えば特開平６−７７９２４号「装置内監視
方法」に開示されている。
て、そのタイムスロットにパスパタンを挿入することに
よって装置監視を行うパスパタン監視回路に関する技術
としては、例えば特開平６−７７９２４号「装置内監視
方法」に開示されている。
【０００８】さらに、特開平５−２８４１３４号公報
「回線監視回路」には、フレーム中の全てのタイムスロ
ットにパスパタンを設定できるようにすることで、オン
ライン監視を実現することができるパスパタン監視回路
に関する技術が開示されている。
「回線監視回路」には、フレーム中の全てのタイムスロ
ットにパスパタンを設定できるようにすることで、オン
ライン監視を実現することができるパスパタン監視回路
に関する技術が開示されている。
【０００９】
【発明が解決しようとする課題】このような従来の特開
平６−７７９２４号公報「装置内監視方法」あるいは特
開平５−２８４１３４号公報「回線装置回路」に開示さ
れているパスパタン監視回路の技術では、監視対象とな
る被監視対象部１４からの出力パタンから抽出したパス
パタンは、予め設定されたパスパタンとの比較が行われ
ている。すなわち抽出されたパスパタンは、予め設定さ
れたパスパタンの期待値との照合により行われている。
ところが、近年の装置では信号処理能力の向上および処
理能力向上の要望により、多ビット構造のバス幅が増加
する傾向にある。しかし、メモリ回路やセレクタ回路な
ど入力信号線および出力信号線が増加してしまうと、上
述したようなパスパタンによる装置監視回路では、信号
線の本数だけパスパタンの期待値照合を行う必要があ
り、パスパタン期待値格納用のメモリ容量の増大化とパ
スパタン検出部の構成の複雑化と回路規模の増大化を招
いていた。
平６−７７９２４号公報「装置内監視方法」あるいは特
開平５−２８４１３４号公報「回線装置回路」に開示さ
れているパスパタン監視回路の技術では、監視対象とな
る被監視対象部１４からの出力パタンから抽出したパス
パタンは、予め設定されたパスパタンとの比較が行われ
ている。すなわち抽出されたパスパタンは、予め設定さ
れたパスパタンの期待値との照合により行われている。
ところが、近年の装置では信号処理能力の向上および処
理能力向上の要望により、多ビット構造のバス幅が増加
する傾向にある。しかし、メモリ回路やセレクタ回路な
ど入力信号線および出力信号線が増加してしまうと、上
述したようなパスパタンによる装置監視回路では、信号
線の本数だけパスパタンの期待値照合を行う必要があ
り、パスパタン期待値格納用のメモリ容量の増大化とパ
スパタン検出部の構成の複雑化と回路規模の増大化を招
いていた。
【００１０】そこで本発明の目的は、パスパタンによる
装置監視において信号線が増加しても回路規模の増大を
抑えるパスパタン監視回路を提供することにある。
装置監視において信号線が増加しても回路規模の増大を
抑えるパスパタン監視回路を提供することにある。
【００１１】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）複数本の入力データ信号に応じてこれらと同
数本の出力データ信号を出力する監視対象回路と、
（ロ）この監視対象回路に入力される複数本の入力デー
タ信号それぞれに、これら入力データ信号を２本１組の
対として各対にはそれぞれ一方が他方の反転されたビッ
トパタンを入力パタンとして挿入するパタン挿入手段
と、（ハ）このパタン挿入手段によって挿入された入力
パタンに対応して監視対象回路から出力された出力パタ
ンを検出するパタン検出手段と、（ニ）このパタン検出
手段によって検出された所定の出力パタンに基づいて監
視対象回路を監視する監視手段とをパスパタン監視回路
に具備させる。
は、（イ）複数本の入力データ信号に応じてこれらと同
数本の出力データ信号を出力する監視対象回路と、
（ロ）この監視対象回路に入力される複数本の入力デー
タ信号それぞれに、これら入力データ信号を２本１組の
対として各対にはそれぞれ一方が他方の反転されたビッ
トパタンを入力パタンとして挿入するパタン挿入手段
と、（ハ）このパタン挿入手段によって挿入された入力
パタンに対応して監視対象回路から出力された出力パタ
ンを検出するパタン検出手段と、（ニ）このパタン検出
手段によって検出された所定の出力パタンに基づいて監
視対象回路を監視する監視手段とをパスパタン監視回路
に具備させる。
【００１２】すなわち請求項１記載の発明では、複数本
の入力データ信号に応じてこれと同数本の出力データ信
号を出力する監視対象回路に対して、複数本の入力デー
タ信号それぞれにこれら入力データ信号を２本１組を対
として各対には一方が他方の反転されたパタンを入力パ
タンとして挿入された入力データ信号を入力するように
している。そして、この監視対象回路から出力された出
力パタンに基づいて、監視対象回路の監視を行うように
している。
の入力データ信号に応じてこれと同数本の出力データ信
号を出力する監視対象回路に対して、複数本の入力デー
タ信号それぞれにこれら入力データ信号を２本１組を対
として各対には一方が他方の反転されたパタンを入力パ
タンとして挿入された入力データ信号を入力するように
している。そして、この監視対象回路から出力された出
力パタンに基づいて、監視対象回路の監視を行うように
している。
【００１３】請求項２記載の発明では、請求項１記載の
パスパタン監視回路で、パタン挿入手段によって挿入さ
れる入力パタンは、それぞれ一方が他方の補数となるビ
ットパタンであることを特徴としている。
パスパタン監視回路で、パタン挿入手段によって挿入さ
れる入力パタンは、それぞれ一方が他方の補数となるビ
ットパタンであることを特徴としている。
【００１４】すなわち請求項２記載の発明では、監視対
象回路に入力する入力データ信号に挿入するパタンを、
入力データ信号それぞれにこれら入力データ信号を２本
１組の対として各対には一方が他方の補数となるパタン
を入力パタンとして挿入するようにしている。
象回路に入力する入力データ信号に挿入するパタンを、
入力データ信号それぞれにこれら入力データ信号を２本
１組の対として各対には一方が他方の補数となるパタン
を入力パタンとして挿入するようにしている。
【００１５】請求項３記載の発明では、請求項１または
２記載のパスパタン監視回路で、入力パタンを空きタイ
ムスロットに挿入することを特徴としている。
２記載のパスパタン監視回路で、入力パタンを空きタイ
ムスロットに挿入することを特徴としている。
【００１６】すなわち請求項３記載の発明では、監視対
象回路を監視するためのパタンを空きタイムスロットに
挿入するようにしている。
象回路を監視するためのパタンを空きタイムスロットに
挿入するようにしている。
【００１７】請求項４記載の発明では、（イ）複数本の
入力データ信号に応じてこれらと同数本の出力データ信
号を出力するメモリ回路と、（ロ）このメモリ回路に入
力される複数本の入力データ信号それぞれに、これら入
力データ信号を２本１組の対として各対には一方が他方
の反転されたビットパタンを入力パタンとして空きタイ
ムスロットに挿入するパタン挿入手段と、（ハ）このパ
タン挿入手段によって挿入された入力パタンに対応して
メモリ回路から出力された出力パタンを抽出するパタン
抽出手段と、（ニ）パタン挿入手段によって挿入された
入力パタンの対に対応してこのパタン抽出手段によって
抽出された出力パタンの互いのビットの排他的論理和を
全ての対についてそれぞれ演算する演算手段と、（ホ）
演算手段によって演算された各対の演算結果のうち少な
くとも１つが「０」であるときメモリ回路の異常を検出
する異常検出手段とをパスパタン監視回路に具備させ
る。
入力データ信号に応じてこれらと同数本の出力データ信
号を出力するメモリ回路と、（ロ）このメモリ回路に入
力される複数本の入力データ信号それぞれに、これら入
力データ信号を２本１組の対として各対には一方が他方
の反転されたビットパタンを入力パタンとして空きタイ
ムスロットに挿入するパタン挿入手段と、（ハ）このパ
タン挿入手段によって挿入された入力パタンに対応して
メモリ回路から出力された出力パタンを抽出するパタン
抽出手段と、（ニ）パタン挿入手段によって挿入された
入力パタンの対に対応してこのパタン抽出手段によって
抽出された出力パタンの互いのビットの排他的論理和を
全ての対についてそれぞれ演算する演算手段と、（ホ）
演算手段によって演算された各対の演算結果のうち少な
くとも１つが「０」であるときメモリ回路の異常を検出
する異常検出手段とをパスパタン監視回路に具備させ
る。
【００１８】すなわち請求項４記載の発明では、複数本
の入力データ信号に応じてこれらと同数本の出力データ
信号を出力するメモリ回路に入力される入力データ信号
それぞれに、これら入力データ信号を２本１組の対とし
て各対には一方が他方の反転されたビットパタンを入力
パタンとして空きタイムスロットに挿入するようにして
いる。そして、この入力パタンに対応してメモリ回路か
ら出力された出力パタンの互いのビットの排他的論理和
を全ての対についてそれぞれ演算し、各対の演算結果の
うち少なくとも１つが「０」であるときメモリ回路の異
常を検出するようにしている。
の入力データ信号に応じてこれらと同数本の出力データ
信号を出力するメモリ回路に入力される入力データ信号
それぞれに、これら入力データ信号を２本１組の対とし
て各対には一方が他方の反転されたビットパタンを入力
パタンとして空きタイムスロットに挿入するようにして
いる。そして、この入力パタンに対応してメモリ回路か
ら出力された出力パタンの互いのビットの排他的論理和
を全ての対についてそれぞれ演算し、各対の演算結果の
うち少なくとも１つが「０」であるときメモリ回路の異
常を検出するようにしている。
【００１９】請求項５記載の発明では、（イ）複数本の
入力データ信号に応じてこれらと同数本の出力データ信
号を出力するセレクタ回路と、（ロ）このセレクタ回路
に入力される複数本の入力データ信号それぞれに、これ
ら入力データ信号を２本１組の対として各対には一方が
他方の補数であるビットパタンを入力パタンとして空き
タイムスロットに挿入するパタン挿入手段と、（ハ）こ
のパタン挿入手段によって挿入された入力パタンに対応
してセレクタ回路から出力された出力パタンを抽出する
パタン抽出手段と、（ニ）パタン挿入手段によって挿入
された入力パタンの対に対応してこのパタン抽出手段に
よって抽出された出力パタンの互いのビットの和を全て
の対についてそれぞれ演算する演算手段と、（ホ）演算
手段によって演算された各対の演算結果のうち少なくと
も１つが「１」であるときメモリ回路の異常を検出する
異常検出手段とをパスパタン監視回路に具備させる。
入力データ信号に応じてこれらと同数本の出力データ信
号を出力するセレクタ回路と、（ロ）このセレクタ回路
に入力される複数本の入力データ信号それぞれに、これ
ら入力データ信号を２本１組の対として各対には一方が
他方の補数であるビットパタンを入力パタンとして空き
タイムスロットに挿入するパタン挿入手段と、（ハ）こ
のパタン挿入手段によって挿入された入力パタンに対応
してセレクタ回路から出力された出力パタンを抽出する
パタン抽出手段と、（ニ）パタン挿入手段によって挿入
された入力パタンの対に対応してこのパタン抽出手段に
よって抽出された出力パタンの互いのビットの和を全て
の対についてそれぞれ演算する演算手段と、（ホ）演算
手段によって演算された各対の演算結果のうち少なくと
も１つが「１」であるときメモリ回路の異常を検出する
異常検出手段とをパスパタン監視回路に具備させる。
【００２０】すなわち請求項５記載の発明では、複数本
の入力データ信号に応じてこれらと同数本の出力データ
信号を出力するセレクタ回路に入力される入力データ信
号それぞれに、これら入力データ信号を２本１組の対と
して各対には一方が他方の補数となるビットパタンを入
力パタンとして空きタイムスロットに挿入するようにし
ている。そして、この入力パタンに対応してセレクタ回
路から出力された出力パタンの互いのビットの加算演算
を全ての対についてそれぞれ演算し、各対の演算結果の
うち少なくとも１つが「１」であるときセレクタ回路の
異常を検出するようにしている。
の入力データ信号に応じてこれらと同数本の出力データ
信号を出力するセレクタ回路に入力される入力データ信
号それぞれに、これら入力データ信号を２本１組の対と
して各対には一方が他方の補数となるビットパタンを入
力パタンとして空きタイムスロットに挿入するようにし
ている。そして、この入力パタンに対応してセレクタ回
路から出力された出力パタンの互いのビットの加算演算
を全ての対についてそれぞれ演算し、各対の演算結果の
うち少なくとも１つが「１」であるときセレクタ回路の
異常を検出するようにしている。
【００２１】請求項６記載の発明では、請求項１〜５記
載のパスパタン監視回路で、入力データ信号が奇数本の
ときには、ダミー信号線を加えて偶数本とすることを特
徴としている。
載のパスパタン監視回路で、入力データ信号が奇数本の
ときには、ダミー信号線を加えて偶数本とすることを特
徴としている。
【００２２】
【００２３】
【実施例】以下実施例につき本発明を詳細に説明する。
【００２４】第１の実施例
【００２５】図１は、本発明の第１の実施例におけるパ
スパタン監視回路の構成の概要を表わしたものである。
このパスパタン監視回路は、同一クロックに同期した入
力データ信号３０1、３０2、・・・、３０Nに応じて出
力データ信号３１1、３１2、・・・、３１Nを出力する
メモリ３２と、入力データ信号３０1〜３０Nのそれぞれ
にパスパタン挿入指示信号３３に基づいてパスパタンを
挿入するパスパタン挿入部３４と、パスパタン検出指示
信号３５に基づいて出力データ信号３１1〜３１Nからパ
スパタンを検出して検出結果信号３６を出力するパスパ
タン検出部３７とを備えている。
スパタン監視回路の構成の概要を表わしたものである。
このパスパタン監視回路は、同一クロックに同期した入
力データ信号３０1、３０2、・・・、３０Nに応じて出
力データ信号３１1、３１2、・・・、３１Nを出力する
メモリ３２と、入力データ信号３０1〜３０Nのそれぞれ
にパスパタン挿入指示信号３３に基づいてパスパタンを
挿入するパスパタン挿入部３４と、パスパタン検出指示
信号３５に基づいて出力データ信号３１1〜３１Nからパ
スパタンを検出して検出結果信号３６を出力するパスパ
タン検出部３７とを備えている。
【００２６】このパスパタン監視回路は、同一クロック
に同期して入力されるＮ本のフレーム構成の入力データ
信号に対して出力先へ固定的にＮ本のフレーム構成の出
力データ信号を出力するメモリ３２を監視することがで
きるようになっている。パスパタン挿入指示信号３３
は、図示しない空きタイムスロット検出部によって入力
データ信号３０1〜３０Nそれぞれからフレーム構成の入
力データ信号中の空きタイムスロットが検出されること
から、この空きタイムスロットの位置を指定するタイミ
ング信号として生成されるようになっている。したがっ
て、パスパタン挿入部３４は、このパスパタン挿入指示
信号３３に基づいて入力データ信号３０1〜３０Nの空き
タイムスロットにパスパタンを挿入することができる。
なお、上述した空きタイムスロットの検出については、
入力データ信号および出力データ信号が所定のフレーム
構成になっているため、フレーム化された信号の所定位
置を検出することで容易に空きタイムスロットであるか
否かを判断することができる。
に同期して入力されるＮ本のフレーム構成の入力データ
信号に対して出力先へ固定的にＮ本のフレーム構成の出
力データ信号を出力するメモリ３２を監視することがで
きるようになっている。パスパタン挿入指示信号３３
は、図示しない空きタイムスロット検出部によって入力
データ信号３０1〜３０Nそれぞれからフレーム構成の入
力データ信号中の空きタイムスロットが検出されること
から、この空きタイムスロットの位置を指定するタイミ
ング信号として生成されるようになっている。したがっ
て、パスパタン挿入部３４は、このパスパタン挿入指示
信号３３に基づいて入力データ信号３０1〜３０Nの空き
タイムスロットにパスパタンを挿入することができる。
なお、上述した空きタイムスロットの検出については、
入力データ信号および出力データ信号が所定のフレーム
構成になっているため、フレーム化された信号の所定位
置を検出することで容易に空きタイムスロットであるか
否かを判断することができる。
【００２７】ところで、このパスパタン挿入部３４によ
って挿入されるパスパタンは、Ｎ本の入力データ信号の
うち予め任意の２本を１組の対として決めておき、一方
のパスパタンを他方のパスパタンの反転としたパスパタ
ン対を挿入するようになっている。例えば、入力データ
信号３０1と入力データ信号３０N-2とを上述した信号対
として予め決められているものとした場合、入力データ
信号３０1のパスパタン“０”に対して入力データ信号
３０N-2のパスパタンは“１”が挿入されることにな
る。信号数Ｎが奇数のときは、ダミー信号線を１本追加
して偶数本としてそのパスパタン部分だけを利用するこ
とで、同様のパスパタンを挿入することができる。
って挿入されるパスパタンは、Ｎ本の入力データ信号の
うち予め任意の２本を１組の対として決めておき、一方
のパスパタンを他方のパスパタンの反転としたパスパタ
ン対を挿入するようになっている。例えば、入力データ
信号３０1と入力データ信号３０N-2とを上述した信号対
として予め決められているものとした場合、入力データ
信号３０1のパスパタン“０”に対して入力データ信号
３０N-2のパスパタンは“１”が挿入されることにな
る。信号数Ｎが奇数のときは、ダミー信号線を１本追加
して偶数本としてそのパスパタン部分だけを利用するこ
とで、同様のパスパタンを挿入することができる。
【００２８】このようにして、２本１組のパスパタン対
が各信号対に挿入されて入力されたメモリ３２から出力
された出力データ信号３１1〜３１Nから、パスパタン検
出指示信号３５に基づいたパスパタン検出部３７によっ
て、パスパタン挿入部３４によって挿入された各パスパ
タン対に対応してメモリ３２から出力された出力パスパ
タンが抽出される。メモリ３２から出力される出力パス
パタンは、パスパタン挿入指示信号３３によって指定さ
れた空きタイムスロットに含まれているため、実際には
パスパタン検出指示信号３５はパスパタン挿入指示信号
３３よりメモリ３２通過分の遅延時間だけ遅延させたタ
イミングでパスパタン検出部３７に入力されることにな
る。
が各信号対に挿入されて入力されたメモリ３２から出力
された出力データ信号３１1〜３１Nから、パスパタン検
出指示信号３５に基づいたパスパタン検出部３７によっ
て、パスパタン挿入部３４によって挿入された各パスパ
タン対に対応してメモリ３２から出力された出力パスパ
タンが抽出される。メモリ３２から出力される出力パス
パタンは、パスパタン挿入指示信号３３によって指定さ
れた空きタイムスロットに含まれているため、実際には
パスパタン検出指示信号３５はパスパタン挿入指示信号
３３よりメモリ３２通過分の遅延時間だけ遅延させたタ
イミングでパスパタン検出部３７に入力されることにな
る。
【００２９】パスパタン検出部３７によって検出された
出力パスパタンは、パスパタン挿入時に予め決められて
いる信号対のビット同士の排他的論理和（Exclusive O
R：以下、ＥＸＯＲと略す。）を演算して、さらに各演
算結果の積をとることによって、メモリ３２を伝送して
きた信号対に不一致が生じたか否かを判断することがで
きる。
出力パスパタンは、パスパタン挿入時に予め決められて
いる信号対のビット同士の排他的論理和（Exclusive O
R：以下、ＥＸＯＲと略す。）を演算して、さらに各演
算結果の積をとることによって、メモリ３２を伝送して
きた信号対に不一致が生じたか否かを判断することがで
きる。
【００３０】図２は、このようなパスパタン検出部の構
成の概要を表わしたものである。このパスパタン検出部
３７は、検出されたパスパタン３８1、３８2、・・・、
３８Mと、パスパタン３９1、３９2、・・・、３９Mとが
入力されており、パスパタン３８X、３９X（Ｘ＝１，
２，・・・，Ｍ）とが互いにパスパタン対であるものと
する。信号数Ｎと２Ｍが等しい場合、図１に示したパス
パタン監視回路においてこのパスパタン検出部を適用す
ることができる。このようなパスパタン対が入力される
パスパタン検出部３７は、パスパタン対３８1、３９1の
排他的論理和を演算するＥＸＯＲ回路４０1と、パスパ
タン対３８2、３９2の排他的論理和を演算するＥＸＯＲ
回路４０2と、・・・、パスパタン対３８M、３９Mの排
他的論理和を演算するＥＸＯＲ回路４０Mと、これらＥ
ＸＯＲ回路４０1〜４０Mの積を演算するＡＮＤ回路４１
とを備えている。
成の概要を表わしたものである。このパスパタン検出部
３７は、検出されたパスパタン３８1、３８2、・・・、
３８Mと、パスパタン３９1、３９2、・・・、３９Mとが
入力されており、パスパタン３８X、３９X（Ｘ＝１，
２，・・・，Ｍ）とが互いにパスパタン対であるものと
する。信号数Ｎと２Ｍが等しい場合、図１に示したパス
パタン監視回路においてこのパスパタン検出部を適用す
ることができる。このようなパスパタン対が入力される
パスパタン検出部３７は、パスパタン対３８1、３９1の
排他的論理和を演算するＥＸＯＲ回路４０1と、パスパ
タン対３８2、３９2の排他的論理和を演算するＥＸＯＲ
回路４０2と、・・・、パスパタン対３８M、３９Mの排
他的論理和を演算するＥＸＯＲ回路４０Mと、これらＥ
ＸＯＲ回路４０1〜４０Mの積を演算するＡＮＤ回路４１
とを備えている。
【００３１】このようなパスパタン検出部３７において
は、メモリ３２に入力される前のパスパタン対の排他的
論理和が各対とも“１”であるので、メモリ３２から出
力後に検出されたパスパタン対が全ての対のうち少なく
とも１つの対の排他的論理和が“０”であるときに、メ
モリ３２の出力結果が異常であることを検出することが
できる。
は、メモリ３２に入力される前のパスパタン対の排他的
論理和が各対とも“１”であるので、メモリ３２から出
力後に検出されたパスパタン対が全ての対のうち少なく
とも１つの対の排他的論理和が“０”であるときに、メ
モリ３２の出力結果が異常であることを検出することが
できる。
【００３２】例えば、それぞれ出力データ信号から検出
された１組のパスパタン対のパタン列が“０１１０”と
“１００１”であった場合、ビット単位に排他的論理和
を演算すると４つのＥＸＯＲの出力は全て“１”とな
り、これらの積は“１”となってメモリ３２の正常動作
を確認することができる。一方、検出したパスパタンが
“０１１０”と“１０００”であった場合、３つ目まで
のＥＸＯＲでは“１”が出力されるが、４つ目のＥＸＯ
Ｒでは“０”が出力されるため、これらの積は“０”と
なってメモリ３２の異常動作を検出することができる。
このように、出力パスパタンの全ての対ごとに排他的論
理和を演算することにより、パスパタン照合を行うこと
ができる。
された１組のパスパタン対のパタン列が“０１１０”と
“１００１”であった場合、ビット単位に排他的論理和
を演算すると４つのＥＸＯＲの出力は全て“１”とな
り、これらの積は“１”となってメモリ３２の正常動作
を確認することができる。一方、検出したパスパタンが
“０１１０”と“１０００”であった場合、３つ目まで
のＥＸＯＲでは“１”が出力されるが、４つ目のＥＸＯ
Ｒでは“０”が出力されるため、これらの積は“０”と
なってメモリ３２の異常動作を検出することができる。
このように、出力パスパタンの全ての対ごとに排他的論
理和を演算することにより、パスパタン照合を行うこと
ができる。
【００３３】図３は、上述したパスパタン監視回路の動
作を説明するためのタイミングチャートを表わしたもの
である。入力データ信号３０1〜３０Nは、フレームパル
ス（Frame Pulse：ＦＰ）４２により所定のタイムスロ
ットごとに伝送信号がフレーム化される（図３の（ａ）
と（ｂ））。こうしてフレーム化された入力データ信号
３０1〜３０Nから、図示しない空きタイムスロット検出
部によってフレーム化信号の所定位置を検出することに
よって空きタイムスロット４３が検出され（図３の
（ｃ））、パスパタン挿入指示信号３３が生成される
（図３の４４）。このパスパタン挿入指示信号３３によ
って指定された空きタイムスロットに上述したようなパ
スパタン対を挿入してメモリ３２に入力することによっ
て、出力データ信号が得られる（図３の（ｄ））。出力
データ信号に含まれる空きタイムスロットの出力パスパ
タン４５は、パスパタン挿入指示信号３３よりメモリ３
２通過分に相当する時間４６だけ遅延されたパスパタン
検出指示信号３５に基づいて出力パスパタンを検出する
（図３の４７）。このようにして検出された出力パスパ
タンは、図２に示したパスパタン検出回路３７において
パスパタン照合されることでメモリ３２が監視される。
作を説明するためのタイミングチャートを表わしたもの
である。入力データ信号３０1〜３０Nは、フレームパル
ス（Frame Pulse：ＦＰ）４２により所定のタイムスロ
ットごとに伝送信号がフレーム化される（図３の（ａ）
と（ｂ））。こうしてフレーム化された入力データ信号
３０1〜３０Nから、図示しない空きタイムスロット検出
部によってフレーム化信号の所定位置を検出することに
よって空きタイムスロット４３が検出され（図３の
（ｃ））、パスパタン挿入指示信号３３が生成される
（図３の４４）。このパスパタン挿入指示信号３３によ
って指定された空きタイムスロットに上述したようなパ
スパタン対を挿入してメモリ３２に入力することによっ
て、出力データ信号が得られる（図３の（ｄ））。出力
データ信号に含まれる空きタイムスロットの出力パスパ
タン４５は、パスパタン挿入指示信号３３よりメモリ３
２通過分に相当する時間４６だけ遅延されたパスパタン
検出指示信号３５に基づいて出力パスパタンを検出する
（図３の４７）。このようにして検出された出力パスパ
タンは、図２に示したパスパタン検出回路３７において
パスパタン照合されることでメモリ３２が監視される。
【００３４】以上説明したように第１の実施例における
パスパタン監視回路では、Ｎ本の入力データ信号３０1
〜３０Nに応じてＮ本の出力データ信号３１1〜３１Nを
固定的に出力するメモリ３２を監視するために、パスパ
タン挿入指示信号３３に基づいて入力データ信号中の空
きタイムスロットにパスパタンを挿入するようにした。
この挿入するパスパタンは、Ｎ本の入力データ信号のう
ち予め任意の２本を１組の対として決めておき、一方の
パスパタンを他方のパスパタンの反転としたパスパタン
対を挿入するようにしている。このようなパスパタンが
挿入された入力データ信号が入力されたメモリ３２から
出力された出力データ信号から、パスパタン検出指示信
号３５に基づいてパスパタン検出部３７によってパスパ
タン挿入部３４によって挿入された各パスパタン対に対
応してメモリ３２より出力された出力パスパタンが抽出
される。そして、パスパタン検出部３７によって抽出し
たパスパタン対それぞれに排他的論理和を演算すること
により、パスパタン照合を行うことができる。これによ
り、パスパタン期待値を比較するための大容量のメモリ
回路や期待値比較回路を不要としてパスパタン検出部の
簡素化を図ることができるという効果がある。
パスパタン監視回路では、Ｎ本の入力データ信号３０1
〜３０Nに応じてＮ本の出力データ信号３１1〜３１Nを
固定的に出力するメモリ３２を監視するために、パスパ
タン挿入指示信号３３に基づいて入力データ信号中の空
きタイムスロットにパスパタンを挿入するようにした。
この挿入するパスパタンは、Ｎ本の入力データ信号のう
ち予め任意の２本を１組の対として決めておき、一方の
パスパタンを他方のパスパタンの反転としたパスパタン
対を挿入するようにしている。このようなパスパタンが
挿入された入力データ信号が入力されたメモリ３２から
出力された出力データ信号から、パスパタン検出指示信
号３５に基づいてパスパタン検出部３７によってパスパ
タン挿入部３４によって挿入された各パスパタン対に対
応してメモリ３２より出力された出力パスパタンが抽出
される。そして、パスパタン検出部３７によって抽出し
たパスパタン対それぞれに排他的論理和を演算すること
により、パスパタン照合を行うことができる。これによ
り、パスパタン期待値を比較するための大容量のメモリ
回路や期待値比較回路を不要としてパスパタン検出部の
簡素化を図ることができるという効果がある。
【００３５】第２の実施例
【００３６】図４は、本発明の第２の実施例におけるパ
スパタン監視回路の構成の概要を表わしたものである。
このパスパタン監視回路は、同一クロックに同期した入
力データ信号５０1、５０2、・・・、５０Nに応じて出
力データ信号５１1、５１2、・・・、５１Nを出力する
セレクタ５２と、入力データ信号５０1〜５０Nのそれぞ
れにパスパタン挿入指示信号５３に基づいてパスパタン
を挿入するパスタパタン挿入部５４と、パスパタン検出
指示信号５５に基づいて出力データ信号５１1〜５１Nか
らパスパタンを検出して検出結果信号５６を出力するパ
スパタン検出部５７とを備えている。
スパタン監視回路の構成の概要を表わしたものである。
このパスパタン監視回路は、同一クロックに同期した入
力データ信号５０1、５０2、・・・、５０Nに応じて出
力データ信号５１1、５１2、・・・、５１Nを出力する
セレクタ５２と、入力データ信号５０1〜５０Nのそれぞ
れにパスパタン挿入指示信号５３に基づいてパスパタン
を挿入するパスタパタン挿入部５４と、パスパタン検出
指示信号５５に基づいて出力データ信号５１1〜５１Nか
らパスパタンを検出して検出結果信号５６を出力するパ
スパタン検出部５７とを備えている。
【００３７】このパスパタン監視回路は、入力されるＮ
本の入力データ信号に対して予め選択制御された方路へ
Ｎ本の出力データ信号を出力するセレクタ５２を監視す
ることができるようになっている。パスパタン挿入指示
信号５３は、図示しない空きタイムスロット検出部によ
って入力データ信号５０1〜５０Nそれぞれからフレーム
構成の入力データ信号中の空きタイムスロットが検出さ
れることから、この空きタイムスロットの位置を指定す
るタイミング信号として生成されるようになっている。
したがって、このパスパタン挿入指示信号５３に基づい
てパスパタン挿入部５４は、入力データ信号５０1〜５
０Nの空きタイムスロットにパスパタンを挿入すること
ができる。
本の入力データ信号に対して予め選択制御された方路へ
Ｎ本の出力データ信号を出力するセレクタ５２を監視す
ることができるようになっている。パスパタン挿入指示
信号５３は、図示しない空きタイムスロット検出部によ
って入力データ信号５０1〜５０Nそれぞれからフレーム
構成の入力データ信号中の空きタイムスロットが検出さ
れることから、この空きタイムスロットの位置を指定す
るタイミング信号として生成されるようになっている。
したがって、このパスパタン挿入指示信号５３に基づい
てパスパタン挿入部５４は、入力データ信号５０1〜５
０Nの空きタイムスロットにパスパタンを挿入すること
ができる。
【００３８】ところで、このパスパタン挿入部５４によ
って挿入されるパスパタンは、Ｎ本の入力データ信号の
うち予め任意の２本を１組の対として決めておき、一方
のパスパタンを他方のパスパタンの補数としたパスパタ
ン対を挿入するようになっている。信号数Ｎが奇数のと
きは、ダミー信号線を１本追加して偶数本としてそのパ
スパタン部分だけを利用することで、同様のパスパタン
を挿入することができる。
って挿入されるパスパタンは、Ｎ本の入力データ信号の
うち予め任意の２本を１組の対として決めておき、一方
のパスパタンを他方のパスパタンの補数としたパスパタ
ン対を挿入するようになっている。信号数Ｎが奇数のと
きは、ダミー信号線を１本追加して偶数本としてそのパ
スパタン部分だけを利用することで、同様のパスパタン
を挿入することができる。
【００３９】このようにして、２本１組のパスパタン対
が各信号対に挿入されて入力されたセレクタ５２から出
力された出力データ信号５１1〜５１Nから、パスパタン
検出指示信号５５に基づいたパスパタン検出部５７によ
って、パスパタン挿入部３４によって挿入された各パス
パタン対に対応してセレクタ５２より出力された出力パ
スパタンが抽出される。セレクタ５２から出力される出
力パスパタンは、パスパタン挿入指示信号５３によって
指定された空きタイムスロットに含まれているため、実
際にはパスパタン検出指示信号５５はパスパタン挿入指
示信号５３よりセレクタ５２通過分の遅延時間だけ遅延
させたタイミングでパスパタン検出部５７に入力され
る。パスパタン検出部５７によって検出された出力パス
パタンは、パスパタン挿入時に予め決められていた信号
対のビット同士が加算され、さらに全ての対の加算結果
が“０”であるか否かでパタン照合が行われる。
が各信号対に挿入されて入力されたセレクタ５２から出
力された出力データ信号５１1〜５１Nから、パスパタン
検出指示信号５５に基づいたパスパタン検出部５７によ
って、パスパタン挿入部３４によって挿入された各パス
パタン対に対応してセレクタ５２より出力された出力パ
スパタンが抽出される。セレクタ５２から出力される出
力パスパタンは、パスパタン挿入指示信号５３によって
指定された空きタイムスロットに含まれているため、実
際にはパスパタン検出指示信号５５はパスパタン挿入指
示信号５３よりセレクタ５２通過分の遅延時間だけ遅延
させたタイミングでパスパタン検出部５７に入力され
る。パスパタン検出部５７によって検出された出力パス
パタンは、パスパタン挿入時に予め決められていた信号
対のビット同士が加算され、さらに全ての対の加算結果
が“０”であるか否かでパタン照合が行われる。
【００４０】図５は、このようなパスパタン検出部の構
成の概要を表わしたものである。このパスパタン検出部
５７は、検出されたパスパタン５８1、５８2、・・・、
５８Mと、パスパタン５９1、５９2、・・・、５９Mとが
入力されており、パスパタン５８X、５９X（Ｘ＝１，
２，・・・，Ｍ）とが互いにパスパタン対であるものと
する。信号数Ｎと２Ｍが等しい場合、図４に示したパス
パタン監視回路においてこのパスパタン検出部を適用す
ることができる。このようなパスパタン対が入力される
パスパタン検出部５７は、各パスパタン対５８ X 、５９ X
（Ｘ＝１，２，・・・，Ｍ）について加算する演算回路
６０と、各パスパタン対の加算結果の否定論理和を演算
するＮＯＲ回路６１とを備えている。
成の概要を表わしたものである。このパスパタン検出部
５７は、検出されたパスパタン５８1、５８2、・・・、
５８Mと、パスパタン５９1、５９2、・・・、５９Mとが
入力されており、パスパタン５８X、５９X（Ｘ＝１，
２，・・・，Ｍ）とが互いにパスパタン対であるものと
する。信号数Ｎと２Ｍが等しい場合、図４に示したパス
パタン監視回路においてこのパスパタン検出部を適用す
ることができる。このようなパスパタン対が入力される
パスパタン検出部５７は、各パスパタン対５８ X 、５９ X
（Ｘ＝１，２，・・・，Ｍ）について加算する演算回路
６０と、各パスパタン対の加算結果の否定論理和を演算
するＮＯＲ回路６１とを備えている。
【００４１】このようなパスパタン検出部５７におい
て、セレクタ５２に入力される前のパスパタン対の加算
結果が各対とも“０”であるので、セレクタ５２から出
力後に検出されたパスパタン対が全ての対のうち少なく
とも１つの対の加算結果が“１”であるときに、セレク
タ５２の出力結果が異常であることを検出することがで
きる。
て、セレクタ５２に入力される前のパスパタン対の加算
結果が各対とも“０”であるので、セレクタ５２から出
力後に検出されたパスパタン対が全ての対のうち少なく
とも１つの対の加算結果が“１”であるときに、セレク
タ５２の出力結果が異常であることを検出することがで
きる。
【００４２】以上説明したように第２の実施例における
パスパタン監視回路では、所定の選択制御によりＮ本の
入力データ信号３０1〜３０Nに応じてＮ本の出力データ
信号３１1〜３１Nを出力するセレクタ５２を監視するた
めに、パスパタン挿入指示信号５３に基づいて入力デー
タ信号中の空きタイムスロットにパスパタンを挿入する
ようにした。この挿入するパスパタンは、Ｎ本の入力デ
ータ信号のうち予め任意の２本を１組の対として決めて
おき、一方のパスパタンを他方のパスパタンの補数とな
るパスパタン対を挿入するようにしている。このような
パスパタンが挿入された入力データ信号が入力されるセ
レクタ５２から出力された出力データ信号から、パスパ
タン検出指示信号５５に基づいてパスパタン検出部５７
によってパスパタン挿入部５４によって挿入された各パ
スパタン対に対応してセレクタ５２より出力された出力
パスパタンが抽出される。そして、パスパタン検出部５
７によって抽出したパスパタン対それぞれを加算演算す
ることにより、パスパタン照合を行うことができる。こ
れにより、パスパタン期待値を比較するための大容量の
メモリ回路や期待値比較回路を不要としてパスパタン検
出部の簡素化を図ることができるという効果がある。
パスパタン監視回路では、所定の選択制御によりＮ本の
入力データ信号３０1〜３０Nに応じてＮ本の出力データ
信号３１1〜３１Nを出力するセレクタ５２を監視するた
めに、パスパタン挿入指示信号５３に基づいて入力デー
タ信号中の空きタイムスロットにパスパタンを挿入する
ようにした。この挿入するパスパタンは、Ｎ本の入力デ
ータ信号のうち予め任意の２本を１組の対として決めて
おき、一方のパスパタンを他方のパスパタンの補数とな
るパスパタン対を挿入するようにしている。このような
パスパタンが挿入された入力データ信号が入力されるセ
レクタ５２から出力された出力データ信号から、パスパ
タン検出指示信号５５に基づいてパスパタン検出部５７
によってパスパタン挿入部５４によって挿入された各パ
スパタン対に対応してセレクタ５２より出力された出力
パスパタンが抽出される。そして、パスパタン検出部５
７によって抽出したパスパタン対それぞれを加算演算す
ることにより、パスパタン照合を行うことができる。こ
れにより、パスパタン期待値を比較するための大容量の
メモリ回路や期待値比較回路を不要としてパスパタン検
出部の簡素化を図ることができるという効果がある。
【００４３】
【発明の効果】以上説明したように請求項１記載の発明
によれば、複数本の入力データ信号のうち２本１組の対
にパスパタンとして一方が他方の反転されたビットパタ
ンであるパスパタン対に対する、監視対象回路からの出
力パスパタンに基づいて監視を行うようにすることで、
入力パスパタンを参照する必要がなくなるためパスパタ
ンの照合回路を簡素化することができるようになる。さ
らに、各データ信号に対してパスパタン照合を行う必要
がなくなるので、大幅に回路規模を削減するだけでな
く、信号線が増加しても回路規模の増大を抑えることが
できる。
によれば、複数本の入力データ信号のうち２本１組の対
にパスパタンとして一方が他方の反転されたビットパタ
ンであるパスパタン対に対する、監視対象回路からの出
力パスパタンに基づいて監視を行うようにすることで、
入力パスパタンを参照する必要がなくなるためパスパタ
ンの照合回路を簡素化することができるようになる。さ
らに、各データ信号に対してパスパタン照合を行う必要
がなくなるので、大幅に回路規模を削減するだけでな
く、信号線が増加しても回路規模の増大を抑えることが
できる。
【００４４】さらに請求項２記載の発明によれば、入力
データ信号の２本１組の対にパスパタンとして一方が他
方の補数となるパスパタン対に対する監視対象回路から
の出力パスパタンに基づいて監視を行うようにすること
で、入力パスパタンを参照する必要がなくなりパスパタ
ンの照合回路を簡素化することができる。
データ信号の２本１組の対にパスパタンとして一方が他
方の補数となるパスパタン対に対する監視対象回路から
の出力パスパタンに基づいて監視を行うようにすること
で、入力パスパタンを参照する必要がなくなりパスパタ
ンの照合回路を簡素化することができる。
【００４５】さらに請求項３記載の発明によれば、空き
タイムスロットと用いてパスパタン対を挿入するように
しているので、監視対象回路が運用中であっても効率的
に監視を行うことができる。
タイムスロットと用いてパスパタン対を挿入するように
しているので、監視対象回路が運用中であっても効率的
に監視を行うことができる。
【００４６】また請求項４記載の発明によれば、メモリ
回路に対するパスパタン対として一方が他方の反転され
たビットパタンを挿入するようにしているので、出力パ
スパタン対に対しては排他的論理和回路という単純な回
路構成でメモリ回路の監視を行うことができるようにな
る。そして、従来のパスパタン期待値を比較するための
大容量のメモリ回路や期待値比較回路を不要とし、各デ
ータ信号に対してパスパタン照合を行う必要がなくなる
ので、大幅に回路規模を削減することができるととも
に、信号線が増加しても回路規模の増大を抑えることが
できる。
回路に対するパスパタン対として一方が他方の反転され
たビットパタンを挿入するようにしているので、出力パ
スパタン対に対しては排他的論理和回路という単純な回
路構成でメモリ回路の監視を行うことができるようにな
る。そして、従来のパスパタン期待値を比較するための
大容量のメモリ回路や期待値比較回路を不要とし、各デ
ータ信号に対してパスパタン照合を行う必要がなくなる
ので、大幅に回路規模を削減することができるととも
に、信号線が増加しても回路規模の増大を抑えることが
できる。
【００４７】また請求項５記載の発明によれば、セレク
タ回路に対するパスパタン対として一方が他方の補数と
なるビットパタンを挿入するようにしているので、出力
パスパタン対に対しては加算回路という単純な回路構成
でセレクタ回路の監視を行うことができるようになる。
従来のパスパタン期待値を比較するための大容量のメモ
リ回路や期待値比較回路を不要とし、各データ信号に対
してパスパタン照合を行う必要がなくなるので、大幅に
回路規模を削減することができるとともに、信号線が増
加しても回路規模の増大を抑えることができる。
タ回路に対するパスパタン対として一方が他方の補数と
なるビットパタンを挿入するようにしているので、出力
パスパタン対に対しては加算回路という単純な回路構成
でセレクタ回路の監視を行うことができるようになる。
従来のパスパタン期待値を比較するための大容量のメモ
リ回路や期待値比較回路を不要とし、各データ信号に対
してパスパタン照合を行う必要がなくなるので、大幅に
回路規模を削減することができるとともに、信号線が増
加しても回路規模の増大を抑えることができる。
【００４８】さらに請求項６記載の発明によれば、入力
データ信号数が奇数本のときにはダミー信号線を加える
ことによって偶数本として扱うことで、種々の監視対象
回路に対しても、効率的で低コストで実現できるパスパ
タン監視回路を提供することができるようになる。
データ信号数が奇数本のときにはダミー信号線を加える
ことによって偶数本として扱うことで、種々の監視対象
回路に対しても、効率的で低コストで実現できるパスパ
タン監視回路を提供することができるようになる。
【図１】本発明の第１の実施例におけるパスパタン監視
回路の構成の概要を示す構成図である。
回路の構成の概要を示す構成図である。
【図２】本発明の第１の実施例におけるパタン検出回路
の構成の概要を示す構成図である。
の構成の概要を示す構成図である。
【図３】本発明の第１の実施例における動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】本発明の第２の実施例におけるパスパタン監視
回路の構成の概要を示す構成図である。
回路の構成の概要を示す構成図である。
【図５】本発明の第２の実施例におけるパタン検出回路
の構成の概要を示す構成図である。
の構成の概要を示す構成図である。
【図６】従来提案されたパスパタン監視回路の構成の概
要を示す構成図である。
要を示す構成図である。
【図７】従来のパスパタン監視回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
３０1〜３０N、５０1〜５０N 入力データ信号 ３１1〜３１N、５１1〜５１N 出力データ信号 ３２ メモリ ３３、４４、５３ パスパタン挿入指示信号 ３４、５４ パスパタン挿入部 ３５、４７、５５ パスパタン検出指示信号 ３６、５６ 検出結果出力信号 ３７、５７ パスパタン検出部 ３８1〜３８M、３９1〜３９M、５８1〜５８M、５９1〜
５９M パスパタン ４０1〜４０M ＥＸＯＲ回路 ４１ ＡＮＤ回路 ４２ フレームパルス ４３ 空きタイムスロット ４５ 出力パスパタン ４６ 遅延時間 ５２ セレクタ ６０ 演算回路 ６１ ＮＯＲ回路
５９M パスパタン ４０1〜４０M ＥＸＯＲ回路 ４１ ＡＮＤ回路 ４２ フレームパルス ４３ 空きタイムスロット ４５ 出力パスパタン ４６ 遅延時間 ５２ セレクタ ６０ 演算回路 ６１ ＮＯＲ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/14 H04L 29/14
Claims (6)
- 【請求項１】 複数本の入力データ信号に応じてこれら
と同数本の出力データ信号を出力する監視対象回路と、 この監視対象回路に入力される複数本の入力データ信号
それぞれに、これら入力データ信号を２本１組の対とし
て各対にはそれぞれ一方が他方の反転されたビットパタ
ンを入力パタンとして挿入するパタン挿入手段と、 このパタン挿入手段によって挿入された入力パタンに対
応して前記監視対象回路から出力された出力パタンを検
出するパタン検出手段と、 このパタン検出手段によって検出された所定の出力パタ
ンに基づいて前記監視対象回路を監視する監視手段とを
具備することを特徴とするパスパタン監視回路。 - 【請求項２】 前記パタン挿入手段によって挿入される
入力パタンは、前記それぞれ一方が他方の補数となるビ
ットパタンであることを特徴とする請求項１記載のパス
パタン監視回路。 - 【請求項３】 前記パスパタン挿入手段は、入力パタン
を空きタイムスロットに挿入することを特徴とする請求
項１または２記載のパスパタン監視回路。 - 【請求項４】 複数本の入力データ信号に応じてこれら
と同数本の出力データ信号を出力するメモリ回路と、 このメモリ回路に入力される複数本の入力データ信号そ
れぞれに、これら入力データ信号を２本１組の対として
各対には一方が他方の反転されたビットパタンを入力パ
タンとして空きタイムスロットに挿入するパタン挿入手
段と、 このパタン挿入手段によって挿入された入力パタンに対
応して前記メモリ回路から出力された出力パタンを抽出
するパタン抽出手段と、 前記パタン挿入手段によって挿入された入力パタンの対
に対応してこのパタン抽出手段によって抽出された出力
パタンの互いのビットの排他的論理和を全ての対につい
てそれぞれ演算する演算手段と、 演算手段によって演算された各対の演算結果のうち少な
くとも１つが「０」であるとき前記メモリ回路の異常を
検出する異常検出手段とを具備することを特徴とするパ
スパタン監視回路。 - 【請求項５】 複数本の入力データ信号に応じてこれら
と同数本の出力データ信号を出力するセレクタ回路と、 このセレクタ回路に入力される複数本の入力データ信号
それぞれに、これら入力データ信号を２本１組の対とし
て各対には一方が他方の補数であるビットパタンを入力
パタンとして空きタイムスロットに挿入するパタン挿入
手段と、 このパタン挿入手段によって挿入された入力パタンに対
応して前記セレクタ回路から出力された出力パタンを抽
出するパタン抽出手段と、 前記パタン挿入手段によって挿入された入力パタンの対
に対応してこのパタン抽出手段によって抽出された出力
パタンの互いのビットの和を全ての対についてそれぞれ
演算する演算手段と、 演算手段によって演算された各対の演算結果のうち少な
くとも１つが「１」であるとき前記メモリ回路の異常を
検出する異常検出手段とを具備することを特徴とするパ
スパタン監視回路。 - 【請求項６】 前記入力データ信号が奇数本のときに
は、ダミー信号線を加えて偶数本とすることを特徴とす
る請求項１〜５記載のパスパタン監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092221A JP3114688B2 (ja) | 1998-03-23 | 1998-03-23 | パスパタン監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092221A JP3114688B2 (ja) | 1998-03-23 | 1998-03-23 | パスパタン監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11275042A JPH11275042A (ja) | 1999-10-08 |
| JP3114688B2 true JP3114688B2 (ja) | 2000-12-04 |
Family
ID=14048401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10092221A Expired - Fee Related JP3114688B2 (ja) | 1998-03-23 | 1998-03-23 | パスパタン監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114688B2 (ja) |
-
1998
- 1998-03-23 JP JP10092221A patent/JP3114688B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11275042A (ja) | 1999-10-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
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