JPS6365729A - 新ｓｔフオ−マツト同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本願は、ＰＮパターンの繰り返し周期がＭ系列となる生
成多項式を用い、これより短い周期のＰＮパターンを強
制的に発生させ、これに伴って一つの制御信号を用いて
同期ループを保護制御する新ＳＴフォーマット同ｉ’Ｊ
Ｉ　Ｗ　’ｆｌを開示したものである。

〔産業上の利用分野〕

本発明は、人力データのフレームフォーマット同期装置
に関し、特にＣＣＩＴＴ勧告Ｘ、勧告−従う新ＳＴフォ
ーマット同期装置に関するものである。

従来より個々の電話回線に付随して送る情報としてはシ
ダナリングと回線断を通知するＡＩＳ、ＢＡＩＳのみで
あり、これらの情報は、１１０の交番パターンをフレー
ム同期パターンとするＳＴフレームにより転送していた
が、このような固定パターンのＳＴフレームでは、多く
の回線管理情報を扱う高速ディジタル専用線等の回線に
は対処できず、一方、誤同期発生確率の低減を図る必要
性から時間とともにフレーム同期パターンが変化する新
ＳＴフレームがＣＣＩＴＴ勧告Ｘ、勧告−より使用され
るに至っている。

また、この新ＳＴフォーマットはＰＮ（擬似ランダム雑
音）パターンを用いて同期保護を行うので、その同期部
が大規模な回路構成となることから回路規模の縮小化が
望まれている。

〔従来の技術〕 かかる従来の新ＳＴフォーマット同期装置が第３図に示
されており、これは昭和６１年度電子通信学会総合全国
大会報告第２０４５　（第９−７４頁）において「回線
管理情報転送フレームの構成法」と題して発表された論
文に掲載されたものである。

図中、ｌはｎ段のシフトレジスタから成るＰＮパターン
発生器、２はＰＮパターン発生器１のシフトレジスタ中
の所定段の出力を用いて所定生成多項式のＰＮパターン
をそのシフトレジスタから出力させるＥＸＮＯＲ回路等
のパターン演算器、３ａはＰＮパターン発生器１の各段
の出力を入力してＭ系列より短い繰り返し周期とするた
めの所定のフレームパターンを見出して対応した論理信
号Ｆ（フォーシング信号）及び同期保護のためのＨＫ（
ハウスキーピング）信号を発生するフォーシング・ハウ
スキーピング（以下Ｆ−ＨＫという）パルス発生器、５
はパターン演算器２の出力と外部からのフレーム入力と
を比較するＥＸ−ＯＲ回路等の比較器、６はパターン演
算器２の出力とフレーム入力とのいずれかを選択するセ
レクタ、７は比較器５の出力に応して同期の有無を判定
するとともにＦ−ＨＫパルス発生器３ａからのＨＫパル
スを受けてセレクタ６の切り替え制御を行う保護制御器
、そして４はセレクタ６の選択された出力と、Ｆ・ＨＫ
パルス発生器３ａの出力Ｆとを加算してＰＮバクーン発
生器ｌのシフトレジスタに送るＯＲ回路等の加算器、で
ある。

次に、第３図の従来例の動作を第４図に示したＰＮパタ
ーン例を参照して説明する。尚、第４図におけるＲ１−
Ｒ７はシフトレジスタを構成するフリップフロップであ
り、その他に付した符号は第３図の同一符号と同一の個
所を示す。ただし、Ｆ−ＨＫパルス発生器３ａは一部の
み示す。

まず、最初は同期状態にないので、セレクタ６はａ端子
が選択されており、フレーム入力があるとそれを加算器
４を素通りしてＰＮパターン発生器１に送る。ＰＮパタ
ーン発生器１の出力はパターン演算器２で所定の生成多
項式ｘ’＋ｘ４＋１を作るべく第４図の例では４段目の
フリップフロップと７段目のフリッププロップの出力の
演算を行っている。このパターン演算器２の出力はフレ
ーム入力と比較器５において比較され、その結果が同期
保護制御器７に入力される。この同期保護制御器７では
比較器７での比較の結果、例えば両者の一致が不一致に
対し所定の割合以上得られた時、同期状態に入ったと判
定してセレクタ６をａ端子からｂ端子に切り替える。

これにより、セレクタ６、加算器４、ＰＮパターン発生
器１、パターン演算器２という同期ループが形成される
。

ＰＮパターン発生器１からの全段出力はＦ−ＨＫパルス
発生部３ａに送られて行くが、第４図のパターンブロッ
クＣ及びＤに示すように、これらのパターンブロック中
の最も左の入力ビットＣ及びｄを除いては両者は同じビ
ット内容に成っている、従って、Ｆ−ＨＫパルス発生部
３ａではこのｒｌｏｌｏｏｏｏＪなる７ビツトが入力し
たとき論理「１」　（高レベル）になるアンドゲートを
用いてフォーシング（強制）パルスＦ（以下、Ｆパルス
という）を発生し、加算器４でこれらＦパルスとパター
ン演算器２からセレクタ６を介して来るパルスｄを加算
するとパターンブロックＣとＤのビット内容は全く同じ
になる。

こうすることにより後は第４図に示したパターンと同じ
パターンの繰り返しとなって第４図の例で７ビツトのシ
フトレジスタを用いたときのＭ系列の繰り返し周期であ
る２’−１＝１２７より短い周期の繰り返しが得られる
。

このとき、パターン演算器２の出力は「０」（ｄビット
）でありフレーム入力は「１」であるから比較器５は不
−敗検出するが、Ｆ−ＨＫパルス発生部３ａから出力さ
れるＨＫパルスにより比較器５の出力を無効にさせ、フ
レーム不一致のカウントは行わず同期保護状態を維持し
ている。

〔発明が解決しようとする問題点〕

このように、従来の新ＳＴフォーマット同！ＵＩ装置で
は第３図に示す同期保護動作において、Ｆ・ＨＫパルス
発生器３ａからのＦパルスが加算器４を経てＰＮパター
ン発生器１ヘループバソクされているので、Ｆパルス発
生時のパターン演算器２の出力とフレーム入力とは常に
一敗せず、比較器５で不一致情報を送出するが、ＨＫパ
ルスをも発生することによって同期保護状態を維持する
ように構成されている。

そのため、フレーム入力データに存在するジッタ成分及
びＨＫパルスの環境変動に因る出力タイミング変動によ
り、同期保護制御器７への入力相互のタイミングずれが
生じた場合、同期保護解除信号が同期保護制御器７から
誤送出されてしまいセレクタ６をａ端子の側に切り替え
て同期を外してしまうという問題点と、Ｆ−ＨＫパルス
発生器３ａにおいてＦパルス及びＨＫパルスという２つ
の制御信号を発生しなくてはならないという問題点があ
った。

従って、本発明の目的は、同期保護の誤動作がなく、回
路構成上も簡単な新ＳＴフォーマ７）同期装置を実現す
ることである。

〔問題点を解決するための手段〕

第１図は上記の問題点を解決するための本発明の新ＳＴ
フォーマット同期装置を概略的に示した図で、１は０段
のシフトレジスタから成るＰＮパターン発生器、２はＰ
Ｎパターン発生器１のシフトレジスタ中の所定段の出力
を用いて所定生成多項式のＰＮパターンをそのシフトレ
ジスタから出力させるパターン演算器、３はＰＮパター
ン発生器１の各段の出力を入力してＭ系列より短い繰り
返し周期とするべく所定フレームパターンを検出して対
応した論理信号Ｆを発生するフォーシングパターン発生
器、４はパターン演算器２とフォーシングパターン発生
器３との出力を加算する加算器、５は加算器４の出力と
フレーム入力とを比較する比較器、６は加算器４の出力
とフレーム入力とのいずれかを選択してＰＮパターン発
生器１のシフトレジスタに入力するセレクタ、そして７
は比較器５の出力に応じて同期状態への移行・保護・解
除を判定してセレクタ６の制御を行う同期保護制御器で
ある。

〔作　用〕

本発明を示す第１図において、今、同期保護制御器７に
おいて同期状態にあると判定されると、セレクタ６はＰ
Ｎパターン発生器１とパターン演算器２と加算器４とで
同期ループを形成する。ＰＮパターン発生器１からの全
出力はフォーシングパターン発生器３に送られてＰＮパ
ターンのＭ系列の繰り返し周期より短い繰り返し周期と
なるように対応した論理信号Ｆを発生する。このときパ
ターン演算器２の出力は入力フレームパターンとは異な
るが、加算器４でＦパターンが加算される結果、パター
ン演算器２から出力されるパターンとフレーム入力とが
比較器５において一致検出され同期保護制？？１１器７
からは同期保護信号が維持されて両者の同一パターンが
繰り返される。

〔実施例〕

以下、本発明の詳細な説明する。

第２図は、第１図に示した本発明の新ＳＴフォーマット
同期装置の実施例を示すもので、この実施例では、第４
図に示した従来例の構成と同様にＰＮパターン発生器１
は７段のシフトレジスタ、パターン演算器２はＥｘ−Ｎ
ＯＲ回路、加算器４はＯＲ回路、比較器５はＥ　ｘ−Ｏ
Ｒ回路、で構成されている。尚、フォーシングパターン
発生器３は論理信号としてのフォーシング（以下、Ｆと
いう）パルス信号のみを発生するものである。

従って、第２図の本発明の実施例と第３図の従来例との
相違は、前者において加算器４をパターン演算器２とセ
レクタ６との間に用い、フォーシングパターン発生器（
以下、Ｆパターン発生器という）３から加算器４への制
御信号として一つのＦパルス信号のみを発生させる点で
ある。

次に本発明の実施例の動作を第４図を再び参照して説明
する。

まず、最初は同期状態にないので、セレクタ６はａ端子
が選択されており、フレーム入力があるとそれをＰＮパ
ターン発生器１に送る。ＰＮパターン発生器１の出力は
パターン演算器２で所定の生成多項式ｘ７＋ｘ４＋１を
作るべく第４図の例では４段目のフリップフロップ プフロフプの出力の演算を行っている。このパターン演
算器２の出力はＦパターン発生器３のＦパルス信号（こ
のときはまだフォーシングパターンは検出されずＦ信号
は「０」である）に加算された後、フレーム入力と比較
器５において比較され、その結果が同期保護制御器７に
入力される。この同期保護制御器７では比較器７での比
較の結果、例えば両者の一致が不一致に対し所定の割合
以上得られた時、同期状態に入ったと判定してセレクタ
６をａ端子からｂ端子に切り替える。

これにより、セレクタ６、ＰＮパターン発生器１、パタ
ーン演算器２、加算器４という同期ループが形成される
。

ＰＮパターン発生器１からの全段出力はＦパターン発生
器３に送られて行くが、第４図のパターンブロックＣ及
びＤに示すように、これらのパターンブロック中の最も
左の入力ビットＣ及びｄを除いては両者は同じビット内
容に成っている。従って、Ｆパルス発生部３ではこのｒ
ｌｏｌｏｏｏｏ」なる７ビントが入力したとき論理「１
」になるアンドゲートを用いて強制パルスＦを発生し、
加算器４でこれらＦパルスとパターン演算器２からの入
力ビットｄを加算するとパターンブロックＣとＤのビッ
ト内容を全く同じにすることができる。

こうすることにより後は第４図に示したパターンと同し
パターンの繰り返しとなって第４図の例で７ビツトのシ
フトレジスタを用いたときのＭ系列の繰り返し周期であ
る２’−１＝１２７より短い周２ＵＩ（４８）の繰り返
し動作が得られる。

また、このとき、パターン演算器２の出力ｄは加算器４
を通ることにより「１」にされるのでフレーム入力のｒ
ｌＪと一致し、従って、同期保護制御器７は同期保護動
作を維持し同期解除を行うことはない。

〔発明の効果〕

以上のように、本発明の新ＳＴフォーマット同期装置に
よれば、ＰＮパターンを発生させ、このうちのＭ系列よ
り短い周期の所定パターンを検出する場合に、その検出
したことを示す制御論理信号を、発生したＰＮパターン
に加算したので、一つの制御信号で同期保護動作を維持
でき、誤動作のない簡単な回路構成の新ＳＴフォーマッ
ト同期を実現できるという効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る新ＳＴフォーマント同期装置の原
理ブロック図、 第２図は第１図に示された本発明の新ＳＴフォーマント
同期装置の一実施例を示すブロック図、第３図は従来の
新ＳＴフォーマット同期装置を示すブロック図、 第４図は本発明及び従来の新ＳＴフォーマント同期’？
２７１の動作を説明するためのＰＮパターン発生図、で
ある。 第１図及び第２図において、 １はＰＮパターン発生器、 ２はパターン演算器、 ３はフォーシングパターン発生部、 ４は加算器、 ５は比較器、 ６はセレクタ、 ７は同期保護制御器、を示す。 尚、図中、同一符号は同−又は相当部分を示す。 特　許出願人　　富　士　通　株式会社代理人弁理士　
　森　１）寛　（外１名）本弁明の新ＳＴフォーマット
同期装置の原理間第１図 本発明の一実施例を示す図 第２図 第３図

Claims (2)

【特許請求の範囲】
1. （１）ｎ段のシフトレジスタから成るＰＮパターン発生
   器（１）と、 前記シフトレジスタ中の所定段の出力を用いて所定生成
   多項式のＰＮパターンを前記シフトレジスタから出力さ
   せるパターン演算器（２）と、 前記ＰＮパターン発生器（１）の各段の出力を入力して
   Ｍ系列より短い繰り返し周期とするための所定フレーム
   パターンを検出して対応した論理信号を発生するフォー
   シングパターン発生器（３）と、 前記パターン演算器（２）とフォーシングパターン発生
   器（３）との出力を加算する加算器（４）と、 該加算器（４）の出力とフレーム入力とを比較する比較
   器（５）と、 前記加算器（４）の出力とフレーム入力とのいずれかを
   選択して前記ＰＮパターン発生器（１）のシフトレジス
   タに入力するセレクタ（６）と、 前記比較器（５）の出力に応じて同期状態への移行・保
   護・解除を判定して前記セレクタ（６）の制御を行う同
   期保護制御器（７）と、を備えたことを特徴とする新Ｓ
   Ｔフォーマット同期装置。
2. （２）前記パターン演算器（２）がＥＸ−ＮＯＲである
   特許請求の範囲第１項記載の新ＳＴフォーマット同期装
   置。