JPH0556033A

JPH0556033A - フレーム同期回路

Info

Publication number: JPH0556033A
Application number: JP3214025A
Authority: JP
Inventors: Noboru Toyama; 昇外山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-08-27
Filing date: 1991-08-27
Publication date: 1993-03-05

Abstract

(57)【要約】【目的】入力データの中のフレーム同期信号を抽出して
同期をとるフレーム同期回路に関し、入力する同期信号
が異常となった場合に、異常を確実に検出することので
きるフレーム同期回路を実現することを目的とする。【構成】入力データをシフトするシフト回路１０と、シ
フト回路１０の出力が所定のフレーム同期パターンであ
るか否かを検出する同期パターン検出回路２０と、同期
パターン検出回路２０の出力が異常状態を示したことを
検出して出力する異常検出回路３０と、同期パターン検
出回路２０の出力が所定のフレーム同期パターンと一致
しないことを検出して出力する不一致検出回路４０と、
異常検出回路３０の出力と、不一致検出回路４０の出力
の論理和をとり出力する同期外れ出力回路５０を備える
フレーム同期回路において、入力データの断を検出する
データ断検出手段（６０）を設けて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力データの中のフレー
ム同期信号を抽出して同期をとるフレーム同期回路に関
する。

【０００２】ディジタル通信では、送信側で１フレーム
の中の指定の位置、例えば、先頭にフレーム同期信号を
挿入して送出し、受信側では、そのフレーム同期信号を
抽出し、定められたパターンになっていることを確認し
て同期を検出している。

【０００３】最も単純なフレームビットとしては、０、
１、０、１と「０」と「１」を繰り返すようなパターン
もあるが、このような単純なパターンでは、同期が確立
されていないにもかかわらず、同期が確立したと誤判定
する場合があり、このような誤判定を防ぐために、フレ
ームビットを増やすとともに、複雑なフレームパターン
を使用している。

【０００４】図４はフレームパターンの例を説明する図
である。ここでは同期信号を８ビットすなわち１バイト
単位とし、Ａ１（１１１１０１１０）バイト、Ａ２（０
０１０１０００）バイトとし、同期信号をＡ１、Ａ１、
Ａ２、Ａ２の４バイトの３２ビットとした例である。

【０００５】図４の（Ａ）はシリアルデータとして入力
する同期信号であり、（Ｂ）は８ビットパラレルデータ
に変換した同期信号の例である。かかるフレーム同期信
号を正確に検出することのできるフレーム同期回路が要
求されている。

【０００６】

【従来の技術】図５は従来例を説明する図を示す。図中
の１１はシフトレジスタ、２１、４７は否定論理和回路
（以下ＮＯＲ回路と称する）、２２はフリップフロップ
回路（以下Ｆ／Ｆ回路と称する）、２３、４１はセレク
タ、３０は異常検出回路、４０は不一致検出回路、４２
は同期保護回路、４３はフレームカウンタ、４４はイン
ヒビットパルス発生回路（図中ＩＨパルス発生回路とし
て示す）、４５、４６、４８、５１Ａは論理和回路（以
下ＯＲ回路と称する）である。

【０００７】図５に示す従来例は、図４の（Ｂ）に示
す、８ビットパラレルで入力する同期信号の検出を行う
ものであり、図中の太線は８ビットのパラレル信号を示
し、×は８ビットのパラレル信号を処理するために同
じ構成の回路が８個あることを示している。

【０００８】同期信号は任意の位相で入力されるので、
同期パターン検出回路２０としてのＮＯＲ回路２１を８
個備えており、入力データを１ビットずつシフトして、
同期パターンが検出できる位置を探している。ここで３
２ビットの同期パターンが正常に検出できると、８個の
ＮＯＲ回路２１の中の１つから「１」が送出される。

【０００９】８個のＮＯＲ回路２１の出力を８個のＦ／
Ｆ回路２２でラッチし、異常検出回路３０に入力する。
ここで、すべての入力が「０」、あるいは「１」が２個
以上あると異常検出回路３０が異常として出力する。

【００１０】不一致検出回路４０は同期パターンの不一
致を検出し、同期保護回路４２で、例えば、後方２段の
保護をかけて出力する。４３はフレームパルスを発生す
るフレームカウンタであり、フレームパルスのタイミン
グで不一致の検出を行う。また、ＯＲ回路４６の出力が
「０」のときは、同期が確立していない状態であり、イ
ンヒビットパルス発生器４４によりインヒビットパルス
を発生し、そのパルスによりフレームカウンタ４３への
クロックの入力をインヒビットして、ハンティングを行
い同期をとっている。

【００１１】

【発明が解決しようとする課題】上述の従来例におい
て、フレーム同期信号として、図４で説明したＡ１、Ａ
１、Ａ２、Ａ２の４バイトの３２ビットを使用した場
合、同期信号の並びは図４の（Ｂ）の形となる。

【００１２】すなわち、データ５では同期信号は「１」
の連続となり、データ０では「０」の連続となる。した
がって、障害によりフレーム同期回路に入力される同期
信号が、データ５では「１」に固定、データ０では
「０」に固定された場合でも、同期を確立してしまうこ
とになる。

【００１３】本発明は、入力する同期信号が異常となっ
た場合に、異常を確実に検出して同期外れとして出力す
ることのできるフレーム同期回路を実現しようとする。

【００１４】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０は入力データをシ
フトするシフト回路であり、２０はシフト回路１０の出
力が所定のフレーム同期パターンであるか否かを検出す
る同期パターン検出回路であり、３０は同期パターン検
出回路２０の出力が異常状態を示したことを検出して出
力する異常検出回路である。

【００１５】また、４０は同期パターン検出回路２０の
出力が所定のフレーム同期パターンと一致していないこ
とを検出して出力する不一致検出回路であり、５０は異
常検出回路３０と不一致検出回路４０の出力の論理和を
とり出力する同期外れ出力回路である。

【００１６】６０は、本発明により設ける、入力データ
の断を検出するデータ断検出手段であり、フレーム同期
信号の同期外れの検出は、同期外れ出力回路５０によ
り、異常検出回路３０の出力と、不一致検出回路４０の
出力と、データ断検出手段６０の論理和をとることによ
り検出する。

【００１７】また、上記構成において、シリアルデータ
の入力をｎビットのパラレルデータに変換した後、同期
検出を行う。

【００１８】

【作用】入力データは任意の位相で入力されているの
で、シフト回路１０により、シフトした後、同期パター
ン検出回路２０に入力して同期パターンを検出する。

【００１９】同期パターン検出回路２０の出力を異常検
出回路３０に入力して、同期信号の異常を検出する。ま
た、同期パターン検出回路２０の出力を不一致検出回路
４０に入力し、フレーム同期パターンの不一致を検出し
て出力する。

【００２０】異常検出回路３０の出力、不一致検出回路
４０の出力の論理和のみでは、同期が確立していないに
もかかわらず同期が確立したと誤検出することがあるの
で、データ断検出手段６０により、データ断を検出し
て、異常検出回路３０の出力、不一致検出回路４０の出
力、およびデータ断検出手段６０の出力と論理和をとっ
た出力を同期外れ信号として出力することにより、同期
信号の異常を正確に検出することができる。

【００２１】

【実施例】図２は本発明の実施例を説明する図である。
図中のシフトレジスタ１１、ＮＯＲ回路２１、４７、Ｆ
／Ｆ回路２２、セレクタ２３、４１、異常検出回路３
０、不一致検出回路４０、同期保護回路４２、フレーム
カウンタ４３、インヒビットパルス発生器４４、ＯＲ回
路４５、４６、４８は図５の従来例で説明したと同一構
成物である。

【００２２】また、５１は３入力のＯＲ回路であり、６
１、６２、６３は入力データの断を検出するためのＦ／
Ｆ回路であり、６４は否定論理積回路（以下ＮＡＮＤ回
路と称する）、６５、６６は入力データ、フレームバル
スを反転するインバータであり、入力データの断の検出
回路は８ビットのパラレル入力データのビット単位に検
出するので、同じ構成の回路を８個備えている。

【００２３】Ｆ／Ｆ回路６１のセット端子には、入力デ
ータをインバータ６５で反転した出力を接続し、Ｆ／Ｆ
回路６２のセット端子には入力データを接続し、それぞ
れの入力端子には「０」Ｖを、クロック端子にはフレー
ムパルスをインバータ６６で反転した出力を接続する。

【００２４】したがって、Ｆ／Ｆ回路６１、６２はフレ
ームパルスを反転した出力により、「０」を出力する
が、入力データによりＦ／Ｆ回路６１、６２の何れかが
リセットされ「１」を出力するので同時に「０」になる
ことはない。

【００２５】ここで、図４の（Ｂ）のデータ５が障害に
より「１」固定となった場合でも、異常検出回路３０、
不一致検出回路４０では同期を確立してしまう。しか
し、入力データが「１」固定となった場合には、Ｆ／Ｆ
回路６１、６２の出力が「０」に固定され、ＮＡＮＤ回
路６４の２つの入力が「０」になり、「１」を出力す
る。この「１」をＦ／Ｆ回路６３を通して出力し、デー
タ断を示す「１」を出力する。この「１」をＯＲ回路５
１を通して出力する。

【００２６】図３は本発明の実施例の同期外れ検出出力
を説明する図であり、は入力データ、入力データ中の
Ｆはフレームパルスを示す。はフレームパルスを示
し、は異常検出回路３０、同期保護回路４２から出力
する同期外れ出力であり、はデータ断出力であり、
はとの論理和をとった同期外れ検出出力である。こ
こでは、「１」が同期外れを示す。

【００２７】

【発明の効果】入力データの中のフレーム同期信号を抽
出して、同期を検出するフレーム同期回路に、入力デー
タの断検出回路を設けることにより、正確にフレーム同
期外れを検出できるフレーム同期回路を実現することが
できる。

【図面の簡単な説明】

【図１】本発明の原理を説明するブロック図

【図２】本発明の実施例を説明する図

【図３】本発明の実施例の同期外れ検出出力を説明す
る図

【図４】フレーム同期バターンの例を説明する図

【図５】従来例を説明する図

【符号の説明】

１０シフト回路１１シフトレジスタ２０同期パターン検出回路２１、４７、ＮＯＲ回路２２、６１、６２、６３Ｆ／Ｆ回路２３、４１セレクタ３０異常検出回路４０不一致検出回路４２同期保護回路４３フレームカウンタ４４インヒビットパルス発生器４５、４６、４８、５１、５１ＡＯＲ回路５０同期外れ出力回路６０データ断検出手段６４ＮＡＮＤ回路６５、６６インバータ

Claims

【特許請求の範囲】

【請求項１】入力データの中に挿入されているフレー
ム同期信号を抽出して同期をとるフレーム同期回路であ
って、入力データをシフトするシフト回路（１０）と、前記シフト回路（１０）の出力が所定のフレーム同期パ
ターンであるか否かを検出する同期パターン検出回路
（２０）と、前記同期パターン検出回路（２０）の出力が異常状態を
示したことを検出して出力する異常検出回路（３０）
と、前記同期パターン検出回路（２０）の出力が所定のフレ
ーム同期パターンと一致しないことを検出して出力する
不一致検出回路（４０）と、前記異常検出回路（３０）の出力と、前記不一致検出回
路（４０）の出力の論理和をとり出力する同期外れ出力
回路（５０）を備えるフレーム同期回路において、入力データの断を検出するデータ断検出手段（６０）を
設け、入力データの中のフレーム同期信号を検出して同期をと
るとき、前記同期外れ出力回路（５０）により、前記異
常検出回路（２０）の出力と、前記不一致検出回路（４
０）の出力と、前記同期外れ出力回路（５０）の出力の
論理和をとり同期外れとして出力することを特徴とする
フレーム同期回路。
【請求項２】前記シフト回路（１０）、同期パターン
検出回路（２０）、異常検出回路（３０）、不一致検出
回路（４０）およびデータ断検出手段（６０）はそれぞ
れｎ個の回路から構成し、ｎビット並列処理を行うこと
を特徴とする請求項１記載のフレーム同期回路。
【請求項３】前記データ断検出手段（６０）は３つの
フリップフロップ回路（６１、６２、６３）より構成
し、自己のフレームカウンタの出力するフレームパルス
を基準としてデータ断検出を行うことを特徴とする請求
項１記載のフレーム同期回路。