JPH0432955A - プロセッサ障害検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、同一の処理対象を並行して処理する複数のプ
ロセッサの障害を検出するプロセッサ障害検出装置に関
する。

（従来の技術） コンピュータはその利用目的により各種の構成が構築さ
れる。通常、１台のコンピュータにおいて、各種処理対
象（タスク等）の処理実行は１つのプロセッサで行なわ
れる。この場合、このプロセッサに異常が発生すると処
理結果が信頼できなくなる。このため、信頼性を向上さ
せるために、１台のコンピュータに複数のプロセッサを
搭載し、これらのプロセッサに同一の処理対象を並行し
て処理させるマルチプロセッサのコンピュータがある。

このようなマルチプロセッサのコンピュータには、各プ
ロセッサの異常発生を検出するためのプロセッサ障害検
出装置が備えられている。

第２図に、従来のプロセッサ障害検出装置のブロック図
を示す。

図には、一対のプロセッサ１．２と、クロック発生部３
、一致検出部４、異常処理部５が設けられている。プロ
セッサ１，２には、それぞれ出力信号線６．７が接続さ
れている。出力信号線６゜７には、一致検出部４が接続
されている。一致検出部４から異常処理部５に向けて、
判定信号ａを出力する判定信号線１０が設けられている
。異常処理部５からプロセッサ１．２及び図示しない上
位装置に向けて、異常通知信号すを出力する異常通知線
１１が設けられている。クロック発生部３からプロセッ
サ１，２及び一致検出部４に向けて、制御クロックｔを
出力する制御クロック線１２が設けられている。

プロセッサ１．２は、処理対象の処理実行を行なうもの
である。クロック発生部３は、プロセッサ１．２及び一
致検出部４の動作タイミングを制御する制御クロックｔ
を生成するものである。

一致検出部４は、出力信号線６．７上のデータを読取り
その比較を行なうゲート回路等からなるものである。異
常処理部５は、一致検出部４゛の出力する判定信号ａに
基づいてプロセッサ１，２に異常が発生したことを認識
するものである。

以上の構成のプロセッサ障害検出装置の動作を第３図を
参照しながら説明する。

第３図は、従来のタイムチャートである。

第３図（ａ）は、プロセッサ１が出力信号線６に出力す
るデータを示したもので、同様に同図（ｂ）は、プロセ
ッサ２が出力信号線７に出力するデータを示したもので
ある。同図（Ｃ）は、一致検出部４の出力する判定信号
ａを示したもので、同図（ｄ）は、異常処理部５の出力
する異常通知信号すを示したものである。

なお、クロック発生部３からは、所定周期の時刻ｔ１〜
ｔ６に制御クロックｔが出力されているものとする。プ
ロセッサ１．２は、この制御クロックｔに同期して処理
を実行し、出力信号線６．７にデータを出力する。一方
、一致検出部４は、制御クロックｔの発生するタイミン
グで出力信号線６，７の内容を読取ってその比較を行な
い、判定信号ａを出力する。この判定信号ａは、比較結
果が一致した場合にハイレベルに設定され、不一致の場
合にロウレベルに設定される。異常処理部５では、判定
信号ａが有効状態の場合、異常通知信号ａを無効に設定
しレベルに基づいて、プロセッサ１．２の異常の判断を
行なう。

時刻ｔ＋　、ｔｚ　、ｔ３のタイミングにおいてプロセ
ッサ１．２は、それぞれ同一のデータＡ。

Ｂ、Ｃを出力している。即ち、プロセッサ１．２は、同
期して正常な動作を行なっていることになる。

ところで、プロセッサ１，２には、クロック発生部３の
出力する制御クロックｔに依存せず、随時信号の人力を
許容する図示しない非同期型の信号線（例えば割込み信
号線）が設けられている。

この非同期型の信号線上の信号を受付けるタイミングは
、基本的には、信号が入力した直後に発生する制御クロ
ックｔのタイミングで受付ける。このタイミングには、
制御クロックｔが高速になるに従ってプロセッサ毎のバ
ラツキが生じ始める。

即ち、非同期型の信号線上の信号が入力し”でから２ク
ロツク目の制御クロックｔのタイミングで受付けるとい
った事態が発生する。

具体的には、第３図において、処理の進行に伴い時刻Ｔ
にプロセッサ１．２に設けられた非同期型の信号線に割
込み■が発生したものとする。プロセッサ１．２は、こ
の割込みを受付けた後に処理を継続することになる。

ここで、プロセッサ１は、時刻ｔ４に発生する制御クロ
ックｔのタイミングで割込みを受付け（■）、データＤ
を出力信号線６に出力したものとする。しかしプロセッ
サ２はその特性上、時刻ｔ４のタイミングでは受付ける
ことができず時刻ｔ６に出力される制御クロックｔのタ
イミングで割込みを受付けたものとする（■）。

時刻ｔ４のタイミングにおいて、プロセッサ２は、割込
みを受付けることができないため、出力信号線７にデー
タを出力しない。このため、出力信号線７の内容が処理
に関係の無いデータαになる。従って、時刻ｔ４のタイ
ミングにおいて、一致検出部４は、データＤとデータａ
の比較を行なうことになる。この比較結果は不一致とな
り、ロウレベルの判定信号ａが出力される。

異常処理部５では、判定信号ａがロウレベルになったの
を受けて、異常通知信号すをロウレベルに設定してプロ
セッサ１．２の動作を停止させると共に、図示しない上
位装置に通知する。

（発明が解決しようとする課題） 以上の様に、従来はプロセッサ１．２の特性上発生する
恐れのある同期ずれに関しても、プロセッサ１．２の異
常として判断されてしまいその動作を停止していた。こ
のため、円滑な処理実行の妨げとなり、さらには、プロ
セッサ１．２の異常検出のための診断作業等を行なった
後再度立ち上げるといった煩わしい作業を強いられてい
た。

本発明は以上の点に着目してなされたもので、各プロセ
ッサの同期ずれが発生する度にプロセッサの処理を停止
することなく、確実にプロセッサの異常が発生した場合
のみプロセッサの処理を停止するプロセッサ障害検出装
置を提供することを目的とするものである。

（課題を解決するための手段） 本発明のプロセッサ障害検出装置は、同一の処理対象を
並行して処理する複数のプロセッサと、前記各プロセッ
サの動作を制御する制御クロックを当該各プロセッサに
向けて出力するクロック発生部と、前記処理の過程で前
記各プロセッサから前記制御クロックに同期して時間的
に連続して出力される中間データを、少なくとも３個以
上対応させて格納するレジスタと、前記レジスタに格納
されて対応付けられた前記中間データを時間的にシフト
させながら相互に比較する一致検出部と、前記中間デー
タが相互に一致した場合のシフト時間に基づいて、前記
各プロセッサの同期調整を行なう同期調整部とからなる
ものである。

（作用） この装置は、複数のプロセッサを用いて同一の処理対象
を並行して処理する場合、処理の過程で発生する中間デ
ータを比較部において比較する。

この比較は連続して各プロセッサから、それぞれ出力さ
れる少なくとも３個以上の中間データの間で実行され、
この比較方法は、同一のクロックで出力された中間デー
タの他に、１クロック分シフトさせた、即ちプロセッサ
から出力されたタイミングが１クロック分異なる組合わ
せの中間データの間でも実行される。同一のクロックで
出力された中間データの比較が不一致で、このシフトを
行なった場合の比較が一致した場合、各プロセッサの同
期がずれたものとして、同期調整部が各プロセッサの同
期の調整を行なう。この様に、プロセッサの異常の監視
と共に同期ずれの監視を行なう対策を講じるため、同期
ずれに伴う不必要なプロセッサの処理停止を回避するこ
とができる。

（実施例） 第１図に、本発明のプロセッサ障害検出装置のブロック
図を示す。

図には、一対のプロセッサ１．２と、クロック発生部３
、異常処理部５、クロック制御部（同期調整部）３１、
一致検出部４０〜４２、レジスタ６０〜６２及びレジス
タ７０〜７２から構成されている。

クロック発生部３からクロック制御部３１に向けて、ク
ロックａが出力される。クロック制御部３１からプロセ
ッサ１，２及びレジスタ６０〜６２とレジスタ７０〜７
２には、制御クロックｂ＋、ｂｚが出力されている。

プロセッサ１．２には、それぞれデータを伝送する出力
信号線（パスライン）６．７が接続されている。出力信
号線６，７には、それぞれレジスタ６０．７０の入力側
に接続されている。レジスタ６０〜６２及びレジスタ７
０〜７２は、それぞれチエイン接続されている。

レジスタ６０は、その内容を一致検出部４ｏに向けて出
力信号りとして出力している。レジスタ６１は、その内
容を一致検出部４０〜４２に向けて出力信号Ｍとして出
力している。レジスタ６２は、その内容を一致検出部４
１．４２に向けて出力信号として出力している。同様に
レジスタ７０は、その内容を一致検出部４２に向けて出
力信号βとして出力している。レジスタ７１は、その内
容を一致検出部４０〜４２に向けて出力信号ｍとして出
力している。レジスタ７２は、その内容を一致検出部４
０．４１に向けて出力信号ｎとして出力している。

一致検出部４０から、異常処理部５に向けて、比較結果
信号Ａ１．Ａ２が出力される。同様に一致検出部４１か
らは比較結果信号Ｂｌ、Ｂ２が、一致検出部４２からは
比較結果信号Ｃｓ、Ｃｚが出力される。異常処理部５か
らは、プロセッサ１．２及び図示しない上位装置に向け
て異常通知信号Ｆが出力され、さらにクロック制御部３
１に向けて、障害通知信号り、Ｅが出力される。

プロセッサ１．２は、同一の処理対象を並行して実行す
るものである。クロック発生部３は、プロセッサ１．２
及びプロセッサ障害検出装置を構成する各部の動作タイ
ミングを制御するクロックａを生成するものである。ク
ロック制御部３１は、クロックａに基づいて、制御クロ
ックｂ１ｂ２を生成するものである。異常処理部５は、
−致検出部４０〜４２から出力される各比較結果信号の
内容に基づいて、プロセッサ１．２の同期ずれ及び異常
発生を把握するものである。

ここで、第４図及び第５図を参照しながら、一致検出部
４０〜４２及び異常処理部５の動作説明を行なう。

第４図は、本発明に係る一致検出部４０〜４２の動作説
明図である。

図に示す様に、一致検出部４０は、出力信号りと出力信
号ｍ、出力信号Ｍと出力信号ｎの比較を行ない、それぞ
れの比較結果を比較結果信号Ａｔ、Ａｚとして出力する
。同様に一致検出部４１は、出力信号Ｍと出力信号ｍ、
出力信号Ｎと出力信号ｎの比較を行ない、比較結果信号
Ｂ＋。

Ｂ２を、一致検出部４２は、出力信号Ｍと出力信号β、
出力信号Ｎと出力信号ｍの比較を行ない、比較結果信号
Ｃｔ、Ｃ２を出力する。

なお、各比較結果信号は、比較結果が一致した場合、有
効状態（真）に設定され、不一致の場合、無効状態（偽
）に設定される。

次に、第５図は本発明に係る異常処理部５の動作説明図
である。

図は、異常処理部５に入力する各比較結果信号と、出力
信号（障害通知信号及び異常通知信号）を対応付けたも
のである。

図の項目１〜３に示すように、比較結果信号Ｂ、、Ｂ２
が共に真の場合、比較結果信号Ｂ２゜Ｃ２が共に真の場
合、そして比較結果信号Ｂ２が真の場合は、プロセッサ
１．２は正常に動作しているものとして、障害通知信号
り、Ｅ及び異常通知信号Ｆを無効状態（偽）に設定する
。

次に、比較結果信号Ａ＋、Ｂｚが共に真の場合、プロセ
ッサｌの同期ずれ、１クロック分の時間１−１：遅れて
いるものとして、障害通知信号りを有効状態（真）に設
定する（項目４）。同様に、比較結果信号ＣＩ、Ｃ２が
共に真の場合、即ちプロセッサ２の同期ずれの場合は、
障害通知信号Ｅを有効状態（真）に設定する（項目５）
。

以上の５項目以外の組合わせの場合、プロセッサ１．２
に異常が発生したものとして異常通知信号Ｆを真に設定
する。

ここで、第６図を参照しながら本発明のプロセッサ障害
検出装置の全体的な動作説明を行なう。

第６図は、本発明に係るタイムチャートである。

図は、レジスタ６０〜６２　（Ｒ６０〜Ｒ６２）　レジ
スタ７０〜７２　（Ｒ７０〜Ｒ７２）に格納されるデー
タを示したもので、プロセッサ１．２は、制御クロック
ｂ＋、ｂ２のタイミングで、データＡ、Ｂ、Ｃ，Ｄ、Ｄ
、Ｅ。

Ｇ、・・・を順次出力するものとする。

いま、プロセッサ１，２の処理実行に伴い、データＡ、
Ｂ、Ｃを出力信号線６．７に出力したものとする。この
ため、レジスタ６０〜６２及びレジスタ７ｏ〜７２には
、それぞれデータＣＢ、Ａが格納される（図中時刻ｔ１
）。ここで、時刻Ｔにおいて割込みが発生したものとす
る。プロセッサ１は、その特性上、割込みが発生した直
後に発生する制御クロックｂ１のタイミング、即ち、時
刻ｔ２において、割込みを受付けることができ、出力信
号線６にデータＤを出力したものとする。このため、レ
ジスタ６０〜６２の内容は、データＤ、Ｃ，Ｂになる。

一方、プロセッサ２は、その特性上、割込みが発生した
後の２つ目の制御クロックｂ２、即ち時刻ｔ３にならな
ければ割込みを受付けることができないものとする。こ
のため、時刻ｔ２では、出力信号線７の内容が処理には
関係の無いデータαになる。従って、レジスタ７０〜７
２の内容は、データα、Ｃ，Ｂとなる。この場合、一致
検出部４１の出力する比較結果信号Ｂｓ　、Ｂ２が真と
なり、異常処理部５は、プロセッサ１．２が正常である
ものと判断しく第４図の第１項目）　プロセッサ１．２
による処理実行を継続させる。

次に、時刻ｔ、においてプロセッサ２が割込みを受付け
るため、レジスタ７０〜７２の内容は、データＤ、α、
Ｃとなる。また、レジスタ６０〜６２の内容は、データ
Ｅ、Ｄ、Ｃとなる。この場合、一致検出部４１の出力す
る比較結果信号Ｂ２及び一致検出部４２の出力する比較
結果信号Ｃ１ｊＪ（真となり、異常処理部５は、ブロモ
・リサ１．２が正常であるものと判断しく第４図の第２
項目）、プロセッサ１．２による処理実行を継続させる
。

次に時刻ｔ４においてレジスタ６０〜６２には、データ
Ｆ、Ｅ、Ｄが、レジスタ７０〜７２には、データＥ、Ｄ
、αが格納される。この場合、一致検出部４０の出力す
る比較結果信号Ａ１及び一致検出部４２の出力する比較
結果信号Ｂ２が真となり、異常処理部５は、プロセッサ
１．２が正常であるものと判断しく第４図の第３項目）
、プロセッサ１，２による処理実行を継続させる。

次に、時刻ｔ１１において、レジスタ６０〜６２には、
データＧ、Ｆ、Ｅが、レジスタ７０〜７２には、データ
Ｆ、Ｅ、Ｇが格納される。この場合、一致検出部４２の
出力する比較結果信号ＣＩ、Ｃ２が真となり、異常処理
部５はプロセッサ２の同期ずれ（１で遅れ）と判断し、
障害通知信号Ｅを有効状態（真）に設定する（第４図の
第５項目）。クロック制御部３１は、障害通知信号Ｅが
真になったのを受けて、時刻ｔ６において制御クロック
ｂ１を出力するのを中止する。このため、プロセッサ１
は１クロック分動作を停止し、レジスタ６０〜６２の内
容は、データＧ、Ｆ、Ｈに保たれる。一方、プロセッサ
２については、時刻ｔ６において制御クロックｂ２が供
給されるため、処理を実行し、レジスタ７０〜７２の内
容がデータＧ、Ｆ、Ｈに変更される。

この時刻ｔ６において、レジスタ６０〜６２とレジスタ
７０〜７２の内容がデータＧ、Ｆ、Ｅで一致するため、
以後プロセッサ１．２は、同期の取れた状態で処理を継
続することになる。

プロセッサ１の動作が１で遅れた場合も同様の手順を経
た対策を講じることができる。

以上説明の様に、プロセッサ１，２の同期がずれた場合
を把握し、対策を講じるため、プロセッサ１．２の処理
実行を中止する事態を回避することができる。

（発明の効果） 本発明によると、プロセッサの異常の監視の他、同期の
ずれも監視し、同期のずれが検出された場合にはその調
整を行ない同期ずれを解消するため、同期ずれが原因で
プロセッサの動作を停止させてしまうといった事態を回
避することができる。このため、円滑かつ確実な処理実
行を行なうことができる。

【図面の簡単な説明】

第１図は本発明のプロセッサ障害検出装置のブロック図
、第２図は従来のプロセッサ障害検出装置のブロック図
、第３図は従来のタイムチャート、第４図は本発明に係
る一致検出部の動作説明図、第５図は本発明に係る異常
処理部の動作説明図、第６図は本発明に係るタイムチャ
ートである。 １．２・・・プロセッサ、３・・・クロック発生部、５
・・・異常処理部、 ３１・・・クロック制御部（同期調整部）、４ｏ〜４２
・・・一致検出部、 ６０〜６２．７０〜７２・・・レジスタ。

Claims (1)

1. 【特許請求の範囲】 同一の処理対象を並行して処理する複数のプロセッサと
   、 前記各プロセッサの動作を制御する制御クロックを当該
   各プロセッサに向けて出力するクロック発生部と、 前記処理の過程で前記各プロセッサから前記制御クロッ
   クに同期して時間的に連続して出力される中間データを
   、少なくとも３個以上対応させて格納するレジスタと、 前記レジスタに格納されて対応付けられた前記中間デー
   タを時間的にシフトさせながら相互に比較する一致検出
   部と、 前記中間データが相互に一致した場合のシフト時間に基
   づいて、前記各プロセッサの同期調整を行なう同期調整
   部とからなることを特徴とするプロセッサ障害検出装置
   。