JP2023042054A - プロセッサ - Google Patents

Abstract

【課題】マルチコアモードでの処理を高速化し、性能と機能安全の要求を両立させるプロセッサを提供する。【解決手段】デュアルコアロックステップ機構を備えるプロセッサにおいて、コアの故障診断方法は、デュアルコアロックステップモードで実行し、故障診断以外の機能はマルチコアモードで実行するように切り替える動的切替モードを有する。動的切替モードでは、所定の実行周期の中で、デュアルコアロックステップモードとマルチコアモードの切替えを行う。【選択図】図６

Description

本発明は、複数のコアを有するプロセッサに関する。

従来から、故障検出機構（デュアルコアロックステップ）を備えたプロセッサシステムが知られている（特許文献１）。デュアルコアロックステップでは、２つのコアに全く同じ演算を実行させ、出力を比較してプロセッサの故障を検出するため、実際の性能はシングルコアと同等になる。

このため、機能安全の要求レベルに応じて、ディアルコアロックステップモードとマルチコアモードとを動的に切り替えられるプロセッサも開発されている。こうしたプロセッサでは、例えば、Automotive Safety Integrity Level（自動車安全水準：以下「ASIL」という。）におけるC、Dなどの厳しい安全要求が求められるアプリケーションの実行時はデュアルコアロックステップモードで動作し、ASIL B以下の安全要求の場合は、マルチコアモードで動作するように制御することができる。

国際公開２０１８／１９８１８４

マルチコアモードの動作時にプロセッサの故障を検出するには、それぞれのプロセッサでソフトウェア診断（プロセッサで診断用の演算を実施する）を行う必要があるが、診断実行時間が増加し、マルチコアモードの恩恵が得られ難いという問題がある。さらに、診断のためには演算結果の期待値データを予めＲＯＭやＲＡＭに格納しておく必要があるため、メモリリソースを圧迫するという課題もある。

そこで、本発明は、マルチコアモードでの処理を高速化し、性能と機能安全の要求を両立させるプロセッサを提供することを目的とする。

本発明は上記課題を解決するために以下の技術的手段を採用する。
本発明のプロセッサは、デュアルコアロックステップ機構を備えるプロセッサであって、コアの故障診断はデュアルコアロックステップモードで実行し、故障診断以外の機能はマルチコアモードで実行するように切り替える動的切替モードを有する。

また、本発明の他の態様のプロセッサは、複数のコアを備えるプロセッサであって、複数のコアの演算結果を比較する比較器と、コアの故障診断は、複数のコアで同じ演算を実行させてその演算結果を比較し、故障診断以外の機能は、複数のコアで別の演算を並列実行させる制御部とを備える。

本発明の構成により、コアの故障診断時間を短縮できるので、安全性を確保しつつ、マルチコアでの実行時間を増やすことができる。

実施の形態のプロセッサの構成を示す図である。 （ａ）外部コントロール型のプロセッサの例を示す模式図である。（ｂ）自己完結型のプロセッサの例を示す模式図である。 コアの具体例を示す図である。 実施の形態のプロセッサの実行モードについて説明するための図である。 本実施の形態のプロセッサの実行モードの決定の仕方を示すフローチャートである。 動的切替えモードにおけるモードの切替えを示すフローチャートである。 （ａ）従来の故障診断処理を示す図である。（ｂ）本実施の形態の故障診断処理を示す図である。 従来技術と本実施の形態の故障診断の処理時間を比較した模式図である。 ホモマルチコア構成のＦＰＵを備えたプロセッサの例を示す図である。 ２つのＡＤ変換ユニットを備えたプロセッサの例を示す図である。

以下、本発明の実施の形態のプロセッサについて図面を参照しつつ説明する。
図１は、実施の形態のプロセッサの構成を示す図である。プロセッサは、演算ユニットである第１のコア１および第２のコア２と、第１のコア１と第２のコア２の出力を比較する比較器３と、プロセッサの実行モードを変更するためのマルチプレクサＭＵＸ（Multiplexer）４と、ゲート５と、モードの切替えを制御する制御部６とを備えている。第１のコア１と第２のコア２は同じ構成を備えており、同じデータが入力されると同じ演算結果を出力する。プロセッサは、第１のコア１と第２のコア２の演算結果を比較することで、故障を検出するデュアルコアロックステップ機構を有している。

プロセッサは、第１のコア１へのデータを入力する第１のラインＬ１と、第２のコア２へのデータを入力する第２のラインＬ２を有している。第１のラインＬ１は分岐され、一方が第１のコア１に接続され、他方がマルチプレクサ４に接続されている。第２のラインＬ２はマルチプレクサ４に接続されている。また、プロセッサは、モード切替信号を入力する第３のラインＬ３を有している。第３のラインＬ３は、制御部６に接続されている。

制御部６は、モード切替信号に基づいて、プロセッサをデュアルコアロックステップ（以下「ＤＣＬＳ」という）モードで動作させるか、マルチコアモードで動作させるかを切り替える。制御部６は、モード切替信号に基づいて、第１のコア１、第２のコア２、比較器３、マルチプレクサ４及びゲート５を制御する。具体的には、制御部６は、第１のコア１、第２のコア２に対してモード切替時の同期制御を行う。また、制御部６は、ＤＣＬＳモードのときに比較器３を有効化する制御を行う。

制御部６は、マルチプレクサ４に対して、第２のコア２への入力データの切替制御を行う。ＤＣＬＳモードのときには、マルチプレクサ４が第１のラインＬ１から入力されたデータを第２のコア２へ入力するように制御する。これにより、第１のコアと第２のコアには同じデータが入力され、第１のコア１と第２のコア２は同じ演算を行う。そして、第１のコア１と第２のコア２の出力を比較器３で比較し、両者が一致している場合には異常はないと判定し、出力が一致しない場合には異常ありと判定してエラーを出力する。また、制御部６は、ＤＣＬＳモードのときには、第２のコア２からの出力を停止するようにゲート５を制御する。

モード切替信号がマルチコアモードを指定する信号である場合には、制御部６は、マルチプレクサ４が第２のラインＬ２から入力されたデータを第２のコア２へ入力するように制御する。これにより、第１のコア１と第２のコア２には異なるデータが入力され、第１のコア１と第２のコア２は独立に演算を行う。この場合、比較器３は比較動作を無効にし、エラー出力を停止する。また、制御部６は、マルチコアモードを指定する信号である場合、第２のコア２からの出力を外部に出力するようにゲート５を制御する。

モード切替信号が動的切替モードを指定する信号である場合、制御部６は、コアの故障診断はＤＣＬＳモードで実行し、故障診断以外の主機能はマルチコアモードで実行するように切替えを行う。この動作については、図６を参照して後述する。

以上のように、第２のコア２は、ＤＣＬＳモードにおいては、比較のために第１のコア１と同じ演算を行うので、第１のコア１は「マスター」、第２のコア２は「チェッカー」と呼ばれることもある。

ここまでの説明では、制御部６は外部からのモード切替信号に従ってプロセッサのモードを切り替える「外部コントロール型」の例について説明したが、制御部６は、モードの切替を自己完結してもよい。図２（ａ）は外部コントロール型のプロセッサの例を示す模式図、図２（ｂ）は自己完結型のプロセッサの例を示す模式図である。外部コントロール型では、外部ホストや外部のＣＰＵ７からモード切替信号を与えることにより、プロセッサの動作モードを切り替える。これに対し、自己完結型では、制御部６は、マスターコア（第１のコア１）の指示により、ＤＣＬＳモードとマルチコアモードを切り替える。自己完結型の切替機構は、所定の実行周期の中で、ＤＣＬＳモードとマルチコアモードの切替えを行う動的切替えに適している。

次に、第１のコア１および第２のコア２の構成について説明する。図３は、コア１，２の具体例を示す図である。図３に示すように、コア１，２は、ＣＰＵは、制御レジスタと、ステータスレジスタと、ＧＰＲ（General Purpose Register）と、ＰＣ（Program Counter）とを備えたＣＰＵ（Central Processing Unit）、ＡＬＵ（Arithmetic and Logic Unit）、ＦＰＵ（Floating Point Unit）、ＤＳＰ（Digital Signal Processor）、ＶＰＵ（Vector Processing Unit）、ＧＰＵ（Graphics Processing Unit）、ＡＩプロセッサのいずれでもよく、また、これらの構成を備えた複合体としてもよい。なお、図３に示す構成は一例であり、コア１，２は、用途に応じて様々な形態で実装することができる。このようにコア１，２は、ＣＰＵに限定されるものではなく、広義の演算器であってよい。

図４は、実施の形態のプロセッサの実行モードについて説明するための図である。表の右欄はプロセッサが実行可能な３つのモードを記載しており、左欄は当該実行モードが用いられる安全要求レベルの例を示している。

プロセッサは、ＤＣＬＳモードと、動的切替えモードと、マルチコアモードの３つのモードを有している。ＤＣＬＳモードは、ペアになるコアが常時同じ演算を実行し、出力を比較してプロセッサの故障検出するモードである。ＤＣＬＳモードは、例えば、ASIL C、Dなどの厳しい安全要求が求められるアプリケーションの実行時に用いられる。

マルチコアモードは、２つのコアが別の演算を実行するモードであり、演算結果を比較しての故障検出を行わない。マルチコアモードは、ASILは割り当てられていないが、適切な品質管理の仕組みに基づいた対応を行う必要があるQM(Quality Management)レベルのアプリケーションの実行時に用いられる。

動的切替えモードは、コアの故障診断はＤＣＬＳモードで実行し、故障診断以外の機能はマルチコアモードで実行するように切り替える。動的切替えモードは、ＤＣＬＳモードとマルチコアモードの切替えを、所定の実行周期の中で行う。動的切替えモードは、ASIL A、Bなどの安全要求が求められるアプリケーションの実行時に用いられる。

図５は、本実施の形態のプロセッサの実行モードの決定の仕方を示すフローチャートである。まず、アプリケーションで求められる安全要求レベルがASIL C以上であるか否かを判定する（Ｓ１０）。求められる安全要求レベルがASIL C以上の場合（Ｓ１０でＹＥＳ）には、ＤＣＬＳモードを選択する（Ｓ１２）。ここで選択されるＤＣＬＳモードは、常時ＤＣＬＳモードで実行するモードであり、主機能も故障診断もＤＣＬＳモードで実行する。ＤＣＬＳモードでは、故障診断はハードウェアで行うため、ソフトウェアによる故障診断は必要ない。

求められる安全要求レベルがASIL C以上でない場合には（Ｓ１０でＮＯ）、求められる安全要求レベルがASIL A以上であるか否かを判定する（Ｓ１１）。求められる安全要求レベルがASIL A以上である場合には（Ｓ１１でＹＥＳ）、動的切替えモードを選択する（Ｓ１３）。求められる安全要求レベルがASIL A以上でない場合には（Ｓ１１でＮＯ）、マルチコアモードを選択する（Ｓ１４）。ここで選択されるマルチコアモードは、常時マルチコアモードで実行するモードであり、主機能も故障診断もマルチコアモードで実行する。

図６は、動的切替えモードにおけるモードの切替えを示すフローチャートである。プロセッサは、マルチコアモードにて、故障診断以外の主機能を実行する（Ｓ２０）。プロセッサは、主機能の実行中に診断時刻が到来したか否かを判定する（Ｓ２１）。診断時刻は、所定の実行周期の中で少なくとも１回到来するように設定されている。

診断時刻が到来していない場合には（Ｓ２１でＮＯ）、診断時刻が到来するまで主機能を実行する（Ｓ２０）。診断時刻が到来した場合には（Ｓ２１でＹＥＳ）、プロセッサは、マルチコアモードからＤＣＬＳモードへの切替えを行い（Ｓ２２）、診断対象のプロセッサで診断用コードを実行する（Ｓ２３）。具体的には、ペアのコアで同じ演算を実行させ、その演算結果が一致しているかどうかで故障が発生しているか否かを判定する（Ｓ２４）。

故障ありと判定された場合には（Ｓ２４でＹＥＳ）、プロセッサはＤＣＬＳエラーの故障通知を行い、プロセッサは異常終了する（Ｓ２７）。故障判定の結果、故障なしと判定された場合には（Ｓ２４でＮＯ）、正常判定がなされ（Ｓ２５）、プロセッサはＤＣＬＳモードからマルチコアモードへ切替えを行い（Ｓ２６）、主機能を実行する（Ｓ２０）。

以上のように、本実施の形態では、マルチコアモードで主機能を実行しておき、診断時刻が到来したときにＤＣＬＳモードに切り替えて故障診断を行うことにより、安全性を確保しつつ、マルチコアでの実行時間を増やすことができる。

図７は、従来の故障診断処理と本実施の形態の故障診断処理の違いを説明する図である。図７（ａ）は従来の故障診断処理を示し、図７（ｂ）は本実施の形態の故障診断処理を示す。従来は、主機能をマルチコアモードで実行する場合には、故障診断もマルチコアモードで行われていた。図７（ａ）に示すように、診断用命令を実行し（Ｓ３０）、診断用命令の実行結果を期待値と比較し（Ｓ３１）、コアが正常か異常かを判定する（Ｓ３２）。このため、期待値をメモリに格納しておく必要がある上、比較処理を実行する必要があった。

本実施の形態では、主機能はマルチコアモードで実行するが、故障診断を行う際には、ＤＣＬＳモードに切り替え（Ｓ４０）、２つのコアで同じ診断用命令を実行し（Ｓ４１）、故障診断を行う。期待値との比較が不要であり、もし異常がある場合にはＤＣＬＳで検出できる。このため、メモリリソースが不要で、かつ、診断を高速に行える。

図８は、従来技術と本実施の形態の故障診断の処理時間を比較した模式図である。図８に示すように、本実施の形態では、ＤＣＬＳモードで故障診断を行うことにより、診断時間を短縮し、主機能の実行に割り当てられる時間を増やすことができる。

以上、本発明の実施の形態のプロセッサについて説明したが、本発明のプロセッサは上記した実施の形態に限定されるものではない。上記した実施の形態では、ＤＣＬＳモードを行う機構を備えたプロセッサを例として説明したが、一般的なホモマルチコア構成にコアの出力を比較するハードウェア比較器を搭載することで、故障診断時間を大幅に短縮することも可能である。

図９は、ホモマルチコア構成のＦＰＵを備えたプロセッサの例を示す図である。図９（ａ）に示すように、通常時は、３２ｂｉｔ×４の１２８ｂｉｔの演算器として動作し、比較器は無効とされている。故障診断時には、図９（ｂ）に示すように、上位ビットと下位ビットに同じデータを入力する。ＦＰＵには３２ｂｉｔ×２の同じデータを入力し、６４ｂｉｔ演算を行って、上位と下位の演算結果を比較器によって比較し、エラー検出を行う。

図１０は、２つのＡＤ変換ユニットを備えたプロセッサの例を示す図である。ＡＤ変換ユニットとレジスタの組合せがコアを構成している。図１０（ａ）に示すように、通常時は、異なる入力信号が入力され、各ＡＤ変換ユニットでＡＤ変換され、変換結果がレジスタに記憶される。比較器は無効とされている。故障診断時には、図１０（ｂ）に示すように、２つのＡＤ変換ユニットに同じ入力信号が入力され、各ＡＤ変換ユニットでの変換結果がレジスタに記憶される。この場合、比較器が有効とされており、比較器はレジスタのデータを読み出して比較し、エラー検出を行う。

以上に例を示したとおり、本発明のプロセッサは、複数のコアを備えるプロセッサであって、複数のコアの演算結果を比較する比較器と、コアの故障診断は、複数のコアで同じ演算を実行させてその演算結果を比較し、故障診断以外の機能は、複数のコアで別の演算を並列実行させる制御部とを備えてもよい。

１・・・第１のコア、 ２・・・第２のコア、 ３・・・比較器、
４・・・マルチプレクサ、 ５・・・ゲート、６・・・制御部、
７・・・外部ホストやＣＰＵ。

Claims (4)

1. デュアルコアロックステップ機構を備えるプロセッサであって、
   コアの故障診断はデュアルコアロックステップモードで実行し、故障診断以外の機能はマルチコアモードで実行するように切り替える動的切替モードを有するプロセッサ。
2. 前記動的切替モードでは、所定の実行周期の中で、デュアルコアロックステップモードとマルチコアモードの切替えを行う請求項１に記載のプロセッサ。
3. 実行するアプリケーションに応じて、または、ユーザからの指示に応じて、常時デュアルコアロックステップモードを実行するモードと、常時マルチコアモードを実行するモードと、前記動的切替モードのうちのいずれのモードで実行される請求項１または２に記載のプロセッサ。
4. 複数のコアを備えるプロセッサであって、
   複数のコアの演算結果を比較する比較器と、
   コアの故障診断は、複数のコアで同じ演算を実行させてその演算結果を比較し、故障診断以外の機能は、複数のコアで別の演算を並列実行させる制御部と、
   を備えるプロセッサ。

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