JPH09190361A - 内部信号で障害検出を行う情報処理システムおよび論理ｌｓｉ - Google Patents

内部信号で障害検出を行う情報処理システムおよび論理ｌｓｉ

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JPH09190361A
JPH09190361A JP8004127A JP412796A JPH09190361A JP H09190361 A JPH09190361 A JP H09190361A JP 8004127 A JP8004127 A JP 8004127A JP 412796 A JP412796 A JP 412796A JP H09190361 A JPH09190361 A JP H09190361A
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信康 金川
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Abstract

(57)【要約】 【課題】 マスタ・チェッカ方式で構成される情報処理
システムにおいて、配線等の増加を抑えながら障害検出
率を向上すること。 【解決手段】 選択回路１５０ａは、プロセッサ１０１
ａの内蔵回路の処理結果である処理結果信号１０２ａの
うちのいずれかを選択し、内部信号１３１ａとして出力
する。該選択は、プロセッサ１０１ａからの選択信号１
３０ａに従って行う。選択回路１５０ｂも同様にして内
部信号１３１ｂを出力する。障害検出回路１９０は、内
部信号１３１ａと内部信号１３１ｂとの一致性を判定す
ることで、障害検出を行う。プロセッサ１０１ａは、選
択信号１３０ａを適宜変更することで、障害検出という
目的にとってその時有効な処理結果信号１０２ａを内部
信号１３１として出力させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、障害検出率向上を
目的としたマスタ・チェッカ方式で構成される情報処理
システムおよび論理ＬＳＩに関するものである。
【０００２】
【従来の技術】障害検出率向上を目的として、従来から
マスタ・チェッカ方式で構成される情報処理装置があ
る。このような装置の一例が、R. Emmerson et al., "F
ault Torerance Ａchieved in VLSI", IEEE Micro, Dec
ember 1984, pp.34-43に示されている。
【０００３】この装置では、マスタユニットの出力デー
タをバスを介してチェッカユニットに入力している。そ
して、チェッカユニット内の比較回路によって、チェッ
カユニットのデータと、入力されたマスタユニットの出
力データとを比較し、この比較の結果、不一致を検出す
ると障害検出信号を出力して情報処理装置を停止してい
る。
【０００４】
【発明が解決しようとする課題】しかし、近年のプロセ
ス技術の進歩によってプロセッサの内部にはキャッシュ
メモリを始めとして多数の周辺回路を内蔵するようにな
ってきている。そのため、現在の情報処理装置では、単
にバス上のデータを比較するだけでは十分な障害検出が
出来なくなってきていた。
【０００５】障害検出率を向上する方法として、バス上
のデータのみならず、プロセッサに内蔵した周辺回路の
出力についてもチェッカとマスタとで比較することが考
えられる。しかし、全ての内蔵回路の出力を比較しよう
とすると、マスタ／チェッカ間の比較を行う比較器の面
積の増加、配線の増加といった新たな問題が生じる。
【０００６】これを改善する技術として、藤原、山縣に
よる「障害処理方式」(特開平７−１２９４２６号)があ
る。この技術は、プロセッサ内部の任意の部分の演算出
力の排他的論理和を演算し、その結果をマスタ／チェッ
カ間で比較して障害を検出するというものである。この
技術を用いると、配線や比較器の面積の増加は抑えるこ
とはできる。しかし、その一方で、この技術を適用した
場合には、例えば、演算出力の１ビットの故障は検出で
きるが、２ビットの故障は検出できない。つまり、十分
な障害検出率を得るという本来の目的が十分には達成で
きていなかった。
【０００７】本発明の目的は、マスタ・チェッカ方式で
構成される情報処システムにおいて、配線（マスタとチ
ェッカが別ＬＳＩで構成されるシステムにおいてはＬＳ
Ｉピン数、マスタとチェッカが一つのＬＳＩ内に構成さ
れいるシステムにおいてはマスタ／チェッカ間の配線）
の増加、マスタ／チェッカ間の比較を行うための比較器
の面積の増加を抑えつつ、障害検出率を向上させた情報
処理システムおよび論理ＬＳＩを提供することである。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するためになされたものでその第１の態様としては、複
数の情報処理装置を備え、各情報処理装置の処理結果を
比較することで障害の発生を検出する機能を備えた情報
処理システムにおいて、前記情報処理装置のそれぞれ
は、複数の内蔵回路および該内蔵回路それぞれの処理結
果を出力する内部処理結果出力手段を備えたプロセッサ
回路と、あらかじめ定められた時間ごとに前記内部処理
結果出力手段の出力信号の中からいずれかを選択して出
力する内部信号選択回路とを有するものであり、前記内
部信号選択回路それぞれの出力する信号を比較し、その
比較結果を出力する比較回路を有することを特徴とする
情報処理システムが提供される。
【０００９】前記情報処理装置間および前記比較回路と
前記情報処理装置との間をつなぐバスを備え、前記情報
処理装置のうちの少なくとも一つは、前記内部信号選択
回路の出力する信号を前記バスを通じて前記比較回路に
入力させるものであることが好ましい。
【００１０】さらには、前記情報処理装置のうち前記信
号選択回路の出力する信号を前記バスを通じて前記比較
回路に入力させているものは、当該情報処理装置自身の
備える前記プロセッサ回路が出力する信号と、当該情報
処理装置自身の備える前記内部信号選択回路の出力信号
とのいずれか一方を選択して前記バスへ出力する第１の
選択回路をさらに有してもよい。
【００１１】前記バスに接続された記憶装置をさらに備
え、前記比較回路は、前記プロセッサ回路が前記バスを
通じて前記記憶装置に向けて出力する信号が入力されて
おり、前記プロセッサ回路のそれぞれが前記記憶装置に
向けて出力する信号を比較しその比較結果を出力しても
よい。
【００１２】前記比較回路は前記情報処理装置のうちの
いずれかに含まれており、前記比較回路を含んだ前記情
報処理装置は、当該情報処理装置自身の備える前記プロ
セッサ回路の出力信号と、当該情報処理装置自身の備え
る前記内部信号選択回路の出力信号とのいずれか一方
を、前記第１の選択回路と同期して選択し出力する第２
の選択回路をさらに有してもよい。
【００１３】該第１の態様における作用を説明する。
【００１４】各プロセッサ回路の内部処理結果出力手段
は、内蔵回路それぞれの処理結果を出力する。内部信号
選択回路は、あらかじめ定められた時間（例えば、プロ
セッサ回路の実行マシンサイクル）ごとに内部処理結果
出力手段の出力信号の中からいずれかを選択して出力す
る。比較回路は、内部信号選択回路それぞれの出力する
信号を比較し、その比較結果を出力する。この比較結果
を観測することで、この情報処理システムにおける異常
の発生を検出できる。つまり。比較した二つの信号が一
致していなければ、何らかの異常が発生していることに
なる。
【００１５】この場合、内部信号選択回路の出力する信
号を、バスを通じて比較回路に入力させるようにすれ
ば、該信号の授受のためだけの専用の信号線を設ける必
要がない。さらに、第１の選択回路によって、プロセッ
サ回路が出力する信号と、内部信号選択回路の出力信号
とのいずれか一方を選択してバスへ出力することで、バ
スとの接続に必要な信号線、端子も共用化できる。
【００１６】プロセッサ回路が記憶回路に向けて出力す
る信号をも比較回路で比較するようにすれば、この信号
の一致性に基づいても異常の発生を検出できる。なお、
比較回路をいずれかの情報処理装置に含めている場合に
は、第２の選択回路によって、プロセッサ回路の出力信
号と、内部信号選択回路の出力信号とのいずれか一方
を、第１の選択回路と同期して選択し出力するようにす
る。これにより比較回路では、第１、第２の選択回路の
選択状態に応じて、その比較の内容（プロセッサ回路が
記憶回路へ出力する信号の比較／内部信号選択回路の出
力信号の比較）が変更されることになる。
【００１７】本発明の第２の態様としては、複数の情報
処理装置を備え、各情報処理装置の処理結果を比較する
ことで障害の発生を検出する機能を備えた情報処理シス
テムにおいて、前記情報処理装置間における双方向の信
号転送に用いられる転送パスを有し、前記情報処理装置
は、複数の内蔵回路および前記内蔵回路それぞれの処理
結果を出力する内部処理結果出力手段を備えたプロセッ
サ回路と、あらかじめさだめられた時間ごとに前記内部
処理結果出力手段の出力信号の中からいずれかを選択し
て出力する内部信号選択回路と、前記内部信号選択回路
の出力する信号のうちの一部を前記転送パスを通じて他
の情報処理装置に出力する内部信号出力手段と、前記転
送パスを通じて送られてくる他の情報処理装置の前記内
部信号出力手段の出力する信号と、自らの内部信号選択
回路の出力する信号のうちの上記他の情報処理装置の上
記内部信号出力手段の出力する信号に対応する部分とを
比較し、その比較結果を出力する比較回路と、を有する
ものであることを特徴とする情報処理システムが提供さ
れる。
【００１８】前記転送パスを通じての信号の送信と受信
とを同時に行う全二重インタフェースを備えてもい。
【００１９】第２の態様についての作用を説明する。
【００２０】各プロセッサ回路の内部処理結果出力手段
は、内蔵回路それぞれの処理結果を出力する。内部信号
選択回路は、あらかじめ定められた時間（例えば、プロ
セッサ回路の実行マシンサイクル）ごとに内部処理結果
出力手段の出力信号の中からいずれかを選択して出力す
る。内部信号出力手段は、内部信号選択回路の出力する
信号のうちの一部を転送パスを通じて他の情報処理装置
に出力する。
【００２１】比較回路は、転送パスを通じて送られてき
た他の情報処理装置の内部信号出力手段の出力信号と、
自らの内部信号選択回路の出力する信号のうち転送パス
を通じて他の情報処理装置から送られてきた信号に対応
する部分と、を比較し、その比較結果を出力する。各情
報処理装置の比較回路の比較結果を観測することで、こ
の情報処理システムにおける異常の発生を検出できる。
つまり。比較した二つの信号が一致していなければ、何
らかの異常が発生していることになる。なお、このよう
な手法は、異常検出を複数の情報処理装置で分担して行
っていることになる。従って、内部信号選択回路の出力
する信号を互いに授受したすべての情報処理装置のう
ち、いずれかにおいて不一致があった場合には異常が発
生していることになる。
【００２２】この場合、内部信号出力手段の出力する信
号の授受を、全二重インタフェースを用いて行うように
すれば、ピン数を減らすことができる。例えば、内部信
号のデータ幅のうちの半分を全二重インタフェースを通
じて授受することで、ピン数を内部信号のデータ幅の半
分にできる。
【００２３】以上述べた第１、第２の態様においては、
前記内部信号選択回路は、前記内部処理結果出力手段の
出力信号のうちいずれを選択したかを示す選択情報をも
出力するものであり、前記比較回路は、前記選択情報を
前記比較結果とともに出力するものであってもよい。
【００２４】また、前記情報処理装置は、比較回路の出
力する前記比較結果および前記選択情報の値に応じて定
められた所定の障害回復処理を行うものであってもよ
い。
【００２５】このようにすることで、障害の発生箇所に
応じて最適な処置を取ることができる。
【００２６】本発明の第３の態様としては、データを処
理する処理ノードを複数備え、該処理ノードを必要に応
じて切り替えて処理を継続する情報処理システムにおい
て、上記処理ノードは、自己の動作状態を監視しその異
常を検知した場合には異常が発生したことおよび当該異
常の発生箇所を示す異常信号を出力する障害検出手段を
備えたものであり、上記異常信号に応じて、上記異常の
発生箇所毎にあらかじめ定められた処理を実行すること
で上記処理ノードを切り替える切換手段を有すること、
を特徴とする情報処理システムが提供される。
【００２７】上記処理ノードは、複数の内蔵回路と前記
内蔵回路それぞれの処理結果を出力する内部処理結果出
力手段とを備えた複数のプロセッサ回路と、前記内部処
理結果出力手段の出力する信号の中からあらかじめ定め
られた時間ごとに異なる信号を選択して出力可能な内部
信号選択回路とを含んで構成されたものであり、上記障
害検出手段は、上記異常信号として、自らの内部信号選
択回路の出力する信号と他の処理ノードの内部信号選択
回路の出力する信号とを比較するとともに、その比較結
果と、前記内部結果出力理手段の出力する信号のうち前
記内部信号選択回路がいずれを選択しているかを示す選
択情報とを、出力するものであることが好ましい。
【００２８】第３の態様における作用を説明する。
【００２９】処理ノードの障害検出手段は、自己の動作
状態を監視する。そして、その異常を検知した場合には
異常が発生したことおよびその異常の発生箇所を示す異
常信号を出力する。
【００３０】これは例えば、以下のようにして実現され
る。つまり、プロセッサ回路の内部処理結果出力手段
は、内蔵回路それぞれの処理結果を出力する。内部信号
選択回路は、内部処理結果出力手段の出力する信号の中
からあらかじめ定められた時間ごとに異なる信号を選択
して出力する。障害検出手段は、この異常信号として、
自らの内部信号選択回路の出力する信号と他の処理ノー
ドの内部信号選択回路の出力する信号とを比較した結果
と、前記内部結果出力理手段の出力する信号のうち前記
内部信号選択回路がいずれを選択しているかを示す選択
情報とを、出力する。
【００３１】切換手段は、異常信号に応じて、異常の発
生箇所毎にあらかじめ定められた処理を実行することで
処理ノードを切り替える。
【００３２】以上述べた、第１、第２、第３の態様にお
いては、前記プロセッサ回路は、前記内蔵回路それぞれ
の動作状態を出力する内蔵回路動作状態出力手段を有
し、前記内部信号選択回路は、前記内蔵回路動作状態出
力手段の出力信号に応じて前記選択の仕方を変更するも
のであってもよい。
【００３３】内蔵回路動作状態出力手段は、内蔵回路そ
れぞれの動作状態（例えば、プロセッサ回路の備えてい
るキャッシュメモリの使用の有無等）を出力する。内部
信号選択回路は、内蔵回路動作状態出力手段の出力信号
に応じて選択の仕方を変更する。例えば、その時キャッ
シュメモリを使用していないことが内蔵回路動作状態出
力手段の出力によって分かっている場合には、内部信号
選択回路は、当該キャッシュメモリに対応する信号を選
択の対象からはずす。このようにその時有効に動作して
いない内蔵回路（の信号）を比較の対象からはずすこと
などができるため、異常の検出をより効率的に行うこと
ができる。
【００３４】本発明の第４の態様としては、複数の内蔵
回路および前記内蔵回路それぞれの処理結果を出力する
内部処理結果出力手段を備えたプロセッサ回路と、あら
かじめ定められた時間ごとに前記内部処理結果出力手段
の出力信号の中からいずれかを選択して外部へ出力する
内部信号選択回路とを有することを特徴とする論理ＬＳ
Ｉが提供される。
【００３５】複数の内蔵回路および前記内蔵回路それぞ
れの処理結果を出力する内部処理結果出力手段を備えた
プロセッサ回路と、あらかじめ定められた時間ごとに前
記内部処理結果出力手段の出力信号の中からいずれかを
選択して出力する内部信号選択回路と、別途入力された
信号と、前記内部信号選択回路の出力する信号とを比較
し、その比較結果を出力する比較回路をさらに有するこ
とが好ましい。
【００３６】信号の入出力を同一の信号線を用いて同時
に行うことのできる全二重回路を備え、前記内部信号選
択回路の出力する信号のうちの一部は、前記全二重回路
を介して外部へ出力されるものであり、前記別途入力さ
れた信号は、前記全二重回路を介して入力されるもので
あることが好ましい。
【００３７】前記プロセッサ回路は、前記内蔵回路それ
ぞれの動作状態を出力する内蔵回路動作状態出力手段を
さらに有し、前記内部信号選択回路は、前記内蔵回路動
作状態出力手段の出力信号に応じて前記選択の仕方を変
更するものであることが好ましい。
【００３８】第４の態様の作用を説明する。
【００３９】プロセッサ回路の内部処理結果出力手段
は、内蔵回路それぞれの処理結果を出力する。内部信号
選択回路は、あらかじめ定められた時間ごとに、内部処
理結果出力手段の出力信号の中からいずれかを選択して
外部へ出力する。
【００４０】全二重回路によって、内部信号選択回路の
出力する信号のうちの一部を外部へ出力させる一方で、
別途入力された信号（実際には、他の論理ＬＳＩの内部
信号選択回路が外部へ出力する信号）の入力の受け付け
るようにすれば、信号線の数を減らすことができる。
【００４１】比較回路を備えている場合、この比較回路
は、別途入力された信号と、内部信号選択回路の出力す
る信号とを比較し、その比較結果を出力する。
【００４２】内蔵回路動作状態出力手段は、内蔵回路そ
れぞれの動作状態を出力する。内部信号選択回路は、内
蔵回路動作状態出力手段の出力信号に応じて選択の仕方
を変更する。例えば、その時キャッシュメモリを使用し
ていないことが内蔵回路動作状態出力手段の出力によっ
て分かっている場合には、内部信号選択回路は、当該キ
ャッシュメモリに対応する信号を選択の対象からはず
す。このようにその時有効に動作していない内蔵回路
（の信号）を比較の対象からはずすことなどができるた
め、異常の検出をより効率的に行うことができる。
【００４３】
【発明の実施の形態】本発明の実施形態を図面を参照し
て説明する。
【００４４】図１は、本発明の第１の実施形態の全体構
成図である。図１において、符号“１００ａ”を付した
のはマスタユニット、符号“１００ｂ”を付したのはチ
ェッカユニットである。同様に、“１０１ａ”，“１０
１ｂ”はプロセッサ回路、“１５０ａ”，“１５０ｂ”
は内部信号選択回路、“１９０”は障害検出回路、“１
１０”は共通バス、“１１２”は主メモリ、“１２１〜
１２３”は転送パス、“１２５”は内部バスを指してい
る。また、符号“１９１”は障害検出信号、“１０２
ａ”，“１０２ｂ”は内部処理結果信号、“１３０
ａ”，“１３０ｂ”は選択信号、“１３１ａ”，“１３
１ｂ”は内部信号を指している。
【００４５】ここで、マスタユニット１００ａとチェッ
カユニット１００ｂはそれぞれ複数のＬＳＩで構成され
てもよいし、１つのＬＳＩで構成されていてもよい。ま
た、マスタユニット１００ａ、チェッカユニット１００
ｂ、共通バス１１０が１つのＬＳＩ上に集積されていて
もよい。
【００４６】マスタユニット１００ａとチェッカユニッ
ト１００ｂは同一の処理を実行している。主メモリ１１
２からデータを読み込む時には、マスタユニット１００
ａのプロセッサ回路１０１ａは、共通バス１１０を通し
て主メモリ１１２へアドレスを送る。これに応じて、主
メモリ１１２は、当該アドレスに格納されているデータ
を共通バス１１０を通してプロセッサ回路１０１ａへ送
る。このとき主メモリ１１２から共通バス１１０にデー
タが出力されたタイミングに同期して、チェッカユニッ
ト１００ｂも該データを取り込む。そして、転送パス１
２３、内部バス１２５を通してプロセッサ回路１０１ｂ
に該データを転送する。
【００４７】主メモリ１１２にデータを書き込むとき
は、マスタユニット１００ａのプロセッサ回路１０１ａ
は、共通バス１１０を通してアドレスとデータとを主メ
モリ１１２に送る。このときチェッカユニット１００ｂ
は、マスタユニット１００ａが該データ等を共通バス１
１０に出力したタイミングで、共通バス１１０から該デ
ータを読み込む。該読み込まれたデータは、転送パス１
２１を通して障害検出回路１９０に入力される。これと
同時に、該障害検出回路１９０には、プロセッサ回路１
０１ｂの出力するデータも、内部バス１２５，転送パス
１２２を通して入力されている。
【００４８】ところで、プロセッサ回路１０１ａは、自
らが備えている各種内蔵回路の処理結果を内部処理結果
信号１０２ａとして内部信号選択回路１５０ａに出力し
ている。また、選択信号１３０ａを生成し、内部信号選
択回路１５０ａに出力している。選択信号１３０ａは、
プロセッサ回路１０１ａの動作状況を反映して実行マシ
ンサイクルごとにその内容が変わりうる信号である。内
部信号選択回路１５０ａは、選択信号１３０ａに基づい
て、この内部処理結果信号１０２ａの中からいずれかの
信号選択し、その選択した信号を内部信号１３１ａとし
てチェッカユニット１００ｂに出力する。この場合、内
部信号１３１ａとして出力される信号の種類(すなわ
ち、障害検出の対象となる内蔵回路の種類）を、実行マ
シンサイクルごとに見直されることになる。
【００４９】チェッカユニット１０１ｂでも同様にし
て、内部信号選択回路１５０ｂから内部信号１３１ｂが
出力されている。マスタユニット１００ａの出力する内
部信号１３１ａと、チェッカユニット１００ｂの内部信
号１３１ｂとは、障害検出回路１９０へ入力される。
【００５０】障害検出回路１９０は、転送パス１２１か
ら入力されたデータと転送パス１２２から入力されたデ
ータとを比較することによって、また、内部信号１３１
ａと内部信号１３１ｂとを比較することによって、マス
タユニット１００ａとチェッカユニット１００ｂとの間
での処理結果の一致性を判定する。該判定の結果、両ユ
ニット間において不一致が発生していた場合には、何ら
かの障害が発生していると判断し、障害検出信号１９１
を出力する。
【００５１】以上述べたとおり、本実施形態ではプロセ
ッサ回路１０１ａ，１０１ｂの動作状況を反映して実行
マシンサイクルごとに変わる（但し、同じ信号が続けて
出力される場合もある）選択信号１３０ａ，１３０ｂに
基づいて、障害検出の対象とする内蔵回路を選択してい
る。これによりその時有効な処理を行っている内蔵回路
に的を絞って障害検出を行うことができる。その結果、
マスタユニット１００ａとチェッカユニット１００ｂと
を別々のＬＳＩで構成している場合には、内部信号１３
１ａを障害検出回路１９０に転送するためのＬＳＩピン
数と障害検出回路１９０の面積を抑えながら障害検出率
を向上できる。また、マスタユニット１００ａとチェッ
カユニット１００ｂとを同一チップ上に集積している場
合には、内部信号１３１ａを障害検出回路１９０に転送
するための配線数と障害検出回路１９０の面積を抑えな
がら障害検出率を向上できる。
【００５２】これ以降においては上述した各部毎にその
詳細を説明する。
【００５３】プロセッサ回路１０１ａ（図１）の一構成
例を図２を用いて説明する。
【００５４】このプロセッサ回路１０１ａは、コアプロ
セッサ２００、内蔵ＲＡＭ２０１、内蔵ＲＯＭ２０２、
内蔵キャッシュメモリ２０３、外部Ｉ／Ｏインターフェ
ース２０５、内部バス２１１〜２１３から構成されてい
る。
【００５５】内部処理結果信号１０２ａ−１〜１０２ａ
−５は、それぞれ内部バス２１２、コアプロセッサ２０
０内のレジスタ、コアプロセッサ２００内の演算器、内
部バス２１１、内部バス２１３から読み出されるもので
ある。
【００５６】内蔵ＲＡＭ２０１からデータを読み出す場
合、コアプロセッサ２００は、内部バス２１１を通して
内蔵ＲＡＭ２０１へ読み出しアドレスを転送する。する
と、内蔵ＲＡＭ２０１は、当該アドレスのデータを内部
バス２１１を通してコアプロセッサ２００へ転送する。
この場合、このアドレスとデータが、内部処理結果信号
１０２ａ−４として出力される。
【００５７】内蔵ＲＯＭ２０２に対するアクセスも、内
部バス２１１を通して同様に行われる。この場合もその
アドレスとデータは、内部処理結果信号１０２ａ−４と
して出力される。
【００５８】内蔵キャッシュメモリ２０３からデータを
読み出す場合、コアプロセッサ２００は、内部バス２１
２を通して内蔵キャッシュメモリ２０３へアドレスを転
送する。すると、内蔵キャッシュメモリ２０３は、当該
アドレスのデータを内部バス２１２を通してコアプロセ
ッサ２００へ転送する。この場合、このアドレスとデー
タが、内部処理結果信号１０２ａ−１として出力され
る。
【００５９】当該アドレスのデータが内蔵キャッシュメ
モリ２０３に登録されていない場合には、当該アドレス
は内部バス２１２、２１３を通して外部Ｉ／Ｏインター
フェース２０５に転送される。外部Ｉ／Ｏインターフェ
ース２０５は、当該アドレスのデータを読み出すべく、
主メモリ１１２へアクセスする。そして、主メモリ１１
２から転送されてきたデータを、内部バス２１３，２１
２を通して内蔵キャッシュメモリ２０３へ登録する。ま
た、当該データをコアプロセッサ２００へ転送する。こ
のデータは、外部Ｉ／Ｏインターフェース２０５から内
部バス２１３にデータが転送されたタイミングで、内部
処理結果信号１０２ａ−５として出力される。
【００６０】内蔵キャッシュメモリ２０３にアクセスす
ることなく、直接、外部Ｉ／Ｏインターフェース２０５
へアクセスする場合には、コアプロセッサ２００は該ア
クセスを、直接、内部バス２１３を通して行う。この場
合、コアプロセッサ回路２００から出力されたアドレス
が内部処理結果信号１０２ａ−５として出力される。
【００６１】コアプロセッサ２００内の演算器で演算を
行うときには、演算結果が内部処理結果信号１０２ａ−
３として出力される。また、コアプロセッサ２００内の
レジスタへの書き込みを行うときには、書き込みデータ
が内部処理結果信号１０２ａ−２として出力される。
【００６２】次に、内部信号選択回路１５０ａ（図１）
の一構成例を図３を用いて説明する。
【００６３】この例の内部信号選択回路１５０ａは、マ
ルチプレクサ４０１で構成される。マルチプレクサ４０
１は選択信号１３０ａに従って内部処理結果信号１０２
ａのなかから一つを選択し、該選択した信号を内部信号
１３１ａとして出力する。
【００６４】このマルチプレクサ４０１の構成の一例を
図４に示す。図４において、符号“１３０ａ−１”〜
“１３０−５“を付したのは選択信号である。符号”１
０２ａ−１“〜”１０２ａ−５“を付したのは内部処理
結果信号である。このマルチプレクサ４０１は、５個の
論理（ＡＮＤ）素子と、１個の論理（ＯＲ）素子とから
構成される。
【００６５】ここでは内部処理結果信号１０２ａが５種
類あることに対応して、選択信号１３０ａを５ビットの
信号（１３０ａ−１〜１３０ａ−５）で構成している。
そして、各ビットの選択信号（１３０ａ−１〜１３０ａ
−５）が、内部処理結果信号１０２ａのそれぞれに対応
づけられている。
【００６６】選択信号１３０ａ−１〜５の間には優先度
が設定されている。図４からも分かるとおり、最も優先
度が高いのは選択信号１３０ａ−１である。選択信号１
３０ａ−１が１の時には選択信号１３０ａ−２〜１３０
ａ−５の値によらず、内部信号１３１ａとして内部処理
結果信号１０２ａ−１が出力される。選択信号１３０ａ
−１が０で、選択信号１３０ａ−２が１の時には選択信
号１３０ａ−３〜１３０ａ−５の値によらず、内部信号
１３１ａとして内部処理結果信号１０２ａ−２が出力さ
れる。選択信号１３０ａ−１〜１３０ａ−２が０で、選
択信号１３０ａ−３が１の時には選択信号１３０ａ−４
〜１３０ａ−５の値によらず、内部信号１３１ａとして
内部処理結果信号１０２ａ−３が出力される。選択信号
１３０ａ−１〜１３０ａ−３が０で、選択信号１３０ａ
−４が１の時には選択信号１３０ａ−５の値によらず、
内部信号１３１ａとして内部処理結果信号１０２ａ−４
が出力される。選択信号１３０ａ−１〜１３０ａ−４が
０で、選択信号１３０ａ−５が１の時には、内部信号１
３１ａとして内部処理結果信号１０２ａ−５が出力され
る。
【００６７】ここで、内部処理結果信号１０２ａ−１〜
１０２ａ−５を全て３２ビットとすると、これら全ての
信号に対して常に障害検出を行おうとすると、内部信号
１３１ａは１６０ビット（＝３２ビット×５回路）の配
線が必要である。それに対し、本発明を用いれば任意の
タイミングで何れか一つの内蔵回路に関する信号しか出
力しないため、３２ビット分の配線でよい。そのため、
例えばマスタユニット１００ａ（図１参照）から内部信
号１３１ａを出力する際に専用のＬＳＩピンを使う場
合、本発明によれば１／５のピン数でよい。
【００６８】障害検出回路１９０（図１）の構成例を図
５示す。該障害検出回路１９０は、比較器８０１，８０
２、論理（ＯＲ）素子８０３からなる。比較器８０１
は、転送パス１２１から入力されたデータと、転送パス
１２２から入力されたデータとを比較する。一方、比較
器８０２は、内部信号１３１ａと内部信号１３１ｂとを
比較する。
【００６９】比較器８０１，８０２の出力信号（比較結
果）は、論理（ＯＲ）素子８０３に入力されている。こ
れにより、論理（ＯＲ）素子８０３は比較器８０１，８
０２のうち何れか一方でも不一致を検出していた場合に
は障害検出信号１９１を出力する。
【００７０】比較器８０２を２入力ＥＯＲと２入力ＯＲ
で構成している場合には、ｎビットの信号同士の比較を
行うためには、ＥＯＲ回路をｎ個とＯＲ回路を（ｎ−
１）個が必要である。図４の内部処理結果信号１０２ａ
−１〜５はそれぞれ全て３２ビット構成であるとする
と、これら全ての信号に対して常に障害検出を行うに
は、１６０ビット（＝３２ビット×５回路）分の比較を
行わなければならない。そしてそのためには、比較器８
０２にはＥＯＲ回路が１６０個、ＯＲ回路が１５９個必
要である。それに対し、本発明では任意のタイミングで
何れか一つの内蔵回路に関する比較を行えばよいため、
３２ビット分の比較を行えばよく、ＥＯＲ回路を３２
個、ＯＲ回路を３１個で足りる。つまり、比較器８０２
の面積を約１／５にできる。
【００７１】次に、内部信号１３１ａの変化の様子を図
６のタイムチャートを用いて説明する。
【００７２】図６は命令１（演算命令）から命令４（演
算命令）の４つの命令の実行中に、図１の内部信号選択
回路１５０ａの出力信号（すなわち内部信号１３１ａ）
がどのように変化するかを示したものである。ここでは
コアプロセッサ１０１ａがパイプライン処理を行うもの
であり、また、実行する命令列が内蔵ＲＯＭ２０２に記
憶されているものとして説明を行う。
【００７３】図６（ａ）は各命令のパイプラインステー
ジを示したものである。パイプラインは、ロード命令
（命令２）の場合、命令フェッチステージ（以下“ＩＦ
ステージ”と略記する）、命令デコードステージ（以下
“Ｄステージ”）、演算実行ステージ（以下“Ｅステー
ジ”）、メモリアクセスステージ（以下“Ａステー
ジ”）、レジスタ書き込みステージ（以下“Ｗステー
ジ”）から構成される。
【００７４】他の演算命令（命令１，３，４）は、 Ａ
ステージ以外はロード命令（命令２）と同じパイプライ
ンステージで構成されている。そして、ロード命令（命
令２）におけるＡステージに代わっては、特に有効な処
理を行わないＮステージが設けられている。Ｎステージ
は、Ｗステージの位置をロード命令と合わせるためのパ
イプラインステージであり、このステージでは特に使用
される回路は無い。
【００７５】図６（ｂ）は各命令実行中に図１のプロセ
ッサ回路１０１ａから出力される内部処理結果信号１０
２ａを示したものである。
【００７６】ロード命令の場合、ＩＦステージでは図２
の内蔵ＲＯＭ２０２からの命令の読み出しを行う。この
時には、命令のアドレスを内部処理結果信号１０２ａ−
４として出力する。次のＤステージでは、読み出された
命令を解読して、ソースレジスタを読み出す。Ｅステー
ジでは、コアプロセッサ２００内の演算器でロードアド
レスを計算する。この時には、内部処理結果信号１０２
ａ−３としてこの計算したアドレスを出力する。Ａステ
ージでは、Ｅステージで求めたロードアドレスを使って
内蔵キャッシュメモリ２０３にアクセスし、データを読
み出す。この時には内部処理結果信号１０２ａ−１とし
て、このロードアドレスが出力される。Ｗステージで
は、Ａステージで読み出したデータをコアプロセッサ２
００内のレジスタに書き込む。この時には内部処理結果
信号１０２ａ−２として、このレジスタに書き込むデー
タを出力する。
【００７７】他の演算命令（命令１，３，４）の場合に
は、ＩＦステージからＥステージの処理はロード命令と
同じである。Ｎステージでは特に処理を行わない。Ｗス
テージでは、Ｅステージで求めた計算値をレジスタに書
き込む。この時には内部処理結果信号１０２ａ−１とし
ては、ロード命令の場合と同様にレジスタに書き込むデ
ータを出力する。
【００７８】図１の選択信号１３０ａとして各パイプラ
インステージで有効な命令を実行しているか否かを示す
信号（図６（ｃ）参照）を使えば、内部信号１３１ａと
して、その時有効な処理を行っているプロセッサ回路１
０１ａの内蔵回路に関する内部処理結果信号を、実行マ
シンサイクルごとに出力できる（図６（ｄ）参照）。な
お、この図６における選択信号１３０ａ−１〜１３０ａ
−４間での優先順位は、選択信号１３０ａ−１がもっと
も高く、続いて、選択信号１３０ａ−２、選択信号１３
０ａ−３、選択信号１３０ａ−４の順になっているもの
とする。
【００７９】次に、本発明の第２の実施形態を図７、図
８を用いて説明する。
【００８０】該第２の実施形態は、第１の実施形態と比
べて、内部信号の授受を共通バス１１０を通じて行うこ
とで内部信号授受のための専用のピンを削減した点に特
徴を有するものである。
【００８１】該第２の実施形態の全体構成を図７に示し
た。図７中、符号“７００ａ ”を付したのはマスタユ
ニット、符号“７００ｂ ”を付したのはチェッカユニ
ットである。同様に“９１９０”は障害検出回路、“９
１９１”は障害検出信号、“１４０ａ”，“１４０ｂ”
はセレクタ、“１４１”，“１４２”は内部バス 、"９
１３１ａ”，“９１３１ｂ”は内部信号、“９１３２
ｂ”，“９１３３”，“９１３４”は転送パスを指して
いる。なお、図１の実施形態と同様の機能を備える部分
には同じ符号を付し、説明は省略する。
【００８２】ここで、マスタユニット７００ａとチェッ
カユニット７００ｂはそれぞれ複数のＬＳＩで構成され
ていてもよいし、１つのＬＳＩに集積されていてもよ
い。また、マスタユニット７００ａ、チェッカユニット
７００ｂ、共通バス１１０が１つのＬＳＩ上に集積され
ていてもよい。
【００８３】図７において、マスタユニット７００ａと
チェッカユニット７００ｂは同一の処理を実行する。
【００８４】主メモリ１１２からデータを読み込むとき
には、マスタユニット７００ａのプロセッサ回路１０１
ａは、セレクタ１４０ａ、内部バス１４１、共通バス１
１０を通して主メモリ１１２へアドレスを転送する。こ
れに応じて主メモリ１１２は、当該アドレスのデータ
を、共通バス１１０、内部バス１４１を通してプロセッ
サ回路１０１ａへ送る。このとき、主メモリ１１２から
共通バス１１０にデータが出力されたタイミングに同期
して、チェッカユニット７００ｂも該データを取り込
む。そして、転送パス９１３４、内部バス１４２を通し
てプロセッサ回路１０１ｂに該データを転送する。
【００８５】主メモリ１１２にデータを書き込むとき
は、マスタユニット７００ａのプロセッサ回路１０１ａ
は、セレクタ１４０ａ、内部バス１４１、共通バス１１
０を通して、アドレスとデータとを主メモリ１１２に送
る。このときチェッカユニット７００ｂは、マスタユニ
ット７００ａから共通バス１１０にデータ等が出力され
たタイミングで、共通バス１１０からデータを読み込
む。該読み込まれたデータは、転送パス９１３３を通し
て障害検出回路９１９０に入力される。これと同時に、
障害検出回路９１９０には、プロセッサ回路１０１ｂか
ら出力されるデータも、内部バス１４２、セレクタ１４
０ｂ、転送パス９１３２ｂを通して入力されている。
【００８６】なお、特に述べなかったが、プロセッサ回
路１０１ａと主メモリ１１２との間でデータの読み書き
が行われている時には、セレクタ１４０ａはプロセッサ
回路１０１ａからのデータを選択し、これを内部バス１
４１に出力させている。また、セレクタ１４０ｂも同様
に、この間は、内部バス１４２を通じて入力されるプロ
セッサ回路１０１ｂからの信号を選択し、これを障害検
出回路９１９０へ出力させている。
【００８７】プロセッサ回路１０１ａと主メモリ１１２
との間でデータ転送が行われていない時には、セレクタ
１４０ａは内部信号選択回路１５０ａの出力する内部信
号９１３１ａを選択し、これを内部バス１４１に出力さ
せる。内部バス１４１に出力された信号（内部信号９１
３１ａ）は、共通バス１１０、転送パス９１３３を通し
て障害検出回路９１９０へ入力される。同様にデータ転
送が行われていない時には、セレクタ１４０ｂは、内部
信号９１３１ｂを選択し、これを転送パス９１３２ｂを
通して障害検出回路９１９０へ入力させる。
【００８８】障害検出回路９１９０は、プロセッサ回路
１０１ａから主メモリ１１２へのデータ書き込みを行う
タイミングでは主メモリ１１２へ書き込むデータの一致
性に基づいて障害検出を行う。また、プロセッサ回路１
０１ａと主メモリ１１２の間のデータ転送が行われてい
ないタイミングでは、共通バス１１０等を通じて送られ
てくる内部信号９１３１ａと、セレクタ１４０ｂから出
力されてくる内部信号９１３１ｂとの一致性に基づいて
障害検出を行う。
【００８９】本実施形態では、共通バス１１０を通して
内部信号９１３１ａをチェッカユニット７００ｂに転送
するようになっている。そのため、マスタユニット７０
０ａとチェッカユニット７００ｂとを別々のＬＳＩで構
成している場合には、専用のＬＳＩピンを設けることな
く障害検出率を向上することが出来る。また、マスタユ
ニット７００ａとチェッカユニット７００ｂとを同一チ
ップ上に集積している場合には、内部信号９１３１ａを
障害検出回路９１９０に転送するために外部の配線を使
うことなく、障害検出率を向上できる。
【００９０】障害検出回路９１９０（図７）は、図８に
示すとおり、比較器１８０１を用いて構成可能である。
比較器１８０１は転送パス９１３３から入力される信号
と、転送パス９１３２ｂから入力される信号とを比較
し、不一致を検出すると障害検出信号９１９１を出力す
る。障害検出器１９０（図５参照）は比較器を２つ使用
して構成していたのに対し、図８の障害検出回路９１３
４は比較器を１つしか必要としない。従って、障害検出
器の面積を削減することが可能である。例えばマスタユ
ニットから主メモリへの書き込みデータと内部信号がそ
れぞれ３２ビット幅であるとすると、図８の障害検出器
９１９０の面積は、図５の障害検出器１９０の半分にで
きる。
【００９１】本発明の第３の実施形態を図９を用いて説
明する。
【００９２】該第３の実施形態は、上述の実施形態と比
べて、障害検出をマスタとチェッカとで分担して行うこ
とを特徴とするものである。
【００９３】第３の実施形態の全体構成を図９に示す。
図中、符号“１２００ａ”を付したのはマスタユニッ
ト、符号“１２００ｂ”を付したのはチェッカユニット
である。同様に、符号“１１１０”はマスタ／チェッカ
設定信号、“１２８０ａ”，“１２８０ｂ”は全二重回
路インターフェース、“１２８１ａ”、“１２８１
ｂ”、“１２８２ａ”、“１２８２ｂ”は内部バス、
“１２７１”，“１２７２”，“１２７３”，“１２７
５”，“１２７６”は転送パス、“１２８３”は論理
（ＯＲ）素子を指している。なお、上述の実施形態と同
じ機能を有する部分については同じ符号を付し、説明を
省略する。
【００９４】マスタ／チェッカの指定は、外部から入力
されるマスタ／チェッカ設定信号１１１０によって行
う。マスタ／チェッカ設定信号１１１０として"１"が入
力されると、マスタユニット１２００ａが主メモリ１１
２とデータの入出力を行なう。一方、"０"が入力される
とチェッカユニット１２００ｂが主メモリ１１２とデー
タの入出力を行う。これ以降は、マスタ／チェッカ信号
１１１０が"１"になっているものとして説明を行う。
【００９５】マスタユニット１２００ａとチェッカユニ
ット１２００ｂはそれぞれ複数のＬＳＩで構成されてい
てもよいし、１つのＬＳＩで構成されていてもよい。ま
た、マスタユニット１２００ａ、チェッカユニット１２
００ｂ、共通バス１１０が１つのＬＳＩ上に集積されて
いてもよい。
【００９６】図９において、マスタユニット１２００ａ
とチェッカユニット１２００ｂは同一の処理を実行す
る。
【００９７】主メモリ１１２からデータを読み込むと
き、マスタユニット１２００ａのプロセッサ回路１０１
ａは、内部バス１２８１ａ，１２８２ａ、共通バス１１
０を通して主メモリ１１２へアドレスを送る。これに応
じて主メモリ１１２は、当該アドレスのデータを、共通
バス１１０、内部バス１２８２ａ，１２８１ａを通して
プロセッサ回路１０１ａへ送る。このとき、主メモリ１
１２から共通バス１１０にデータが出力されたタイミン
グに同期して、チェッカユニット１２００ｂも該データ
を取り込む。そして、内部バス１２８２ｂ、１２８１ｂ
を通してプロセッサ回路１０１ｂに該データを転送す
る。
【００９８】主メモリ１１２にデータを書き込むとき
は、マスタユニット１２００ａのプロセッサ回路１０１
ａは内部バス１２８１ａ，１２８２ａ、共通バス１１０
を通して、アドレスとデータを主メモリ１１２に送る。
このときチェッカユニット１２００ｂは、マスタユニッ
ト１２００ａが該データ等を共通バス１１０に出力した
タイミングで共通バス１１０から該データを読み込む。
読み込まれたデータは、内部バス１２８２ｂ、転送パス
１２７６を通して障害検出回路１９０ｂに入力される。
これと同時に、障害検出回路１９０ｂには、プロセッサ
回路１０１ｂの出力すデータも、内部バス１２８１ｂを
通して入力されている。
【００９９】マスタユニット１２００ａにおいて、内部
信号選択回路１５０ａから出力される内部信号１２３１
は、全二重回路インターフェース１２８０ａへ入力され
ている。全二重回路インターフェース１２８０ａは、内
部信号１２３１の一部を転送パス１２７１ａを通して障
害検出回路１９０ａへ出力する。内部信号１２３１の残
りは、転送パス１２７３を通じてチェッカユニット１２
００ｂへ出力する。
【０１００】一方、チェッカユニット１２００ｂの全二
重回路インターフェース１２８０ｂも同様に、内部信号
選択回路１５０ｂの出力する内部信号の一部を転送パス
１２７１ｂを通じて障害検出回路１９０ｂへ出力する。
また、内部信号の残りを、転送パス１２７３を通じてチ
ェッカユニット１２００ａへ出力する。この場合、全二
重回路インターフェース１２８０ｂがマスタユニット１
２００ａに送るのは、内部信号１２３１のうち全二重回
路インターフェース１２８０ａが障害検出回路１９０ａ
に送った部分に対応する部分である。逆に、全二重回路
インターフェース１２８０ａがチェッカユニット１２０
０ｂに送るのは、内部信号１２３１のうち全二重回路イ
ンターフェース１２８０ｂが障害検出回路１９０ｂに送
った部分に対応する部分である。
【０１０１】全二重回路インターフェース１２８０ａ
は、転送バス１２７３を通じてチェッカユニット１２０
０ｂから送られてきた内部信号を、転送パス１２７２ａ
を通じて障害検出回路１９０ａに送る。
【０１０２】同様に、全二重回路インターフェース１２
８０ｂは、転送バス１２７３を通じてマスタユニット１
２００ａから送られてきた内部信号を転送パス１２７２
ｂを通じて障害検出回路１９０ｂに送る。
【０１０３】このようにして、マスタユニット１２００
ａの障害検出回路１９０ａは内部信号のうちの一部につ
いて障害検出を行う。内部信号の残りの部分についての
障害検出は、チェッカユニット１２００ｂの障害検出回
路１９０ｂが行う。障害検出回路１９０ｂは、マスタユ
ニット１２００ａのプロセッサ回路１０１ａから主メモ
リ１１２への書き込みデータを使った障害検出も行う。
【０１０４】論理（ＯＲ）素子１２８３は、マスタユニ
ット１２００ａとチェッカユニット１２００ｂとの少な
くとも一方で不一致を検出すると、障害検出信号１２２
０を出力する。
【０１０５】上記した構成によれば、内部信号に基づく
障害検出をマスタユニット側とチェッカユニット側とで
分担するとともに、マスタユニット側からの送信とチェ
ッカユニットとの間での内部信号の授受を全二重回路を
用いて行っている。従って、マスタユニット１２００ａ
とチェッカユニット１２００ｂを別々のＬＳＩで構成し
ている場合には、内部信号をマスタ／チェッカ間で転送
するために必要なＬＳＩピン数を図１の例などと比べて
１／２に抑えながら、障害検出率を向上できる。また、
マスタユニット１２００ａとチェッカユニット１２００
ｂを同一チップ上に集積した場合には、内部信号１２３
１を障害検出回路１９０ｂに転送するための配線数を１
／２に抑えながら障害検出率を向上できる。
【０１０６】全二重回路インターフェース１２８０ａ
（図９参照）の詳細を図１０を用いて説明する。図１０
において、符号“１３４１”，“１３４２”を付したの
はセレクタである。同様に、符号“１３７０”は全二重
回路、“１３７１”は出力バッファ、“１３７２”は入
力回路、“１３１０”…“１３１２”は転送パスを指し
ている。
【０１０７】例えば内部信号１２３１が３２ビット幅で
入力される場合を考える。その上位１６ビットは転送パ
ス１３１０によってセレクタ１３４１，１３４２へ、ま
た、下位１６ビットは転送パス１３１１によってセレク
タ１３４１，１３４２へ入力される。このように、２つ
のセレクタ１３４１，１３４２には、内部信号１２３１
が上位ビットと下位ビットに分けて入力されている。そ
して、一方のセレクタが上位ビットを出力するときに
は、他方のセレクタは下位ビットを出力する。つまり、
マスタユニットにおいて、セレクタ１３４１が上位ビッ
トを出力させているときには、セレクタ１３４２は下位
ビットを出力している。一方、チェッカユニットの全二
重回路インタフェース１２８０ｂでは、セレクタ１３４
１,１３４２による選択は、マスタとは逆になってい
る。つまり、ここでは、チェッカユニットのセレクタ１
３４１は下位ビットを、また、セレクタ１３４２は上位
ビットを出力する。
【０１０８】全二重回路１３７０は、転送パス１２７３
を同時に双方向のデータ転送に使うための回路である。
該全二重回路１３７０は、転送パス１３１２を通じて入
力されるセレクタ１３４２の出力を、内部に有する出力
バッファ１３７１およびチェッカユニットの間の転送パ
ス１２７３を通じて相手ユニットへ転送する。また、そ
の一方で、転送パス１２７３を通じて相手ユニットから
送られてきた信号レベルを検出し、当該検出値を転送パ
ス１２７２を通じて障害検出回路１９０ａ，１９０ｂへ
送る。この信号レベルの検出は、転送パス１２７３上の
信号レベルを、入力回路１３７２で、転送パス１３１２
からの入力信号レベルと比較することで行っている例え
ば、出力バッファ１３７１の出力する信号レベルを０と
Vの２通りである場合を考える。転送パス１３１２から
の入力信号レベルがVで、転送パス１２７３上の信号レ
ベルがV／２の時には、チェッカユニットが出力した信
号レベルは０であることが分かる。転送パス１３１２か
らの入力信号レベルがVで、転送パス１２７３上の信号
レベルがVならば、チェッカユニットが出力した信号レ
ベルはVであることが分かる。同様に、転送パス１３１
２からの入力信号レベルが０、転送パス１２７３上の信
号レベルが０の時には、チェッカユニットが出力した信
号レベルは０であることが分かる。転送パス１３１２か
らの入力信号レベルが０、転送パス１２７３上の信号レ
ベルがV／２の時には、チェッカユニットが出力した信
号レベルはVであることが分かる。
【０１０９】ここでの例では、マスタユニット側からは
下位ビットがチェッカユニット側に送られ、逆に、チェ
ッカユニット側からはマスタユニット側へ上位ビットが
転送されることになる。全二重回路１３７０は、このよ
うにして検出した信号レベルを、転送パス１２７２へ出
力する。
【０１１０】ところで、セレクタ１３４１の出力は、転
送パス１２７１を通じて障害検出回路１９０ａ，１９０
ｂへ送られる。ここでの例では、マスタユニットのセレ
クタ１３４１は内部信号の上位ビットを、一方、チェッ
カユニットのセレクタ１３４１は内部信号の下位ビット
を出力している。
【０１１１】これによりマスタユニットの障害検出回路
１９０ａには、マスタユニットの内部信号の上位ビット
と、チェッカユニットの内部信号の上位ビットとが入力
されることになる。また、チェッカユニットの障害検出
回路１９０ｂには、チェッカユニットの内部信号の下位
ビットと、マスタユニットの内部部信号の下位ビットと
が入力されることになる。このように障害検出は、マス
タユニットとチェッカユニットとで分担して行ってい
る。
【０１１２】ここでは、内部信号の上位ビットと下位ビ
ットに分割していたが、分割の仕方はこれに限定される
ものではない。例えば、奇数ビットと偶数ビットとに分
けるようにしてもよい。
【０１１３】本実施形態では全二重回路を用いていた。
しかし、マスタとチェッカとが交代で信号を送るように
すれば、全二重回路を用いなくてもピン（あるいは、配
線）の共用化を図ることは可能である。
【０１１４】本発明の第４の実施形態を図１１、図１
２、図１３を用いて説明する。
【０１１５】該第４の実施形態は、上述の実施形態と比
べて、内部処理結果信号のみならず選択信号をも内部信
号として、マスタとチェッカとの間で授受することを特
徴とする。また、該選択信号を障害検出信号１５１９１
に含めていることを特徴とする。
【０１１６】図１１において、符号“１５００ａ”を付
したのはマスタユニット、符号“１５００ｂ”を付した
のはチェッカユニットである。同様に、符号“１５１５
０ａ”，“１５１５０ｂ”は内部信号選択回路、符号
“１５１３１ａ”，“１５１３１ｂ”は内部信号、“１
５１９０”は障害検出器、“１５１９１”は障害検出信
号を指す。上述の実施形態と同様の機能を有する部分に
は同じ符号を付して、説明を省略した。なお、マスタユ
ニット１５００ａとチェッカユニット１５００ｂはそれ
ぞれ複数のＬＳＩで構成されていてもよいし、１つのＬ
ＳＩで構成されていてもよい。また、マスタユニット１
５００ａ、チェッカユニット１５００ｂ、共通バス１１
０が１つのＬＳＩ上に集積されていてもよい。
【０１１７】マスタユニット１５００ａの内部信号選択
回路１５１５０ａは、選択信号１３０ａに従って内部処
理結果信号１０２ａから任意の信号を選択する。そし
て、この選択した信号と選択信号１３０ａとを併せて内
部信号１５１３１ａとして出力する。この内部信号１５
１３１ａは、チェッカユニット１５００ｂの障害検出回
路１５１９０へ入力されている。
【０１１８】チェッカユニット１５００ｂの内部信号選
択回路１５１５０ｂも同様に、内部処理結果信号１０２
ｂの中から選択した信号と選択信号１３０ｂとを併せ
て、これを内部信号１５１３１ｂとして障害検出回路１
５１９０へ出力する。
【０１１９】障害検出回路１５１９０は、内部信号１５
１３１ａと内部信号１５１３１ｂとを比較し、その一致
性を監視している。また、転送パス１２１から入力され
たデータと転送パス１２２から入力されたデータとを比
較し、その一致性を監視している。そして、いずれかで
も不一致が発生していた場合には、障害検出信号１５１
９１を出力する。該障害検出信号１５１９１には、選択
信号も含んでいる。
【０１２０】このように障害検出信号１５１９１に選択
信号を含めることで、障害発生の有無のみならず、障害
発生箇所も明確となる。そのため、障害発生箇所に応じ
て障害回復処理を行うことがより容易となり、システム
の信頼性が向上する。
【０１２１】図１１の内部信号選択回路１５１５０ａの
具体的構成の一例を図１２を用いて説明する。マルチプ
レクサ４０１は、選択信号１３０ａに従って内部処理結
果信号１０２ａの中から一つの信号を選択し出力させる
（出力信号４１０）。この後、この出力信号４１０に選
択信号１３０ａを付加して内部信号１５１３１ａとして
出力する構成になっている。
【０１２２】図１１の障害検出回路１５１９０の構成例
を図１３を用いて説明する。図１３中、符号“１５１９
１−１”，“１５１９１−２”は障害検出信号を、ま
た、符号“９０１”は転送パスを指している。比較器８
０１は、転送パス１２１から入力されたデータと、転送
パス１２２から入力されたデータとを比較する。そし
て、不一致があった場合には障害検出信号１５１９１−
１を出力する。比較器８０２は、内部信号１５１３１ａ
と内部信号１５１３１ｂとを比較する。そして、不一致
があった場合には障害検出信号１５１９１−２を出力す
る。この障害検出信号１５１９１−２には、内部信号１
５１３１ａから取り出され転送パス９０１を通して送ら
れてきた選択信号も含められている。
【０１２３】本発明の第５の実施形態として、上述した
本発明の実施形態を利用して構成した機器制御システム
を図１４を用いて説明する。
【０１２４】図１４において、符号“１４７０”を付し
たのは監視装置である。また、符号“１４６０”を付し
たのは指令信号である。マスタユニットおよびチェッカ
ユニットとしては、上述の図１１等を用いて説明したも
のを使用している。
【０１２５】チェッカユニット１５００ｂの出力する障
害検出信号１５１９１は、監視装置１４７０へ入力され
る。監視装置１４７０は、障害検出信号１５１９１によ
ってどの内蔵回路で障害が発生したかを知ることが出来
る。そのため、マスタユニット１５００ａ，チェッカユ
ニット１５００ｂに与える指令信号１４６０を障害発生
箇所に応じて変えることで、検出した障害に応じた障害
回復処理を行うことができる。例えば障害検出時に演算
器で障害が発生したことが分かれば、障害発生したとき
の演算処理をもう一度やり直すことで障害による影響を
回避することが可能となり、軽微な障害ではシステム停
止を防ぐことが出来る。また、障害の発生した内蔵回路
を使用しない処理のみ行うことでシステム停止を防ぐこ
とが出来る。このように、検出した障害の種類に応じた
障害回復処理を行うことが出来るため、システムの信頼
性を向上できる。
【０１２６】本発明の第６の実施形態として、上述の実
施形態を利用した機器制御システムを図１５を用いて説
明する。
【０１２７】図１５において、符号“１６００ａ”を付
したのは現在処理を行っている現行系、符号“１６００
ｂ”を付したのは処理を行わず待機している待機系であ
る。同様に、符号“１５９１ａ”，“１５９１ｂ”は障
害検出信号、“１５６０”は指令信号を指す。
【０１２８】現行系１６００ａおよび待機系１６００ｂ
は、複数のＬＳＩで構成されていてもよいし、１つのＬ
ＳＩで構成されていてもよい。図１５において、現行系
１６００ａおよび待機系１６００ｂのそれぞれに内蔵さ
れたマスタユニットとチェッカユニットは、図１４にお
けるマスタユニット１５００ａとチェッカユニット１５
００ｂとそれぞれ同一の機能を有する回路である。
【０１２９】図１５において、現行系１６００ａで障害
が検出されると障害検出信１５９１ａが監視装置１５７
０に出力される。監視装置１５７０は、障害検出信号１
５９１ａによって障害がどの内蔵回路で発生したかを知
ることが出来る。そのため、監視装置１５７０は、現行
系１６００ａで行っている処理の待機系１６００ｂへの
引き継ぎタイミングを障害検出箇所に応じて制御するこ
とが出来る。例えば、現行系１６００ａのマスタユニッ
ト内の内蔵キャッシュメモリで障害が発生していた場合
を考える。このような障害の場合には、内蔵キャッシュ
を使わずに処理を行っている間は、現行系１６００ａの
外部へ障害の影響が及ぶことはない。従って、障害検出
を検出した時点で、監視装置１５７０は、現行系１６０
０ａを内蔵キャッシュメモリを使わない縮退モードに移
行させる。一方、待機系１６００ｂには現行系１６００
ａから処理を引き継ぐための予備処理を開始させる。こ
のような動作制御は、指令信号１５６０を出力すること
で行う。障害の影響が現行系１６００ａから外部へ及ぶ
前に待機系１６００ｂでの予備処理を終了できれば、現
行系１６００ａでの処理を中断することなしに待機系１
６００ｂへ引き継ぐことができる。このように本実施形
態ではシステムの信頼性が高まる。
【０１３０】次に、第１の実施形態におけるプロセッサ
回路１０１ａ（図１参照）の第２の構成例を図１６を用
いて説明する。
【０１３１】図１６において、符号“１６１０”を付し
たのはマスクレジスタ、“１６１１”を付したのはマス
ク信号、“１６２０”を付したのはパイプラインステー
ジ信号、“１６３０”を付したのはＡＮＤ回路である。
【０１３２】図１６のプロセッサ回路１０１ａの構成例
は、パイプラインステージ信号１６２０とマスク信号１
６１１とのＡＮＤ演算を行い、その結果を選択信号１３
０ａとして出力することを特徴としている。
【０１３３】マスクレジスタ１６１０は、プロセッサ回
路１０１ａに内蔵されている周辺回路の使用状態を記憶
するレジスタである。例えばプロセッサ回路１０１ａ
が、内蔵キャッシュメモリ２０３を使用せず、内蔵ＲＡ
Ｍ２０１を使用するモードで動作している場合、マスク
レジスタ１６１０の内蔵キャッシュメモリ２０３に対応
するレジスタには"０"が、また、内蔵ＲＡＭ２０１に対
応するレジスタには"１"が記憶されている。
【０１３４】パイプラインステージ信号１６２０は、各
パイプラインステージで有効な命令が実行されているこ
とを示すものである。コアプロセッサ２００は、そのと
きどきの動作状態に応じたパイプラインステージ信号１
６２０を出力する。
【０１３５】ＡＮＤ回路１６３０は、このパイプライン
ステージ信号１６２０と、マスクレジスタ１６１０の出
力するマスク信号１６１１とのＡＮＤ演算を行なう。そ
して、その結果を選択信号１３０ａとして出力する。
【０１３６】高信頼性が要求されるような場合、ノイズ
などの影響によってキャッシュメモリと主メモリとの間
にデータの不一致が発生するのを防ぐために、プロセッ
サに内蔵されたキャッシュメモリを使用しないことがあ
る。この場合、内蔵キャッシュメモリは使用されないこ
とが始めから分かっているので内蔵キャッシュメモリに
対して障害検出を行うことは無駄であり、障害検出率を
低下させる原因になる。これに対しこの図１６の例で
は、使用環境やアプリケーションに応じて障害検出の対
象とする内蔵周辺回路をフレキシブルに設定できるた
め、どのような場合においても障害検出率を高くするこ
とが出来る。
【０１３７】マスクレジスタ１６１０（図１６参照）の
構成例を図１７を用いて説明する。図１７において、符
号“１７１０−１”…“１７１０−４“を付したのはレ
ジスタ、符号”１７２０−１“…”１７２０−４”を付
したのはマスク信号である。
【０１３８】本構成例においては、レジスタ１７１０−
１〜１７１０−４がそれぞれ図１６における内蔵ＲＯＭ
２０１、コアプロセッサ２００内の演算器、内蔵キャッ
シュメモリ２０２、コアプロセッサ２００内のレジスタ
に対応している。図１７の例では、レジスタ１７１０−
３の内容が"０"となっているため、これに対応する内蔵
キャッシュメモリに対する障害検出は行わない。
【０１３９】第１の実施形態におけるプロセッサ回路１
０１ａ（図１参照）として図１６の例を採用した場合に
おけるタイムチャートを図１８に示す。
【０１４０】図１８は、図６と同様の実行命令列を内蔵
キャッシュメモリ２０３を使用しない構成において実行
したときのタイムチャートである。
【０１４１】図１８（ａ）は図６（ａ）と同様の内容を
示しているため説明は省略する。
【０１４２】図１８（ｂ）は図６（ｂ）と同様に各命令
実行中にプロセッサ回路１０１ａから出力される内部処
理結果信号１０２ａを示したものである。この場合はプ
ロセッサ回路１０１ａは内蔵キャッシュメモリ２０３を
使用しないモードで動作しているため、（ｔ+４）のタ
イミングの内部処理結果信号１０２ａ−１は無効なデー
タが出力される。
【０１４３】図１８（ｃ）は内蔵キャッシュメモリ２０
３に対応するマスク信号１７２０−３を示したものであ
る。ここでは、該マスク信号１７２０−３は“０”であ
る。他のマスク信号１７２０−１，２，４は省略してあ
るが全て"１"である。
【０１４４】図１８（ｄ）は、コアプロセッサ２００か
ら出力されるパイプラインステージ信号１６２０を示し
たものである。内部信号１３１ａとして出力される信号
は、ｔから（ｔ+３）までの期間と、（ｔ+５）から(ｔ+
７）までの期間とは、図６の場合と同一である。（ｔ+
４）のタイミングにおいて内部信号１３１ａとして出力
されるのは、内蔵キャッシュメモリ１０２ａ−１に対応
する内部処理結果信号１０２ａ−１ではなく、コアプロ
セッサ２００内のレジスタに対応する内部処理結果信号
１０２ａ−２である。これは、この時の内蔵キャッシュ
メモリ１０２ａ−１に対応する内部処理結果信号１０２
ａ−１には無効なデータしか含まれていないため、パイ
プラインステージ信号１６２０のうちの内蔵キャッシュ
メモリ２０３に対応する信号（すなわち、Ａステージを
表わす信号）をマスク信号１７２０−３によってマスク
することで選択信号１３０ａ−１を無効化（"０"）した
ためである。この場合には、内部処理結果信号１０２ａ
−１の代わりに内部処理結果信号１０２ａ−２を内部信
号１３１ａとして出力することで、常に有効な障害検出
を行うことが出来る。
【０１４５】以上説明した各種実施形態においては、信
号線の本数などを増大させることなく、障害検出率の向
上を図ることができる。
【０１４６】上述した実施形態ではすべて、障害検出回
路をチェッカユニットに備えていた。しかし、障害検出
回路のみを独立して設けるようにしても構わない。ま
た、これ以外にも、システム全体としてみた場合上述し
た各種構成要素が含まれてさえいれば、その切り分け
（いずれの構成要素ががどこに属するか）は上述した実
施形態には限定されない。
【０１４７】なお、特許請求の範囲において言う“内蔵
回路”とは、例えば、図１におけるＲＡＭ２０１、ＲＯ
Ｍ２０２、キャッシュメモリ２０３等に相当する。“内
部処理結果出力手段”とは、例えば、図１におけるバス
２１１，２１２および内部処理結果信号１０２をプロセ
ッサ回路から内部信号選択回路１５０ａに導く信号線な
どに相当する。“比較回路”とは、例えば、図１におけ
る障害検出回路１９０が備えている比較器８０２に相当
する。“バス”とは、例えば、図７におけるバス１１０
に相当する。“第１の選択回路”とは、図７の例におけ
るセレクタ１０４ａに相当する。“第２の選択回路”と
は、図７の例におけるセレクタ１０４ｂに相当する。
“転送パス”とは、図９の例における、転送パス１２７
３に相当する。“内部信号出力手段”とは、例えば、図
９の例における全二重回路インタフェースに相当する。
“選択情報”とは、例えば、図１３における転送パス９
０１を通じて送られる選択信号に相当する。“処理ノー
ド”とは、例えば、図１５における現行系１６００ａ、
待機系１６００ｂに相当する。“障害検出手段”とは、
例えば、図１５における現行系１６００ａ、待機系１６
００ｂを構成するチェッカユニットに含まれている障害
検出回路１５１９０（図１１参照）等に相当する。“切
換手段”とは、例えば、図１５における監視装置１５７
０に相当する。“内蔵回路動作状態出力手段”とは、例
えば図１６におけるマスクレジスタ１６１０、ＡＮＤ回
路１６３０等に相当する。
【０１４８】
【発明の効果】以上説明したとおり本発明によれば、マ
スタ側の内部信号選択回路の出力信号をチェッカ側に転
送するための配線（特にマスタとチェッカが別ＬＳＩで
構成されるシステムにおいてはＬＳＩピン数、マスタと
チェッカが一つのＬＳＩ内に構成されているシステムに
おいてはマスタ／チェッカ間の配線）の増加を抑えなが
ら障害検出率を向上できる。
【０１４９】さらにはマスタ／チェッカ間の比較を行う
ための比較器の面積の増加も抑えつつ、障害検出率を向
上できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の全体構成図である。
【図２】プロセッサ回路１０１ａの構成例である。
【図３】内部信号選択回路１５０ａの構成例である。
【図４】マルチプレクサ４０１の構成例である。
【図５】障害検出回路１９０の構成例である。
【図６】図１の実施形態の動作を説明するタイムチャー
トである。
【図７】本発明の第２の実施形態の全体構成図である。
【図８】障害検出回路９１９０の構成例である。
【図９】本発明の第３の実施形態の全体構成図である。
【図１０】全二重回路インターフェース１２８０の構成
例である。
【図１１】本発明の第４の実施形態の全体構成図であ
る。
【図１２】内部信号選択回路１５１５０ａの構成例であ
る。
【図１３】障害検出回路１５１９０の構成例である。
【図１４】本発明の第５の実施形態である機器制御シス
テムの構成を示すブロック図である。
【図１５】本発明の第６の実施形態である機器制御シス
テムの構成を示すブロック図である。
【図１６】図１に示したプロセッサ回路１０１ａの他の
構成例を示すである。
【図１７】マスクレジスタ１６１０の構成例を示す図で
ある。
【図１８】プロセッサ回路１０１ａとして図１６の構成
を採用した場合における動作を示すタイムチャートであ
る。
【符号の説明】 １００ａ，７００ａ，１２００ａ，１５００ａ…マスタ
ユニット １００ｂ，７００ｂ，１２００ｂ，１５００ｂ…チェッ
カユニット １０１ａ，１０１ｂ…プロセッサ回路 １０２ａ，１０２ｂ…内部処理結果信号 １１０…共通バス １１２…主メモリ １３０ａ，１３０ｂ…選択信号 １３１ａ，１３１ｂ，１２３１，１５１３１ａ，１５１
３１ｂ…内部信号 １４０ａ，１４０ｂ，１３４１，１３４２…セレクタ １５０ａ，１５０ｂ，１５１５０ａ，１５１５０ｂ…内
部信号選択回路 １９０，１９０ａ，１９０ｂ，９１９０，１５１９０…
障害検出回路 １９１，１２２０，１５１９１，１５９１ａ，１５９１
ｂ，９１９１…障害検出信号 １２５，１４１，１４２，２１１〜２１３，１２８１
ａ，１２８１ｂ，１２８２ａ，１２８２ｂ…内部バス ２００…コアプロセッサ ２０１…内蔵ＲＡＭ ２０２…内蔵ＲＯＭ ２０３…内蔵キャッシュメモリ ２０５…外部Ｉ／Ｏインターフェース ４０１…マルチプレクサ ８０１，８０２，１８０１…比較器 ８０３…論理（ＯＲ）素子 １１１０…マスタ／チェッカ設定信号 １２８０ａ，１２８０ｂ…全二重回路インターフェース １３７０…全二重回路 １３７１…出力バッファ １３７２…入力回路 １４７０，１５７０…監視装置 １４６０，１５６０…指令信号 １６００ａ…現行系 １６００ｂ…待機系
フロントページの続き (72)発明者 金川 信康 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】複数の情報処理装置を備え、各情報処理装
    置の処理結果を比較することで障害の発生を検出する機
    能を備えた情報処理システムにおいて、 前記情報処理装置のそれぞれは、複数の内蔵回路および
    該内蔵回路それぞれの処理結果を出力する内部処理結果
    出力手段を備えたプロセッサ回路と、あらかじめ定めら
    れた時間ごとに前記内部処理結果出力手段の出力信号の
    中からいずれかを選択して出力する内部信号選択回路と
    を有するものであり、 前記内部信号選択回路それぞれの出力する信号を比較
    し、その比較結果を出力する比較回路を有すること、 を特徴とする情報処理システム。
  2. 【請求項２】前記情報処理装置間および前記比較回路と
    前記情報処理装置との間をつなぐバスを備え、 前記情報処理装置のうちの少なくとも一つは、前記内部
    信号選択回路の出力する信号を前記バスを通じて前記比
    較回路に入力させるものであること、 を特徴とする請求項１記載の情報処理システム。
  3. 【請求項３】前記情報処理装置のうち前記信号選択回路
    の出力する信号を前記バスを通じて前記比較回路に入力
    させているものは、当該情報処理装置自身の備える前記
    プロセッサ回路が出力する信号と、当該情報処理装置自
    身の備える前記内部信号選択回路の出力信号とのいずれ
    か一方を選択して前記バスへ出力する第１の選択回路を
    さらに有すること、 を特徴とする請求項２記載の情報処理システム。
  4. 【請求項４】前記バスに接続された記憶装置をさらに備
    え、 前記比較回路は、前記プロセッサ回路が前記バスを通じ
    て前記記憶装置に向けて出力する信号が入力されてお
    り、前記プロセッサ回路のそれぞれが前記記憶装置に向
    けて出力する信号を比較しその比較結果を出力するもの
    であること、 を特徴とする請求項３記載の情報処理システム。
  5. 【請求項５】前記比較回路は前記情報処理装置のうちの
    いずれかに含まれており、 前記比較回路を含んだ前記情報処理装置は、当該情報処
    理装置自身の備える前記プロセッサ回路の出力信号と、
    当該情報処理装置自身の備える前記内部信号選択回路の
    出力信号とのいずれか一方を、前記第１の選択回路と同
    期して選択し出力する第２の選択回路をさらに有するこ
    と、 を特徴とする請求項４記載の情報処理システム。
  6. 【請求項６】複数の情報処理装置を備え、各情報処理装
    置の処理結果を比較することで障害の発生を検出する機
    能を備えた情報処理システムにおいて、 前記情報処理装置間における双方向の信号転送に用いら
    れる転送パスを有し、 前記情報処理装置は、 複数の内蔵回路および前記内蔵回路それぞれの処理結果
    を出力する内部処理結果出力手段を備えたプロセッサ回
    路と、 あらかじめさだめられた時間ごとに前記内部処理結果出
    力手段の出力信号の中からいずれかを選択して出力する
    内部信号選択回路と、 前記内部信号選択回路の出力する信号のうちの一部を前
    記転送パスを通じて他の情報処理装置に出力する内部信
    号出力手段と、 前記転送パスを通じて送られてくる他の情報処理装置の
    前記内部信号出力手段の出力する信号と、自らの内部信
    号選択回路の出力する信号のうちの上記他の情報処理装
    置の上記内部信号出力手段の出力する信号に対応する部
    分とを比較し、その比較結果を出力する比較回路と、 を有するものであることを特徴とする情報処理システ
    ム。
  7. 【請求項７】前記転送パスを通じての信号の送信と受信
    とを同時に行う全二重インタフェースを備えること、 を特徴とする請求項６記載の情報処理システム。
  8. 【請求項８】前記内部信号選択回路は、前記内部処理結
    果出力手段の出力信号のうちいずれを選択したかを示す
    選択情報をも出力するものであり、 前記比較回路は、前記選択情報を前記比較結果とともに
    出力するものであること、 を特徴とする請求項１、２、３、４、５、６または７記
    載の情報処理システム。
  9. 【請求項９】前記情報処理装置は、比較回路の出力する
    前記比較結果および前記選択情報の値に応じて定められ
    た所定の障害回復処理を行うものであること、 を特徴とする請求項８記載の情報処理システム。
  10. 【請求項１０】データを処理する処理ノードを複数備
    え、該処理ノードを必要に応じて切り替えて処理を継続
    する情報処理システムにおいて、 上記処理ノードは、自己の動作状態を監視しその異常を
    検知した場合には異常が発生したことおよび当該異常の
    発生箇所を示す異常信号を出力する障害検出手段を備え
    たものであり、 上記異常信号に応じて、上記異常の発生箇所毎にあらか
    じめ定められた処理を実行することで上記処理ノードを
    切り替える切換手段を有すること、 を特徴とする情報処理システム。
  11. 【請求項１１】上記処理ノードは、 複数の内蔵回路と前記内蔵回路それぞれの処理結果を出
    力する内部処理結果出力手段とを備えた複数のプロセッ
    サ回路と、 前記内部処理結果出力手段の出力する信号の中からあら
    かじめ定められた時間ごとに異なる信号を選択して出力
    可能な内部信号選択回路とを含んで構成されたものであ
    り、 上記障害検出手段は、上記異常信号として、自らの内部
    信号選択回路の出力する信号と他の処理ノードの内部信
    号選択回路の出力する信号とを比較するとともに、その
    比較結果と、前記内部結果出力理手段の出力する信号の
    うち前記内部信号選択回路がいずれを選択しているかを
    示す選択情報とを、出力するものであること、 を特徴とする請求項１０記載の情報処理システム。
  12. 【請求項１２】前記プロセッサ回路は、前記内蔵回路そ
    れぞれの動作状態を出力する内蔵回路動作状態出力手段
    を有し、 前記内部信号選択回路は、前記内蔵回路動作状態出力手
    段の出力信号に応じて前記選択の仕方を変更するもので
    あること、 を特徴とする請求項１、２、３、４、５、６、７、８、
    ９または１１記載の情報処理システム。
  13. 【請求項１３】複数の内蔵回路および前記内蔵回路それ
    ぞれの処理結果を出力する内部処理結果出力手段を備え
    たプロセッサ回路と、 あらかじめ定められた時間ごとに前記内部処理結果出力
    手段の出力信号の中からいずれかを選択して外部へ出力
    する内部信号選択回路と、 を有することを特徴とする論理ＬＳＩ。
  14. 【請求項１４】複数の内蔵回路および前記内蔵回路それ
    ぞれの処理結果を出力する内部処理結果出力手段を備え
    たプロセッサ回路と、 あらかじめ定められた時間ごとに前記内部処理結果出力
    手段の出力信号の中からいずれかを選択して出力する内
    部信号選択回路と、 別途入力された信号と、前記内部信号選択回路の出力す
    る信号とを比較し、その比較結果を出力する比較回路を
    さらに有すること、 を特徴とする請求項１３記載の論理ＬＳＩ。
  15. 【請求項１５】信号の入出力を同一の信号線を用いて同
    時に行うことのできる全二重回路を備え、 前記内部信号選択回路の出力する信号のうちの一部は、
    前記全二重回路を介して外部へ出力されるものであり、 前記別途入力された信号は、前記全二重回路を介して入
    力されるものであること、 を特徴とする請求項１４記載の論理ＬＳＩ。
  16. 【請求項１６】前記プロセッサ回路は、前記内蔵回路そ
    れぞれの動作状態を出力する内蔵回路動作状態出力手段
    をさらに有し、 前記内部信号選択回路は、前記内蔵回路動作状態出力手
    段の出力信号に応じて前記選択の仕方を変更するもので
    あること、 を特徴とする請求項１３、１４または１５記載の論理Ｌ
    ＳＩ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006080227A1 (ja) * 2005-01-25 2006-08-03 Yokogawa Electric Corporation 情報処理装置および情報処理方法
JP2007257588A (ja) * 2006-03-27 2007-10-04 Hitachi Ltd 検証システム
JP2009508188A (ja) * 2005-08-08 2009-02-26 ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング 少なくとも２つの実行ユニットを有する計算機システムにおけるメモリアクセスを制御する方法および装置
JP2010009327A (ja) * 2008-06-27 2010-01-14 Hitachi Ltd 照合システム

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
JP3247043B2 (ja) * 1996-01-12 2002-01-15 株式会社日立製作所 内部信号で障害検出を行う情報処理システムおよび論理ｌｓｉ
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
DE19654846A1 (de) 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
ATE243390T1 (de) 1996-12-27 2003-07-15 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen umladen von datenflussprozessoren (dfps) sowie bausteinen mit zwei- oder mehrdimensionalen programmierbaren zellstrukturen (fpgas, dpgas, o.dgl.)
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) * 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
DE19801992C2 (de) * 1998-01-20 2000-07-06 Siemens Ag Verfahren zur Verbesserung der Systemverfügbarkeit nach dem Ausfall von Prozessoren einer Prozessorplattform
US6546482B1 (en) * 1999-05-07 2003-04-08 Advanced Micro Devices, Inc. Invalid configuration detection resource
CN1378665A (zh) 1999-06-10 2002-11-06 Pact信息技术有限公司 编程概念
JP2004506261A (ja) 2000-06-13 2004-02-26 ペーアーツェーテー　イクスペーペー　テクノロジーズ　アクチエンゲゼルシャフト パイプラインｃｔプロトコルおよびｃｔ通信
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US6704894B1 (en) 2000-12-21 2004-03-09 Lockheed Martin Corporation Fault insertion using on-card reprogrammable devices
US7017073B2 (en) * 2001-02-28 2006-03-21 International Business Machines Corporation Method and apparatus for fault-tolerance via dual thread crosschecking
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
WO2005045692A2 (en) 2003-08-28 2005-05-19 Pact Xpp Technologies Ag Data processing device and method
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US6912671B2 (en) * 2001-05-07 2005-06-28 Bisher-Rosemount Systems, Inc Wiring fault detection, diagnosis and reporting for process control systems
EP2224330B1 (de) 2001-06-20 2012-05-09 Krass, Maren Verfahren und gerät zum partitionieren von grossen rechnerprogrammen
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US8281108B2 (en) 2002-01-19 2012-10-02 Martin Vorbach Reconfigurable general purpose processor having time restricted configurations
WO2003071432A2 (de) 2002-02-18 2003-08-28 Pact Xpp Technologies Ag Bussysteme und rekonfigurationsverfahren
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
EP1537486A1 (de) 2002-09-06 2005-06-08 PACT XPP Technologies AG Rekonfigurierbare sequenzerstruktur
JP4155088B2 (ja) * 2003-04-18 2008-09-24 日本電気株式会社 情報処理装置
US7206969B2 (en) * 2003-09-10 2007-04-17 Hewlett-Packard Development Company, L.P. Opportunistic pattern-based CPU functional testing
US7213170B2 (en) * 2003-09-10 2007-05-01 Hewlett-Packard Development Company, L.P. Opportunistic CPU functional testing with hardware compare
US7296183B2 (en) * 2004-01-23 2007-11-13 Microsoft Corporation Selectable data field consistency checking
CN101076866B (zh) * 2004-11-12 2010-10-27 Ati科技公司 配置集成电路的系统和方法
JP2006178636A (ja) * 2004-12-21 2006-07-06 Nec Corp フォールトトレラントコンピュータ、およびその制御方法
JP3897046B2 (ja) * 2005-01-28 2007-03-22 横河電機株式会社 情報処理装置および情報処理方法
DE102005037247A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037227A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037250A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
JP2009524134A (ja) 2006-01-18 2009-06-25 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト ハードウェア定義方法
GB0602641D0 (en) 2006-02-09 2006-03-22 Eads Defence And Security Syst High speed data processing system
US7574630B1 (en) * 2006-08-14 2009-08-11 Network Appliance, Inc. Method and system for reliable access of expander state information in highly available storage devices
US7809863B2 (en) * 2006-11-08 2010-10-05 Honeywell International Inc. Monitor processor authentication key for critical data
JP5564187B2 (ja) 2009-02-25 2014-07-30 ルネサスエレクトロニクス株式会社 マイクロコントローラおよび自動車電子制御装置
US8522076B2 (en) * 2010-06-23 2013-08-27 International Business Machines Corporation Error detection and recovery in a shared pipeline
US8996937B2 (en) 2011-12-28 2015-03-31 Stmicroelectronics International N.V. Apparatus for monitoring operating conditions of a logic circuit
JP2020145356A (ja) * 2019-03-07 2020-09-10 株式会社東芝 集積回路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4456952A (en) * 1977-03-17 1984-06-26 Honeywell Information Systems Inc. Data processing system having redundant control processors for fault detection
US4823256A (en) * 1984-06-22 1989-04-18 American Telephone And Telegraph Company, At&T Bell Laboratories Reconfigurable dual processor system
EP0306211A3 (en) * 1987-09-04 1990-09-26 Digital Equipment Corporation Synchronized twin computer system
JPH0314033A (ja) * 1989-06-12 1991-01-22 Fujitsu Ltd マイクロプロセッサ比較チェック機能の検査方式
US5202980A (en) * 1989-06-30 1993-04-13 Nec Corporation Information processing system capable of readily taking over processing of a faulty processor
US5226152A (en) * 1990-12-07 1993-07-06 Motorola, Inc. Functional lockstep arrangement for redundant processors
JPH05128080A (ja) * 1991-10-14 1993-05-25 Mitsubishi Electric Corp 情報処理装置
JP3229070B2 (ja) * 1993-06-01 2001-11-12 三菱電機株式会社 多数決回路及び制御ユニット及び多数決用半導体集積回路
JPH07129426A (ja) * 1993-10-29 1995-05-19 Hitachi Ltd 障害処理方式
US5504859A (en) * 1993-11-09 1996-04-02 International Business Machines Corporation Data processor with enhanced error recovery
JP2886093B2 (ja) * 1994-07-28 1999-04-26 株式会社日立製作所 障害処理方法および情報処理システム
JP3247043B2 (ja) * 1996-01-12 2002-01-15 株式会社日立製作所 内部信号で障害検出を行う情報処理システムおよび論理ｌｓｉ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006080227A1 (ja) * 2005-01-25 2006-08-03 Yokogawa Electric Corporation 情報処理装置および情報処理方法
JP2009508188A (ja) * 2005-08-08 2009-02-26 ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング 少なくとも２つの実行ユニットを有する計算機システムにおけるメモリアクセスを制御する方法および装置
JP2007257588A (ja) * 2006-03-27 2007-10-04 Hitachi Ltd 検証システム
JP4495688B2 (ja) * 2006-03-27 2010-07-07 株式会社日立製作所 検証システム
JP2010009327A (ja) * 2008-06-27 2010-01-14 Hitachi Ltd 照合システム

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US6101627A (en) 2000-08-08
US6385755B1 (en) 2002-05-07
US5848238A (en) 1998-12-08

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