JPH0816484A

JPH0816484A - 二重化メモリシステム

Info

Publication number: JPH0816484A
Application number: JP6144910A
Authority: JP
Inventors: Takashi Tanabe; 隆司田辺
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-06-27
Filing date: 1994-06-27
Publication date: 1996-01-19
Anticipated expiration: 2018-08-18
Also published as: JP3436974B2

Abstract

(57)【要約】【目的】計算機の高信頼性化、システム動作中におけ
るエラー修復及び修理交換の容易化。【構成】処理装置１とシステムバス制御装置３をＣＰ
Ｕバスで接続し、システムバス制御装置３とメモリ装置
４を二重化し、これらを一対のシステムバス１３にそれ
ぞれ接続し、システムバス制御装置３及びメモリ装置４
の内部に各々のバスのエラーを検出するためのエラー検
出回路６、８０、８５と、バスの出力内容を比較する比
較回路５１、１０４、１０５と、バス切換え回路７、８
２、８３と、モード設定回路１００、１０１、１０２と
を設け、エラー検出回路の出力を一対の装置間で交換
し、相手側からのエラー検出回路の検出結果とモード設
定回路の設定内容によって、バス切換え回路の制御を行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高信頼計算機におけ
るメモリ装置、特に二重化メモリシステムの構成方法、
診断方法、及び障害監視方法に関するものである。

【０００２】

【従来の技術】フォールトトレラント計算機の分野にお
いて、計算機の信頼性を高める最も一般的な技術の１つ
に、処理装置（ＣＰＵ）あるいは記憶装置など、信頼性
上クリティカルな論理回路を多重化する方式がある。通
常、記憶装置の多重化は二重化が基本で、二重化された
記憶装置の一方を常用側、他方を待機側として構成す
る。この場合、書込み時は両方に同じデータを書き込ん
で一貫性を保ち、読出し時には常用側のデータのみを出
力させるが、仮に常用側から読み出したデータにエラー
が発生すれば、データ転送主体が待機側に切り換わり、
こちらが正しいデータを出力することでシステムの動作
継続が可能となる。

【０００３】ところが従来の技術は、ほとんどがメモリ
装置のみの二重化にとどまり、制御部や接続されるシス
テムバスの二重化による高信頼化手法は確立されていな
い。従って、故障した記憶装置を切り離して診断する手
段、システム動作中の修理交換（活線交換）、記憶装置
を接続するシステムバスが故障した時の対処は、いずれ
も不十分であった。

【０００４】二重化記憶装置の切り換え技術として、特
開昭５９−１７７９６号公報、特開平０１−７０８４７
号公報、特公昭６０−３２２５号公報、特開昭６３−２
７３９５０号公報、特開昭６０−２３８９５７号公報、
特開昭５７−１０９１９５号公報、特開平４−２３３０
５２号公報に記載されている方式では、記憶装置の接続
されるバスが二重化されておらず、またほとんどの方式
において、制御部の二重化がなされていなかった。さら
に記憶装置にエラーが発生した場合、読出し時なら切り
換えや修復によって正しいデータが保証されるものの、
書込み時については配慮が不足し、リトライ動作等によ
る性能の低下、処理装置側回路の複雑化を招いていた。
さらに、故障したメモリの診断時に正常なメモリに影響
を与えない考慮、故障した制御部やメモリ装置をシステ
ムの動作中に修理交換する手段、入出力制御装置が記憶
装置をアクセスする時の信頼性考慮等も十分とはいえ
ず、システム全体の信頼性向上に改善の余地が残るもの
であった。

【０００５】

【発明が解決しようとする課題】前述のごとく従来の技
術にはいくつかの課題があり、これを解決するために
は、すべての構成要素を二重化する方法が考えられる。
これは単に構成要素を二組用意すれば実現できるもので
はなく、システムとして常に正しい連続動作を確保する
ために、以下の諸点に配慮しなければならない。

【０００６】課題１、二重化されたシステムバスの切り
換えを高速に、しかもエラーが発生したときにもシステ
ムバスのタイミングを変えることなく、正常なデータを
保証すること。

【０００７】課題２、二重化されている装置中の任意の
装置の一方が実装されていなくても正常動作が可能で、
相手側が実装されているかどうかを知るための特別な信
号線を不要にすること。

【０００８】課題３、エラー発生時の故障箇所の特定及
び診断を、正常な部分に影響を与えないで実施するこ
と。

【０００９】課題４、書込み時にデータパリティエラー
が発生した時でも、二重化動作が継続できる手段を簡単
に提供すること。

【００１０】課題５、システムバスを二重化したときの
エラーチェックが十分に行われるようにすること。

【００１１】課題６、二重化されたメモリ装置の一方に
修復不可能なエラーが発生した時、システムを停止しな
いで修理交換ができ、二重化動作を再開できること。

【００１２】課題７、二重化メモリ装置として使用しな
い時に、簡単にメモリ容量を増やせること。

【００１３】課題８、故障した入出力制御装置を診断す
る時にメモリにデータを書き込むことによって、復旧が
不可能となるようなメモリ破壊を招かないこと。

【００１４】課題９、二重化されたシステムバスに接続
するための特別な入出力制御装置を設計しなくても、信
頼性を低下させることなく二重化メモリシステムに接続
可能とすること。

【００１５】目的この発明は以上の課題を解決するためになされたもの
で、信頼性の高い二重化メモリシステムを提供すること
を目的とする。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に本発明は、各種の処理を行う処理装置と、この処理装
置にＣＰＵバスを介して接続された一対のシステムバス
制御装置と、この一対のシステムバス制御装置にそれぞ
れ接続された一対のシステムバスと、この一対のシステ
ムバスにそれぞれ接続された一対のメモリ装置と、を含
み、処理装置における書込み動作時には、システムバス
制御装置は一対のメモリ装置に同時に処理装置からのデ
ータを書き込み、処理装置における読出し動作時には、
いずれか一方のシステムバス制御装置が対応するメモリ
装置から読み出したデータを処理装置に送出する二重化
メモリシステムにおいて、各システムバス制御装置がメ
モリ装置から読み出したデータのエラーを検出するメモ
リエラー検出手段と、メモリエラー検出手段の検出結果
を他方のシステムバス制御装置に通知するＣＰＵバス切
換え信号線と、他方のシステムバス制御装置から通知さ
れるＣＰＵバス切換え信号線に従って、メモリ装置から
読み出したデータをＣＰＵバスへ出力するＣＰＵバス切
換え回路とを備えるものである。

【００１７】また本発明は、前記メモリエラー検出手段
の検出結果に従って割込み信号を生成するメモリエラー
割込み生成手段を有するものである。

【００１８】また本発明は、ＣＰＵバスに対する前記シ
ステムバス制御装置のデータ出力回路を３ステートバッ
ファで構成し、かつ転送クロックサイクルの一部の期間
に限って前記３ステートバッファのイネーブル信号を有
効にする信号制御回路を有するものである。

【００１９】また本発明は、前記ＣＰＵバス切換え信号
線を互いに他方のシステムバス制御装置の入力部でプル
アップ抵抗を介して電源に接続するものである。

【００２０】また本発明は、前記システムバス制御装置
がマスタモードとスレーブモードの２つのモードを有
し、かつ、システム起動時にシステムバス制御装置の一
方をマスタモードに他方をスレーブモードに設定する設
定手段と、その設定手段によってモード設定された両シ
ステムバス制御装置のモードを同期して反転させる第二
の設定手段とを有するものである。

【００２１】また本発明は、前記マスタモードのシステ
ムバス制御装置がメモリから読み出したデータをＣＰＵ
バスに送出するデータ送出手段を有し、前記スレーブモ
ードのシステムバス制御装置がマスタモードのシステム
バス制御装置が送出したＣＰＵバスのデータと自己の内
部データを比較する対ＣＰＵバス比較回路と、その比較
回路における比較結果に従って割込み信号を生成する対
ＣＰＵバスエラー割込み生成手段とを有するものであ
る。

【００２２】また本発明は、前記マスタモードのシステ
ムバス制御装置もまた、ＣＰＵバスのデータと自己の内
部データを比較する対ＣＰＵバス比較回路と、その比較
回路における比較結果に従って割込み信号を生成する対
ＣＰＵバスエラー割込み生成手段を有するものである。

【００２３】また本発明は、各システムバス制御装置
が、データの転送される経路上に配置されて転送中のデ
ータのエラーを検出する転送エラー検出手段と、転送エ
ラー検出手段と一対一に設けられ、転送エラー検出手段
によるチェックの結果を保持するエラーステータスレジ
スタと、エラーステータスレジスタの保持内容に従っ
て、メモリ装置から読み出したデータのＣＰＵバスへの
出力許否を決定するＣＰＵバス切換え回路とを有するも
のである。

【００２４】また本発明は、各システムバス制御装置が
メモリ装置から読み出したデータのエラーを検出するメ
モリエラー検出手段と、メモリエラー検出手段の検出結
果を他方のシステムバス制御装置に通知するＣＰＵバス
切換え信号線と、他方のシステムバス制御装置から通知
されるＣＰＵバス切換え信号線に従ってメモリ装置から
読み出したデータをＣＰＵバスへ出力するＣＰＵバス切
換え回路と、処理装置から転送される書込みデータ及び
自装置内部で転送中のデータのエラーを検出する転送エ
ラー検出手段と、転送エラー検出手段の検出結果を他方
のシステムバス制御装置に通知するシステムバス切換え
信号線とを有するものである。

【００２５】また本発明は、前記転送エラー検出手段の
検出結果に従って割込み信号を生成する転送エラー割込
み生成手段を有するものである。

【００２６】また本発明は、前記システムバス切換え信
号線を互いに他方のシステムバス制御装置の入力部でプ
ルアップ抵抗を介して電源に接続するものである。

【００２７】また本発明は、システムバスに対するシス
テムバス制御装置のデータ出力回路を３ステートバッフ
ァで構成し、かつ転送クロックサイクルの一部の期間に
限って前記３ステートバッファのイネーブル信号を有効
にする信号制御回路を有するものである。

【００２８】また本発明は、各メモリ装置がメモリから
読み出したデータのエラーを検出するメモリエラー検出
手段と、メモリエラー検出手段の検出結果を他方のメモ
リ装置に通知するメモリエラー検出信号線と、他方のメ
モリ装置から通知されるメモリエラー検出信号線に従っ
てメモリから読み出したデータをシステムバスへ出力す
るシステムバス切換え回路とを有するものである。

【００２９】また本発明は、前記メモリエラー検出手段
の検出結果に従って割込み信号を生成するメモリエラー
割込み生成手段を有するものである。

【００３０】また本発明は、システムバスに対する各メ
モリ装置のデータ出力回路を３ステートバッファで構成
し、かつ転送クロックサイクルの一部の期間に限って前
記３ステートバッファのイネーブル信号を有効にする信
号制御回路を有するものである。

【００３１】また本発明は、前記メモリエラー検出信号
線を互いに他方のメモリ装置の入力部でプルアップ抵抗
を介して電源に接続するものである。

【００３２】また本発明は、各システムバス制御装置が
システムバスに出力されるデータのエラーを検出する制
御装置エラー検出手段と、制御装置エラー検出手段によ
る検出結果と組み合わされることによって、自装置の動
作モードを設定するためのモード設定回路とを有し、以
下４つのモードで動作状態が定義されるものである。

【００３３】ａ）モードＡ制御装置エラー検出手段で
エラーが検出されていない時はデータをシステムバスＡ
に出力し、エラーが検出された場合はバスへの出力を停
止し、エラーを検出していない側のシステムバス制御装
置が代行して両側のシステムバスに出力する。

【００３４】ｂ）モードＢ制御装置エラー検出手段で
エラーが検出されていない時はデータをシステムバスＢ
に出力し、エラーが検出された場合はバスへの出力を停
止し、エラーを検出していない側のシステムバス制御装
置が代行して両側のシステムバスに出力する。

【００３５】ｃ）モードＣ制御装置エラー検出手段で
エラーが検出されていない時はデータを両側のシステム
バスに出力し、エラーが検出された場合は出力を停止す
る。

【００３６】ｄ）モードＤいずれのシステムバスにも
データを出力しない。

【００３７】また本発明は、各メモリ装置がメモリから
読み出されたデータのエラーを検出するメモリエラー検
出手段と、メモリエラー検出手段による検出結果と組み
合わされることによって、自装置の動作モードを設定す
るためのモード設定回路とを有し、以下４つのモードで
動作状態が定義されるものである。

【００３８】ａ）モードＡメモリエラー検出手段でエ
ラーが検出されていない時はデータをシステムバスＡに
出力し、エラーが検出された場合はバスへの出力を停止
し、エラーを検出していない側のメモリ装置が代行して
両側のシステムバスに出力する。

【００３９】ｂ）モードＢメモリエラー検出手段でエ
ラーが検出されていない時はデータをシステムバスＢに
出力し、エラーが検出された場合はバスへの出力を停止
し、エラーを検出していない側のメモリ装置が代行して
両側のシステムバスに出力する。

【００４０】ｃ）モードＣメモリエラー検出手段でエ
ラーが検出されていない時はデータを両側のシステムバ
スに出力し、エラーが検出された場合は出力を停止す
る。

【００４１】ｄ）モードＤいずれのシステムバスにも
データを出力しない。

【００４２】また本発明は、システム起動時に両システ
ムバス制御装置及び両メモリ装置をともにモードＤに設
定する設定手段と、その設定手段によってモード設定さ
れた両装置のいずれか一方をモードＡに、他方をモード
Ｂにそれぞれ再設定する第二の設定手段と、第二の設定
手段によってモード設定された両装置のいずれか一方を
モードＣに、他方をモードＤにそれぞれ再設定する第三
の設定手段とを有するものである。

【００４３】また本発明は、前記メモリ装置が自装置の
接続されるシステムバスのエラーを検出するシステムバ
スエラー検出回路と、システムバスエラー検出回路の出
力に従ってエラーのないシステムバスを選択するシステ
ムバス選択手段とを有し、かつ該システムが、両システ
ムバス制御装置の少なくとも一方が正常であればシステ
ム動作を継続するための継続動作モード設定手段を有す
るものでる。

【００４４】また本発明は、前記の各システムバス制御
装置がＣＰＵバスのデータと自装置の内部データを比較
するための対ＣＰＵバス比較回路を有し、モードＡのシ
ステムバス制御装置はメモリから読み出したデータをＣ
ＰＵバスに対して送出するデータ送出手段を有し、モー
ドＢのシステムバス制御装置はモードＡのシステムバス
制御装置が送出したＣＰＵバスのデータと自装置の内部
データを比較する対ＣＰＵバス比較回路と、その比較回
路における比較結果に従って割込み信号を生成する対Ｃ
ＰＵバスエラー割込み生成手段とを有するものである。

【００４５】また本発明は、前記モードＡのシステムバ
ス制御装置がＣＰＵバスのデータと自装置の内部のデー
タを比較する対ＣＰＵバス比較回路と、その比較回路に
おける比較結果に従って割込み信号を生成する対ＣＰＵ
バスエラー割込み生成手段とを有するものである。

【００４６】また本発明は、前記の各システムバス制御
装置がメモリに対するデータ書込み時に両システムバス
制御装置が両システムバスに送出するデータを比較する
制御装置データ比較回路と、メモリからのデータ読出し
時に両メモリ装置が両システムバスに出力するデータを
比較するメモリ装置データ比較回路と、これらの比較回
路における比較結果を割込み信号として生成する装置比
較エラー割込み生成手段とを有するものである。

【００４７】また本発明は、前記の各メモリ装置がデー
タの書込み時及び読出し時に両システムバスのデータを
比較するシステムバスデータ比較回路と、その比較回路
による比較結果を割込み信号として生成するシステムバ
スエラー割込み生成手段とを有するものである。

【００４８】また本発明は、一対のメモリ装置Ａ及びＢ
がそれぞれ、メモリに対する書き込みを許可する書込み
許可フラグと、メモリからの読み出しを許可する読出し
許可フラグと、現アドレスに対するアクセスの対象を判
別するアドレス判別回路とを有するものである。

【００４９】また本発明は、前記書込み許可フラグ及び
読出し許可フラグの組合せに従って前記の各メモリ装置
の状態を定義する状態定義手段と、処理装置による設定
に従い、各メモリ装置を状態定義手段において定義され
た各状態間で遷移させる状態遷移手段とを有するもので
ある。

【００５０】また本発明は、前記のメモリ装置Ａ及びＢ
がそれぞれ、メモリ装置Ａとメモリ装置Ｂがともにアク
セス対象となる共通アクセス空間を指定する共通アクセ
ス空間指定レジスタと、メモリ装置Ａまたはメモリ装置
Ｂのいずれか一方がアクセス対象となる個別アクセス空
間を指定する個別空間アクセス指定レジスタとを有する
ものである。

【００５１】また本発明は、メモリ装置Ａとメモリ装置
Ｂの共通アクセス空間指定レジスタの値を同じアドレス
に設定する設定手段と、メモリ装置Ａの個別空間指定レ
ジスタの値とメモリ装置Ｂの個別空間指定レジスタの値
を異なったアドレスに設定する第二の設定手段と、これ
らの設定手段によって設定されたアドレスを任意のタイ
ミングで再設定する第三の設定手段とを有するものであ
る。

【００５２】また本発明は、各メモリ装置の任意領域に
擬似的なエラーを注入するエラー注入手段と、エラーの
注入された領域をアクセスしてエラーの状態を検査する
エラー状態検査手段とを有するものである。

【００５３】また本発明は、前記エラー注入手段によっ
てエラーが注入される領域のアドレス及び注入されるデ
ータの値を両メモリ装置で異なる値に設定する注入値設
定手段を有するものである。

【００５４】また本発明は、前記の各メモリ装置がシス
テムバスのアドレスエラーを検出するシステムアドレス
エラー検出手段と、システムアドレスエラー検出手段の
検出結果を他方のメモリ装置に通知するエラーアドレス
信号線と、他方のメモリ装置から通知されるエラーアド
レス信号線の状態に従い、他方のメモリ装置でエラーが
発生した際、自装置でエラーのないアドレスを記憶する
エラーアドレス記憶手段と、自装置でアドレスエラーが
検出された際、自装置のメモリへの書込みを禁止する書
込み禁止手段とを有するものである。

【００５５】また本発明は、前記システムアドレスエラ
ー検出手段における検出結果に従って割込み信号を生成
するシステムアドレスエラー割込み生成手段と、システ
ムアドレスエラー割込みが発生したときに前記エラーア
ドレス記憶手段に格納されたアドレスをもとにエラー修
復を行うエラー修復手段とを有するものである。

【００５６】また本発明は、メモリから読み出したデー
タのエラーを検出するメモリエラー検出手段と、メモリ
エラー検出手段の出力によりインクリメントされるエラ
ー累積カウンタと、システムとして許容されるエラー回
数の上限を保持するエラー回数上限値レジスタと、エラ
ー累積カウンタの値と上記エラー上限値レジスタの値と
を比較するエラー回数比較回路とを有するものである。

【００５７】また本発明は、前記エラー回数比較回路に
おける比較結果に従って割込み信号を生成するエラー回
数割込み生成手段を有するものである。

【００５８】また本発明は、各種の処理を行う処理装置
と、この処理装置にＣＰＵバスを介して接続された一対
のシステムバス制御装置と、この一対のシステムバス制
御装置にそれぞれ接続された一対のシステムバスと、そ
れぞれがこの一対のシステムバスの両方に接続された一
対のメモリ装置と、を含み、二重化バス変換アダプタを
介して二重化されていない入出力制御装置を一対のシス
テムバスに接続する二重化メモリシステムであって、前
記二重化バス変換アダプタが一対のシステムバスからい
ずれか一方のシステムバスを電気的に選択するシステム
バス選択手段と、システムバス選択手段によって選択さ
れたシステムバスを電気的に入出力制御装置に接続する
入出力制御装置接続手段とを有するものである。

【００５９】また本発明は、前記の二重化バス変換アダ
プタがシステムバスのエラーを検出するシステムバスエ
ラー検出手段と、システムバスエラー検出手段の出力に
従ってエラーのないシステムバスを選択するシステムバ
ス選択手段と、入出力制御装置からシステムバスへ送出
されるデータ及びアドレス信号に対するエラーチェック
コードを生成するチェックコード生成手段とを有するも
のである。

【００６０】また本発明は、前記二重化バス変換アダプ
タが両方のシステムバスでエラーが発生したとき割込み
信号を生成するアダプタ割込み生成手段を有するもので
ある。

【００６１】また本発明は、前記二重化バス変換アダプ
タが入出力制御装置に対してアクセスを許可するシステ
ムバス上のアドレス範囲を設定するアドレス領域レジス
タと、入出力制御装置によるアクセスがアドレス領域レ
ジスタに設定された領域外であるときアクセスを禁止す
るアクセス禁止手段とを有するものである。

【００６２】

【作用】上記構成による本発明によれば、エラー検出手
段によってメモリ装置から読み出したデータのエラーが
検出されれば、ＣＰＵバス切換え信号線によって他方の
システムバス制御装置に通知され、他方のシステムバス
制御装置のＣＰＵバス切換え回路が動作し、該他方のシ
ステムバス制御装置が代行してＣＰＵバスへデータを出
力する。

【００６３】また本発明によれば、両システムバス制御
装置から出力される前記メモリエラー検出手段の検出結
果に従ってメモリエラー割込み生成手段が割込み信号を
生成する。

【００６４】また本発明によれば、信号制御回路がＣＰ
Ｕバスに対する前記システムバス制御装置のデータ出力
回路の３ステートバッファを転送クロックサイクルの一
部の期間に限ってイネーブルにする。

【００６５】また本発明によれば、ＣＰＵバス切換え信
号線が互いに他方のシステムバス制御装置の入力部でプ
ルアップ抵抗を介して電源に接続され、システムバス制
御装置の実装有無を検出する。

【００６６】また本発明によれば、設定手段が前記シス
テムバス制御装置をマスタモードとスレーブモードのい
ずれかのモードに設定し、第二の設定手段がこれらのモ
ードを同期して反転する。

【００６７】また本発明によれば、前記マスタモードの
システムバス制御装置がデータ送出手段によってＣＰＵ
バスにメモリからの読出しデータを送出し、スレーブモ
ードのシステムバス制御装置の対ＣＰＵバス比較回路が
ＣＰＵバスのデータと自己の内部データを比較して、そ
の結果に従って対ＣＰＵバスエラー割込み生成手段が割
込み信号を生成する。

【００６８】また本発明によれば、前記マスタモードの
システムバス制御装置の対ＣＰＵバス比較回路がＣＰＵ
バスのデータと自己の内部データを比較し、対ＣＰＵバ
スエラー割込み生成手段がその比較結果に応じて割込み
信号を生成する。

【００６９】また本発明によれば、転送エラー検出手段
が転送中のデータのエラーを検出し、エラーステータス
レジスがその検出結果を保持し、ＣＰＵバス切換え回路
がエラーステータスレジスタの保持内容に従ってＣＰＵ
バスに対するデータの出力許否を決定する。

【００７０】また本発明によれば、エラー検出手段によ
ってメモリ装置から読み出したデータのエラーが検出さ
れれば、ＣＰＵバス切換え信号線によって他方のシステ
ムバス制御装置に通知され、他方のシステムバス制御装
置のＣＰＵバス切換え回路が動作し、該他方のシステム
バス制御装置が代行してＣＰＵバスへデータを出力す
る。また転送エラー検出手段によって転送中のデータの
エラーが検出されれば、システムバス切換え信号線によ
って他方のシステムバス制御装置に通知され、該他方の
システムバス制御装置が代行してＣＰＵバスへデータを
出力する。

【００７１】また本発明によれば、前記転送エラー検出
手段によって転送中のデータのエラーが検出されれば、
転送エラー割込み生成手段が割込み信号を生成する。

【００７２】また本発明によれば、前記システムバス切
換え信号線が互いに他方のシステムバス制御装置の入力
部でプルアップ抵抗を介して電源に接続され、システム
バス制御装置の実装有無を検出する。

【００７３】また本発明によれば、信号制御回路がシス
テムバスに対する前記システムバス制御装置のデータ出
力回路の３ステートバッファを転送クロックサイクルの
一部の期間に限ってイネーブルにする。

【００７４】また本発明によれば、各メモリ装置のメモ
リエラー検出手段がメモリから読み出したデータのエラ
ーを検出し、メモリエラー検出信号線がその検出結果を
他方のメモリ装置に通知し、他方のメモリ装置のシステ
ムバス切換え回路が自装置のメモリから読み出したデー
タをシステムバスへ出力する。

【００７５】また本発明によれば、メモリエラー割込み
生成手段が前記メモリエラー検出手段の検出結果に従っ
て割込み信号を生成する。

【００７６】また本発明によれば、信号制御回路がシス
テムバスに対する前記メモリ装置のデータ出力回路の３
ステートバッファを転送クロックサイクルの一部の期間
に限ってイネーブルにする。

【００７７】また本発明によれば、前記メモリエラー検
出信号線が互いに他方のメモリ装置の入力部でプルアッ
プ抵抗を介して電源に接続され、メモリ装置の実装有無
を検出する。

【００７８】また本発明によれば、各システムバス制御
装置の制御装置エラー検出手段がシステムバスに出力さ
れるデータのエラーを検出し、モード設定回路がその検
出結果に従って自装置の動作モードを以下の４つのモー
ドに設定する。

【００７９】ａ）モードＡ制御装置エラー検出手段で
エラーが検出されていない時はデータをシステムバスＡ
に出力し、エラーが検出された場合はバスへの出力を停
止し、エラーを検出していない側のシステムバス制御装
置が代行して両側のシステムバスに出力する。

【００８０】ｂ）モードＢ制御装置エラー検出手段で
エラーが検出されていない時はデータをシステムバスＢ
に出力し、エラーが検出された場合はバスへの出力を停
止し、エラーを検出していない側のシステムバス制御装
置が代行して両側のシステムバスに出力する。

【００８１】ｃ）モードＣ制御装置エラー検出手段で
エラーが検出されていない時はデータを両側のシステム
バスに出力し、エラーが検出された場合は出力を停止す
る。

【００８２】ｄ）モードＤいずれのシステムバスにも
データを出力しない。

【００８３】また本発明によれば、各メモリ装置のメモ
リエラー検出手段がメモリから読み出したデータのエラ
ーを検出し、モード設定回路がその検出結果に従って自
装置の動作モードを以下の４つのモードに設定する。

【００８４】ａ）モードＡメモリエラー検出手段でエ
ラーが検出されていない時はデータをシステムバスＡに
出力し、エラーが検出された場合はバスへの出力を停止
し、エラーを検出していない側のメモリ装置が代行して
両側のシステムバスに出力する。

【００８５】ｂ）モードＢメモリエラー検出手段でエ
ラーが検出されていない時はデータをシステムバスＢに
出力し、エラーが検出された場合はバスへの出力を停止
し、エラーを検出していない側のメモリ装置が代行して
両側のシステムバスに出力する。

【００８６】ｃ）モードＣメモリエラー検出手段でエ
ラーが検出されていない時はデータを両側のシステムバ
スに出力し、エラーが検出された場合は出力を停止す
る。

【００８７】ｄ）モードＤいずれのシステムバスにも
データを出力しない。

【００８８】また本発明によれば、設定手段がシステム
起動時に両システムバス制御装置及び両メモリ装置をと
もにモードＤに設定し、第二の設定手段が前記設定手段
によってモード設定された両装置のいずれか一方をモー
ドＡに、他方をモードＢにそれぞれ再設定し、第三の設
定手段が前記第二の設定手段によってモード設定された
両装置のいずれか一方をモードＣに、他方をモードＤに
それぞれ再設定する。

【００８９】また本発明によれば、前記メモリ装置のシ
ステムバスエラー検出回路が自装置の接続されるシステ
ムバスのエラーを検出し、システムバス選択手段がシス
テムバスエラー検出回路の出力に従ってエラーのないシ
ステムバスを選択し、両システムバス制御装置の少なく
とも一方が正常であれば、該システムの継続動作モード
設定手段がシステム動作を継続するためのモードを選択
する。

【００９０】また本発明によれば、前記の各システムバ
ス制御装置の対ＣＰＵバス比較回路がＣＰＵバスのデー
タと自装置の内部データを比較し、モードＡのシステム
バス制御装置のデータ送出手段がメモリから読み出した
データをＣＰＵバスに対して送出する一方、モードＢの
システムバス制御装置の対ＣＰＵバス比較回路がモード
Ａのシステムバス制御装置が送出したＣＰＵバスのデー
タと自装置の内部データを比較し、モードＢのシステム
バス制御装置の対ＣＰＵバスエラー割込み生成手段がそ
の比較結果に従って割込み信号を生成する。

【００９１】また本発明によれば、前記モードＡのシス
テムバス制御装置の対ＣＰＵバス比較回路がＣＰＵバス
のデータと自装置の内部のデータを比較し、対ＣＰＵバ
スエラー割込み生成手段がその比較結果に従って割込み
信号を生成する。

【００９２】また本発明によれば、前記各システムバス
制御装置の制御装置データ比較回路がメモリに対するデ
ータ書込み時に両システムバス制御装置が両システムバ
スに送出するデータを比較し、メモリ装置データ比較回
路がメモリからのデータ読出し時に両メモリ装置が両シ
ステムバスに出力するデータを比較し、装置比較エラー
割込み生成手段がこれらの比較結果を割込み信号として
生成する。

【００９３】また本発明によれば、前記の各メモリ装置
のシステムバスデータ比較回路がデータの書込み時及び
読出し時に両システムバスのデータを比較し、システム
バスエラー割込み生成手段がその比較結果を割込み信号
として生成する。

【００９４】また本発明によれば、メモリ装置Ａ及びＢ
の書込み許可フラグがメモリに対する書き込みを許可
し、読出し許可フラグがメモリからの読み出しを許可
し、アドレス判別回路が現アドレスに対するアクセスの
対象を判別する結果、この判別回路における判別結果と
前記２つのフラグの組合せによってデータの書込みまた
は読出しが行われる。

【００９５】また本発明によれば、状態定義手段が前記
書込み許可フラグ及び読出し許可フラグの組合せに従っ
て前記の各メモリ装置の状態を定義し、状態遷移手段が
処理装置による設定に従い、各メモリ装置を状態定義手
段において定義された各状態間で遷移させる。

【００９６】また本発明によれば、前記のメモリ装置Ａ
及びＢの共通アクセス空間指定レジスタがメモリ装置Ａ
とメモリ装置Ｂがともにアクセス対象となる共通アクセ
ス空間を指定し、個別空間アクセス指定レジスタがメモ
リ装置Ａまたはメモリ装置Ｂのいずれか一方がアクセス
対象となる個別アクセス空間を指定する。

【００９７】また本発明によれば、設定手段がメモリ装
置Ａとメモリ装置Ｂの共通アクセス空間指定レジスタの
値を同じアドレスに設定し、第二の設定手段が前記設定
手段によって設定されたメモリ装置Ａの個別空間指定レ
ジスタの値とメモリ装置Ｂの個別空間指定レジスタの値
を異なったアドレスに設定し、第三の設定手段が前記２
つ設定手段によって設定されたアドレスを任意のタイミ
ングで再設定する。

【００９８】また本発明によれば、エラー注入手段が各
メモリ装置の任意領域に擬似的なエラーを注入し、エラ
ー状態検査手段がエラーの注入された領域をアクセスし
てエラーの状態を検査するため、システム各部機能の動
作確認を可能とする。

【００９９】また本発明によれば、注入値設定手段が前
記エラー注入手段によってエラーの注入される領域のア
ドレス及び注入されるデータの値を両メモリ装置で異な
る値に設定する。

【０１００】また本発明によれば、前記の各メモリ装置
のシステムアドレスエラー検出手段がシステムバスのア
ドレスエラーを検出し、エラーアドレス信号線がその検
出結果を他方のメモリ装置に通知し、該他方のメモリ装
置のエラーアドレス記憶手段が前記エラーアドレス信号
線の状態に従って自装置でエラーのないアドレスを記憶
するとともに、各システムバス制御装置の禁止手段によ
って、各装置でアドレスエラーが検出された際、自装置
のメモリへの書込みが禁止される。

【０１０１】また本発明によれば、システムアドレスエ
ラー割込み生成手段が前記システムアドレスエラー検出
手段における検出結果に従って割込み信号を生成し、エ
ラー修復手段がこの割込み信号に従って前記エラーアド
レス記憶手段に格納されたアドレスをもとにエラー修復
を行う。

【０１０２】また本発明によれば、メモリエラー検出手
段がメモリから読み出したデータのエラーを検出するた
びにエラー累積カウンタがインクリメントされ、一方、
エラー回数比較回路が、システムとして許容されるエラ
ー回数の上限を保持するエラー回数上限値レジスタと前
記エラー累積カウンタの値とを比較する。

【０１０３】また本発明によれば、エラー回数割込み生
成手段が前記エラー回数比較回路における比較結果に従
って割込み信号を生成する。

【０１０４】また本発明によれば、各種の処理を行う処
理装置と、この処理装置にＣＰＵバスを介して接続され
た一対のシステムバス制御装置と、この一対のシステム
バス制御装置にそれぞれ接続された一対のシステムバス
と、それぞれがこの一対のシステムバスの両方に接続さ
れた一対のメモリ装置と、を含み、二重化バス変換アダ
プタを介して二重化されていない入出力制御装置を一対
のシステムバスに接続する二重化メモリシステムにおい
て、前記二重化バス変換アダプタのシステムバス選択手
段が一対のシステムバスからいずれか一方のシステムバ
スを電気的に選択し、入出力制御装置接続手段がシステ
ムバス選択手段によって選択されたシステムバスを電気
的に入出力制御装置に接続する。

【０１０５】また本発明によれば、前記の二重化バス変
換アダプタのシステムバスエラー検出手段がシステムバ
スのエラーを検出し、システムバス選択手段がシステム
バスエラー検出手段の出力に従ってエラーのないシステ
ムバスを選択する一方、チェックコード生成手段が入出
力制御装置からシステムバスへ送出されるデータ及びア
ドレス信号に対するエラーチェックコードを生成するた
め、システムバス側から入出力制御装置がアクセスされ
る時はエラーの発生していないシステムバス信号が入出
力制御装置に送出され、入出力制御装置からシステムバ
ス側にアクセスする時はデータ及びアドレス信号にエラ
ーチェックコードが付加される。

【０１０６】また本発明によれば、前記二重化バス変換
アダプタのアダプタ割込み生成手段が両方のシステムバ
スでエラーが発生したとき割込み信号を生成するため、
エラーの発生が処理装置に通知される。

【０１０７】また本発明によれば、前記二重化バス変換
アダプタのアドレス領域レジスタが入出力制御装置に対
してアクセスを許可するシステムバス上のアドレス範囲
を設定し、アクセス禁止手段が入出力制御装置によるア
クセスがアドレス領域レジスタに設定された領域外であ
るときアクセスを禁止する。

【０１０８】

【実施例】

実施例１．図１は、本発明の第１実施例に係る二重化メ
モリシステムである。図１において、１は処理装置（Ｃ
ＰＵ）、２は処理装置１が診断等の特殊処理をするため
のプログラムが格納されている制御ＲＯＭ、３は処理装
置１とシステムバスのやりとりを制御するためのシステ
ムバス制御装置、４はメモリ装置、５はシステムバス制
御装置３に内蔵され、通常動作時にメモリ装置から読み
出したデータを処理装置１に対して送出すべきシステム
バス制御装置を決定するためのマスタ決定回路、６はシ
ステムバス制御装置３に内蔵され、メモリ装置４からの
読出しデータのエラーを検出するためのエラー検出回
路、７はマスタ決定回路及びエラー検出回路６の指示に
従い処理装置に読出しデータを出力するかどうかを決定
するＣＰＵバス切換え回路である。処理装置１とシステ
ムバス制御装置３はデータ信号８、低レベル割込み信号
９、高レベル割込み信号１０、アドレス信号１１で構成
されるＣＰＵバスで接続され、システムバス制御装置３
及びメモリ装置４は二重化されており各々３ａ、３ｂ、
４ａ、４ｂで示されている。二重化されたシステムバス
制御装置は、ＣＰＵバス切換え信号線１２ａ及び１２ｂ
で接続され、メモリ装置４ａはシステムバスＡ１３ａを
介してシステムバス制御装置３ａに、メモリ装置４ｂは
システムバスＢ１３ｂを介してシステムバス制御装置３
ｂに接続されている。

【０１０９】二重化部分は上記のようにＡ系統とＢ系統
に分類されているが、以下の説明においては両側を区別
する場合は構成要素番号に各々添え字ａあるいはｂを付
けて示し、区別しない場合は添え字を付けないで表す。

【０１１０】図２は、図１中のシステムバス制御装置３
に内蔵されるエラー検出回路６及びＣＰＵバス切換え回
路７の詳細構成を示す。図中１３−１はメモリ装置から
読み出されてシステムバス上に送出されたデータ信号
で、データ部３２ビットとパリティ部４ビットから構成
される。１４はデータ信号１３−１をクロック信号１５
でラッチしたデータ信号１６を出力するデータラッチ回
路、１７はデータ信号１６をクロック信号１５でラッチ
したデータ信号１８を出力するデータラッチ回路、１９
はデータ信号１６のパリティチェックを行うエラー検出
回路、１２はエラー検出回路１９の出力でエラー検出時
に“１”となるエラー信号線であってＣＰＵバス切換え
信号線として使用され、２０はエラー検出回路１９の出
力でエラー未検出時“１”となる正常信号線、２１はエ
ラー未検出時にＣＰＵバスに読出しデータを送出すべき
システムバス制御装置を選択するマスタモード入力信号
線、２２はメモリ装置から有効なデータが送出されてい
ることを示すデータ有効信号線、２３はマスタモード入
力信号線２１、データ有効信号線２２、エラー信号線１
２及び正常信号線２０の状態をＡＮＤゲート２４、２５
及びＯＲゲート２６によって条件出力された信号をラッ
チする、ＣＰＵバス選択ラッチである。２９はＣＰＵバ
ス選択ラッチ２３の出力信号３３とデータ出力タイミン
グクロック信号３０の条件によりゲート信号３２を生成
するためのＡＮＤゲート、３１はゲート信号３２が
“１”の時にデータ信号１８をＣＰＵバスのデータ信号
８として出力し、ゲート信号３２が“０”の時にはデー
タ信号８を高インピーダンス状態におく３ステートバッ
ファ、３４は他方のシステムバス制御装置からのＣＰＵ
バス切換え信号１２をプルアップするプルアップ抵抗で
ある。また３５はＣＰＵバス切換え信号線１２ａあるい
は１２ｂのいずれか一方が“１”のときに低レベルの割
込み信号９を生成するＥＸＯＲゲート、３６はＣＰＵバ
ス切換え信号線１２ａ及び１２ｂの両方が“１”のとき
に高レベルの割込み信号１０を生成するＡＮＤゲートで
ある。ＥＸＯＲゲート３５及びＡＮＤゲート３６によ
り、処理装置に対する２種類の割込み信号が生成され
る。エラーの発生状況とＣＰＵバス切換え信号線１２、
割込み信号線９及び１０の関係を図３に示す。

【０１１１】図４は、図２のエラー検出回路及びＣＰＵ
バス切換え回路の動作を示すタイミング図で、各々の入
出力信号を対応して示してある。図中でＴ０１ないしＴ
１４はクロック信号１５を基準としたクロックサイクル
を示す。

【０１１２】図５は、データ信号１８がゲート信号３２
のタイミングによってデータ信号８としてドライブされ
る様子を示す。

【０１１３】図６は、図１のシステムバス制御装置３内
部のマスタ決定回路５の詳細を示す。図中、３７はモー
ドを記憶するフリップフロップで、出力信号線４１を出
力する。３８はマスタを変更するマスタ変更信号線、３
９及び４０は負論理のＡＮＤゲート、４２は電源投入時
にフリップフロップ３７を初期状態にする負論理のリセ
ット信号線である。図２にマスタ決定回路を組み込む場
合、出力信号４１がマスタモード入力線２１の代わりに
接続される。

【０１１４】図７は、図６のマスタ決定回路の動作を示
すタイミング図である。

【０１１５】以上のように構成される二重化メモリシス
テムの概略動作について、図１を用いて説明する。処理
装置１は電源投入後のイニシャル処理において、制御Ｒ
ＯＭ２に格納されているプログラムを実行し、システム
バス１３に接続されているメモリ装置４を診断した後、
ディスク制御装置（図示せず）等の入出力制御装置を介
してＯＳなどのプログラムをメモリ装置４に読み込み、
以後システムが正常に動作する間、メモリ装置４に格納
されたプログラムを実行する。システムにエラーが検出
されると割込み信号９あるいは１０が処理装置１に対し
て出力され、処理装置１が制御ＲＯＭ２の所定エラー処
理プログラムを実行し、エラー処理完了後メモリ装置４
に格納されたプログラム実行を再開する。

【０１１６】プログラム実行に伴って処理装置１がメモ
リ装置４にアクセスする際、書込み動作であれば、二重
化されたシステムバス制御装置３ａ及び３ｂを介して両
側のメモリ装置４ａ及び４ｂに同時に書き込みが行われ
る。読出し動作時は、システムバス制御装置３ａ、３ｂ
がともにメモリ装置に対して読み出しを指示し、メモリ
装置４ａ及び４ｂから同時に読み出しがなされ、システ
ムバスＡ１３ａ及び１３ｂを介してシステムバス制御装
置３ａ及び３ｂに読出しデータを送出する。システムバ
ス制御装置３の内部にはマスタ決定回路５が内蔵されて
おり、エラー検出回路６がメモリ装置から送られてきた
データにエラーの無いことを示せば、マスタに設定され
た側がＣＰＵバスデータ８に読出しデータを送出する。
エラーが検出された場合には、検出した側のシステムバ
ス制御装置が相手側に対してＣＰＵバス切換え信号線１
２を出力し、ＣＰＵバス切換え回路７によって正常な側
のシステムバス制御装置がＣＰＵバスデータ８に読出し
データを送出する。

【０１１７】次にエラー検出回路６とＣＰＵバス切換え
回路７の詳細動作について、図２を用いて説明する。

【０１１８】図２においてシステムバス制御装置にはマ
スタモード入力信号線２１があり、いま仮にシステムバ
ス制御装置３ａではマスタモード入力信号線２１ａが
“１”に、システムバス制御装置３ｂでは“０”に外部
接続されているものとする。この場合、システムバス制
御装置３ａがマスタ、システムバス制御装置３ｂがスレ
ーブとして動作する。メモリ装置から読み出されたデー
タは、データ有効信号線２２とともにシステムバスのデ
ータ信号線１３−１としてシステムバス制御装置３に入
力され、システムクロック信号１５によってデータラッ
チ回路１４にラッチされ、データラッチ回路１４の出力
信号線１６はパリティ検出等のエラー検出回路１９に入
力されるとともに、データラッチ回路１７に供給され
る。前述のデータ信号線１３−１は、データ部３２ビッ
トとパリティ部４ビットで構成され、データが正常な場
合、エラー検出回路１９は正常信号線２０を“１”、Ｃ
ＰＵバス切換え信号線１２を“０”、エラーが検出され
た場合は両信号ともその逆の論理で出力する。

【０１１９】いまデータが正常であるとすれば、マスタ
側のシステムバス制御装置３ａにおいて正常信号線２０
ａは“１”であり、ＡＮＤゲート２４ａを経由してＯＲ
ゲート２６ａの出力が“１”になる。システムクロック
信号線１５ａのタイミングでＣＰＵバス選択ラッチ２３
ａは“１”にセットされ、ＡＮＤゲート２９ａによって
データ出力タイミングクロック信号３０ａが“１”の期
間に限ってＣＰＵデータバスの３ステートバッファ３１
ａのゲート信号３２ａが“１”となり、データラッチ回
路１７ａの出力信号線１８ａの内容がＣＰＵバスにデー
タ信号線８として出力される。

【０１２０】一方、データにエラーが検出された場合
は、正常信号線２０ａが“０”になり、ゲート信号３２
ａが“０”となる結果、システムバス制御装置３ａがＣ
ＰＵバスにデータを出力することはない。

【０１２１】つぎにスレーブ側の動作を説明する。

【０１２２】データにエラーが検出されない場合、スレ
ーブ側のシステムバス制御装置３ｂにおいて正常信号線
２０ｂは“１”であるが、マスタモード入力信号線２１
ｂが“０”のためＡＮＤゲート２４ｂは“０”となり、
しかもマスタ側のシステムバス制御装置３ａからのＣＰ
Ｕバス切換え信号線１２ａも“０”であるため、ＯＲゲ
ート２６ｂの出力も“０”となる。その結果、ＣＰＵデ
ータバスの３ステートバッファ３１ｂのゲート信号３２
ｂが“０”になり、システムバス制御装置３ｂはＣＰＵ
バスにデータを出力しない。ここで仮に、マスタ側のシ
ステムバス制御装置３ａでエラーが検出されると、ＣＰ
Ｕバス切換え信号線１２ａが“１”となってＡＮＤゲー
ト２５ｂ及びＯＲゲート２６ｂの出力が“１”となり、
マスタ側のシステムバス制御装置３ａに代ってスレーブ
側のシステムバス制御装置３ｂがＣＰＵバスにデータ信
号線８を出力する。このためメモリ装置のみならず、シ
ステムバスレベルでの二重化が可能となる。

【０１２３】次に処理装置１に対する割込み信号線９及
び１０の生成について、図３を用いて説明する。

【０１２４】ＥＸＯＲゲート３５及びＡＮＤゲート３６
は、ＣＰＵバス切換え信号１２ａ及び１２ｂの組合せに
よって割込み信号線９及び１０の状態を決定する。メモ
リ装置４からの読出しデータが両側とも正常な場合、割
込み信号線９、１０ともインアクティブになる。どちら
か一方でエラーが検出されるとＥＸＯＲゲート３５によ
って低レベルの割込み信号線９がアクティブになり、両
側でエラーが検出されるとＡＮＤゲート３６によって高
レベルの割込み信号線１０がアクティブになる。

【０１２５】これら二種類の割込みによる処理装置１の
動作について説明する。

【０１２６】低レベルの割込みは、エラーの検出にも拘
らず処理装置１に正しいデータが送らた、いわゆる軽障
害の発生を示す。処理装置１はそのまま通常のプログラ
ムを実行し、プログラムの切れ目（通常はタスクスイッ
チのタイミング）でエラー処理を行う。一方、高レベル
の割込みは、処理装置１に正しいデータが送られなかっ
た重障害を示し、処理装置１が直ちにエラー処理を行う
べき場合に使用する。

【０１２７】図２中のプルアップ抵抗３４の役割につい
て説明する。この抵抗は修理交換によって一方のシステ
ムバス制御装置、例えばマスタ側のシステムバス制御装
置３ａを取り外した際に意味を持つ。このときエラー検
出回路１９ａの出力信号がドライブされなくなるので、
システムバス制御装置３ｂに内蔵されるプルアップ抵抗
３４ｂがＣＰＵバス切換え信号線１２ａを“１”にレベ
ル固定する。これはマスタ側のシステムバス制御装置３
ａがデータエラーを検出した状態と同じであり、結果と
してスレーブ側のシステムバス制御装置３ｂがデータを
送出する。

【０１２８】以上説明したシステムバス制御装置３のエ
ラー検出回路６及びＣＰＵバス切換え回路７の動作を、
連続する８ワードデータの読み出し中にエラーが検出さ
れた場合を例に、図４を用いて説明する。

【０１２９】図において白丸数字のデータはメモリ装置
４ａから読み出されたデータ、黒丸数字のデータはメモ
リ装置４ｂから読み出されたデータを示し、Ｔ０１ない
しＴ１４のタイミングに従い、システムクロック信号線
１５によって、システムバス制御装置内部はクロック同
期で動作する。図はマスタ側のシステムバス制御装置３
ａで３ワード目、スレーブ側のシステムバス制御装置３
ｂでは５ワード目にエラーが検出された時の、ＣＰＵバ
ス切換え信号線１２、ゲート信号３２、ＣＰＵデータバ
ス信号８、低レベル割込み信号線９の様子を示す。図に
おけるタイミングには、ラッチやゲートによる信号の遅
れが考慮され、例えばデータラッチ１４の出力信号線１
６はシステムクロック１５の上昇エッジより若干遅れて
出力されおり、より現実的なタイミングを示すものであ
る。

【０１３０】１及び２ワード目はデータのエラーが検出
されず、マスタ側のシステムバス制御装置３ａのゲート
信号３２ａが“１”となり、ＣＰＵデータバス８にはＴ
０３及びＴ０４のタイミングでシステムバス制御装置３
ａのデータ、すなわちメモリ装置４ａからの読出しデー
タが出力される。

【０１３１】３ワード目でエラーが検出されると、Ｔ０
４のタイミングでエラーを検出し、ＣＰＵバス切換え信
号線１２ａが“１”になり、Ｔ０５のタイミングではス
レーブ側のシステムバス制御装置３ｂのデータ、すなわ
ちメモリ装置４ｂからの読出しデータが出力され、同時
に低レベルの割込み信号９が出力される。

【０１３２】４ワード目では両側で正常なデータが検出
されるので、ＣＰＵバスの切り換えは発生せず、デフォ
ルト的に設定されたマスタ側のデータがＴ０６のタイミ
ングで出力される。

【０１３３】５ワード目のデータは、スレーブ側でエラ
ーが検出されるがマスタ側は正常であり、ＣＰＵバスの
切り換えは発生せず、そのままマスタ側のデータがＴ０
７のタイミングで出力される。

【０１３４】図４に示す通り、マスタ側でエラーが検出
されない限り、常にマスタ側に接続されているメモリ装
置の読出しデータが処理装置１に出力され、エラーが検
出されたときに限ってスレーブ側に接続されたメモリ装
置の読出しデータが処理装置１に出力される。従って、
切り換えが発生しても、処理装置には正常なデータが同
一タイミングで供給されることになる。

【０１３５】また図４に例示するごとく、３ステートバ
ッファのゲート信号線３２は、転送サイクルのうち一部
分しか“１”の状態にされていない。全期間“１”にす
ると、ＣＰＵバス切り換え時に素子の遅延によって、短
時間であるが両側の３ステートバッファの出力が衝突し
うるためである。図５に示すように、データはドライブ
の終了後も配線の浮遊容量によってデータバス上に一定
期間保持されるため、設計上必要なドライブ時間を決め
ることができる。

【０１３６】なお、図２ではマスタモード切換え信号線
を直接システムバス制御装置３のマスタ切り換えとして
使用したが、図６に示すマスタ決定回路を付加すること
により、処理装置１によってマスタモードを切り換える
ことができる。マスタ切換え回路の動作を図６ないし図
７を使用して説明する。

【０１３７】図７において、電源投入時にはタイミング
Ｔ２０でリセット信号線４２によって、マスタフリップ
フロップ３７がマスタモード切換え信号線２１の状態に
従ってセット／リセットされ、システムバス制御装置３
ａのマスタモード出力信号線４１ａは“１”に、システ
ムバス制御装置３ｂのマスタモード出力信号線４１ｂは
“０”に設定される。処理装置１からのマスタ切換え信
号線３８によりＴ２１で各々のマスタフリップフロップ
３７は同期して反転し、システムバス制御装置３ａのマ
スタモード出力信号線４１ａは“０”に、システムバス
制御装置３ｂのマスタモード出力信号線４１ｂは“１”
に設定される。このマスタモード出力信号線４１を図２
のマスタモード入力信号線２１として使用することによ
り、システムバス制御装置３のモードを切り換えること
が可能になる。

【０１３８】実施例２．図８は本発明の第２実施例に係
る二重化メモリシステムで、第１実施例にＣＰＵデータ
バスのチェック機能を追加し、さらに信頼性を高めたも
のである。

【０１３９】図８において５０はＣＰＵバスデータ８を
システムバス制御装置内部に取り込むためのデータレシ
ーバ回路、５１はデータラッチ回路１７の出力信号線１
８とデータレシーバ回路５０の出力信号線５５を比較す
るデータ比較回路、５３はデータ比較回路５１の比較結
果が不一致のときに“１”を出力する出力信号線、５４
は３ステートバッファである。

【０１４０】図９は、データ読み出しがシステムバス制
御装置３ａの側から行われたとして、図８の回路のある
部分が故障した時に各々のデータ比較回路５１の信号
線、ＣＰＵバスデータ８の正常性、及び高レベルの割込
み信号線１０の関係を示す図である。

【０１４１】図１０は本発明の第２実施例の変型で、各
々のデータ比較回路５１の出力信号線５３をそのままシ
ステムバス制御装置の外部に出力し、ＡＮＤ回路５６と
ＥＸＯＲ回路５７で低レベルの割込み信号９及び高レベ
ルの割込み信号１０を生成するように構成したものであ
り、同様に図１１は図１０の回路のある部分が故障した
時に各々のデータ比較回路５１の出力信号線と、ＣＰＵ
バスデータ８の正常性と、低レベルの割込み信号９と高
レベルの割込み信号線１０の関係を示す図である。図１
１においても、データ読み出しはシステムバス制御装置
３ａの側から行われたものとしている。

【０１４２】以上のように構成されるシステムバス制御
装置のＣＰＵデータバスの比較動作について図８を用い
て説明する。

【０１４３】二重化メモリ装置から読み出されたデータ
は一旦データラッチ１７にラッチされ、比較回路５１と
３ステートバッファで構成されるドライバ回路３１に供
給され、マスタ側のシステムバス制御装置３ａは実施例
１の動作に従ってドライバ回路３１ａを介してデータを
ＣＰＵバスに出力する。またＣＰＵバスのデータ信号８
はレシーバ回路５０を通して両側のシステムバス制御装
置３内部に取り込まれ、比較回路５１に入力される。比
較回路５１ではデータラッチ１７の出力とレシーバ回路
５０の出力を比較し、一致なら“０”、不一致なら比較
エラー信号線５３を出力する。ところでマスタ側のシス
テムバス制御装置３ａのマスタモード出力信号線４１ａ
は“１”に設定されているので、３ステートバッファ５
４ａのイネーブル信号は、ＮＯＴ回路５２ａにより反転
され“０”が与えられるため、エラー信号線５３ａは外
部に出力されない。一方、スレーブ側のシステムバス制
御装置３ｂのマスタモード出力信号線４１ｂは“０”に
設定されているので、３ステートバッファ５４ｂのイネ
ーブル信号は、ＮＯＴ回路５２ｂにより反転され“１”
が与えられるため、エラー信号線５３ｂは３ステートバ
ッファ５４ｂを介して出力され、高レベルの割込み信号
線１０として処理装置１に通知される。

【０１４４】次に、図９を用いてデータ転送経路の途中
が故障した時の比較エラー信号線５３、ＣＰＵデータバ
ス８の正当性、及び割込み信号線１０の関係を説明す
る。この例では故障箇所として、データラッチ１７、比
較回路５１、ドライバ回路３１、及びレシーバ回路５０
が各々故障した時を示しており、全てが正常な場合は当
然のことながらＣＰＵデータバスには正しいデターが出
力されており、割込みも発生しない。データラッチ１７
ａあるいはドライバ回路３１ａが故障すると間違ったデ
ータがＣＰＵデータバスに出力され、これがスレーブ側
の比較回路でエラー検出されて高レベルの割込みが発生
し、読出しデータのエラーを処理装置１に知らせる。処
理装置１は制御ＲＯＭ２に格納されたエラー解析処理を
実行することにより、例えばマスタ切換え信号線３８を
出力し、システムバス制御装置３ａから３ｂに変更して
再度メモリ装置からデータを読み出し、正常であればデ
ータラッチ１７ａあるいはドライバ回路３１ａの故障を
検出できる。以降、システムバス制御装置３ｂがマスタ
側として動作することになる。

【０１４５】マスタ側のレシーバ回路５０ａあるいは比
較回路５１ａが故障した時は、比較エラー信号線５３ａ
は内部的には出力されるが、割込み信号線１０が出力さ
れず、動作に影響しない。このとき、ＣＰＵデータバス
８には正常なデータが出力されるため、問題はない。一
方、スレーブ側のレシーバ回路５０ｂ、比較回路５１ｂ
またはデータラッチ１７ｂのいずれかが故障したとき、
マスタ側から正しいデータがＣＰＵデータバスに出力さ
れるにも拘らず、比較エラー信号線５３ｂが“１”とな
って高レベル割込み信号線１０が出力される。このとき
にも処理装置１がマスタ切換え信号線を出力するためシ
ステムバス制御装置３ｂ側にマスタが切り換わるが、こ
のスレーブ側の故障による不要な切換えを防ぐために
は、以下の方法を用いればよい。すなわち、システムバ
ス制御装置内のエラー信号線５３の状態をステータスレ
ジスタ（図示せず）に記憶させ、処理装置１が制御ＲＯ
Ｍ２に格納されたエラー処理を実行する時に、このステ
ータスレジスタの内容を調べる。この際、マスタ側でエ
ラーが発生していない場合はマスタ切換えを行なわない
ように制御すればよい。

【０１４６】なお図９では、データ読み出しがシステム
バス制御装置３ａの側から行われたと想定とするため、
比較エラー信号線５３ｂと高レベルの割込み信号線１０
の論理は常に一致する。これは図８において、比較エラ
ー信号線５３ｂが高レベルの割込み信号線１０として出
力されるためである。このことは図９で＃Ｂ＿ＥＲＲ
ＯＲとＨＩＮＴＲの欄の論理が一致することによって示
されている。

【０１４７】次に、比較エラー信号線５３を両側のシス
テムバス制御装置３から出力し、これらの組合せで２種
類の異なるレベルの割込みを発生させる例を、図１０な
いし図１１で説明する。図１０と前述の図８との相違
は、比較回路５１の出力を両側外部に出力し、これらを
ＡＮＤゲート及びＥＸＯＲゲートによって処理装置１に
対する割込み信号として生成する点にある。

【０１４８】図１１によるドライバ回路３１ａが故障し
た時には、両側の比較エラー信号線５３が“１”となり
高レベルの割込み信号線１０が出力され、それ以外の部
分の故障では低レベルの割込み信号線９が出力される。
ＣＰＵデータバスに出力されるデータの正常性判断とい
う意味では、データラッチ１７ａの故障の場合も高レベ
ルの割込み信号線１０が出力されるべきだが、これは実
施例１のようにデータラッチ１７の出力にもパリティ検
査回路を付加し、スレーブ側からデータを切り換えて出
力することで解決を図るものとする。これらの結果、Ｃ
ＰＵデータバスに出力されているデータが正常な限りは
低レベルの割込み信号、異常な場合に限って高レベルの
割込み信号を出力することができる。

【０１４９】実施例３．図１２は、本発明の第３実施例
に係る二重化メモリシステムである。図において６０
は、システムバス制御装置３に内蔵されるＣＰＵデータ
バス側のドライバ／レシーバ、６１はシステムバス側の
ドライバ／レシーバ、６２はメモリ装置４に内蔵される
ドライバ／レシーバ、６３は処理装置１に内蔵されるパ
リティ生成回路、６４はシステムバス制御装置３に内蔵
されるＣＰＵデータバス側のパリティ検査回路、６５は
システムバス制御装置３に内蔵されるシステムバス側の
パリティ検査回路、６６はメモリ装置４に内蔵されるパ
リティ検査回路、６７ないし６９は各々パリティ検査回
路６４ないし６６の結果を格納するステータスレジス
タ、７０はシステムバス制御装置内部バス、７１はメモ
リ、７２はメモリ装置４の内部バスである。

【０１５０】図１３は、図１２のシステムにおけるメモ
リへの書込み動作時のエラー解析を、同様に図１４はメ
モリから読出し動作時のエラー解析を示す図であり、ス
テータスレジスタで○印はエラー未検出を、×印はエラ
ー検出を示す。

【０１５１】以上のように構成される二重化メモリシス
テムの動作を、図１２を用いて説明する。まず処理装置
１がメモリ装置４にデータを書き込む時は、処理装置内
部に、例えばパリティコード等のエラー検査コードを生
成し、これをＣＰＵデータバス８に出力する。システム
バス制御装置３は処理装置１が出力したパリティ付きデ
ータをレシーバ回路６０で受け取り、このデータのパリ
ティチェックをパリティ検査回路６４で行い、結果をス
テータスレジスタ６７に格納し、レシーバ６０で受け取
ったデータは内部バス７０を通ってシステムバス側のド
ライバ回路６１に供給され、システムバス１３に出力さ
れる。ドライバ回路の直前にはパリティ検査回路６５が
あり、チェック結果は同様にステータスレジスタ６８に
格納される。さらにメモリ装置４は、システムバス１３
からのデータをレシーバ回路６２を介して受け取り、パ
リティ検査回路６６によるパリティチェックをなし、結
果をステータスレジスタ６９に格納し、同時にメモリ７
１にはメモリ装置内のデータバス７２の内容をそのまま
データ部とチェックコード部として書き込む。書込み時
のデータ経路のどこかでエラーが検出されると処理装置
１に対して割込みが発生し（割込み信号線は図示せ
ず）、処理装置１は制御ＲＯＭ２に格納されているエラ
ー解析プログラムを実行し、故障箇所を特定する。

【０１５２】次に書込み時のエラー検出結果が格納され
ているステータスレジスタ６４ないし６６の内容と、故
障の解析例を図１３により説明する。故障の発生確率は
回路規模に基づき、メモリが１万分の１、バスが１０万
分の１、パリティ生成／検査回路及びドライバ／レジー
バが１００万分の１と想定し、例えばメモリとパリティ
検査回路の２重故障は１万×１００万＝１００億分の１
と仮定する。図１３は、考えられる故障原因のうち故障
の発生確率が最も大きい組合せを原因と推定して作成さ
れている。故障はステータスレジスタの組合せにより８
種類が考えられ、ケース１はエラーが発生していない状
態である。ケース２はシステムバス制御装置の内部バス
７０までは正常なため、システムバス１３、ドライバ回
路６１、メモリ装置のレシーバ回路６２、またはパリテ
ィ検査回路６６いずれかの故障が考えられるが、故障の
発生確率を比較して、システムバス１３の故障と推定さ
れる。ケース３では経路途中のパリティ検査回路６５だ
けがエラーを検出しているため、このパリティ検査回路
６５のみの故障と推定する。このケースでは、パリティ
検査回路６４及び６６が故障で、６５のみが正しい事態
もありうるが、ケース２同様、故障の発生確率から判断
する。以下のケースも同様に考えればよい。

【０１５３】続いてメモリ装置４からの読出し時の動作
を図１２を用いて説明する。メモリ７１にはデータ部と
エラーチェックコード部が格納されており、読み出され
たパリティ付きのデータは、パリティ検査回路６６でパ
リティチェックされて結果がステータスレジスタ６９に
格納され、続いてドライバ回路６２を介してシステムバ
ス１３に出力され、システムバス制御装置３がレシーバ
回路６１を通してこれを受け取り、パリティ検査回路６
５によるパリティチェックの結果をステータスレジスタ
６８に格納する。さらにＣＰＵバスのドライバ回路６０
直前のパリティ検査回路６４によるパリティチェックの
結果がステータスレジスタ６７に格納される。システム
バス制御装置３では、データにパリティエラーが検出さ
れると、実施例１の動作に従いエラーを検出していない
側のシステムバス制御装置が処理装置１に対してデータ
を送出する。

【０１５４】読出し時のエラー検出結果が格納されてい
るステータスレジスタ６４ないし６６の内容と、故障の
解析例を図１４により説明する。図１４においても、考
えられる故障箇所の組合せのうち、最も確率の高いもの
を原因としている。ケース８はメモリ７１からの読み出
し直後からエラーが検出されているので、メモリ７１の
故障または書込み時のデータ経路でのエラーが考えられ
るが、確率を比較して、前者の故障と判定する。ケース
７ではメモリから読み出した時点では正しく、その後エ
ラーが検出されているのでシステムバス１３の故障、ケ
ース６ではパリティ検査回路６５及びメモリ７１の故障
と考えられる。以下のケースも同様に考えればよい。

【０１５５】実施例４．図１５は、本実施例の第４の実
施例に係る二重化メモリシステムである。図において８
０は、システムバス制御装置３の内部にあってシステム
バスに送出するデータのエラーを検出するエラー検出回
路、８１はエラー検出回路８０の結果を相手側のシステ
ムバス制御装置に伝えるシステムバス切換え信号線、８
２は相手からのシステムバス切換え信号線８１と内部の
エラー検出回路８０の結果によって動作する、システム
バスを切り換えるためのシステムバス切換え回路、８５
はメモリ装置４の内部にあってメモリ７１から読み出し
たデータのエラーを検出するエラー検出回路、８４はエ
ラー検出回路８５の結果を相手側のメモリ装置に伝える
メモリエラー検出信号線、８３は相手からのメモリエラ
ー検出信号線８４と内部のエラー検出回路８５の結果に
よって動作する、システムバスを切り換えるためのシス
テムバス切換え回路である。

【０１５６】図１６は、図１５中のシステムバス切換え
回路８２及びエラー検出回路８０における出力データ切
り換えの概念を示す図で、図において９４はシステムバ
ス制御装置内部のデータバス７０の内容を記憶するデー
タラッチ、９０はシステムバスＡにデータを送出するシ
ステムバスＡ用３ステートバッファ、９１はシステムバ
スＢにデータを送出するシステムバスＢ用３ステートバ
ッファ、８６はシステムバスＡ用３ステートバッファ９
０の出力許可信号を生成するＡＮＤゲート、８７はシス
テムバスＢ用３ステートバッファ９１の出力許可信号を
生成するＡＮＤゲート、９５は３ステートバッファ９０
及び９１双方の出力許可信号を生成するＡＮＤゲート、
９２はシステムバス切換え信号線８１ａ及び８１ｂの組
合せにより低レベルの割込みを発生させるＥＸＯＲゲー
ト、同様に９３は高レベルの割込みを発生させるＡＮＤ
ゲートである。

【０１５７】また図１７は、図１５中のシステムバス切
換え回路８３及びエラー検出回路８５における入力デー
タ切り換えの概念を示す図で、図において９８はシステ
ムバスＡ１３ａからデータをメモリ装置４に取り込むレ
シーバ回路、９９はシステムバスＢ１３ｂからデータを
メモリ装置４に取り込むレシーバ回路で、各々入力デー
タ信号７６及び７７を出力する。８３は入力データ信号
のパリティチェック等を行うエラー検出回路、７３はエ
ラー検出回路の結果により正しいデータを選択してメモ
リの内部バス７２に出力する選択回路である。ＮＯＴゲ
ート７４の出力信号である入力切換え信号７８が“１”
のときは入力データ線７６を選択し、ＡＮＤゲート７５
の出力信号である入力切換え信号線７９が“１”のとき
は入力データ線７７を選択するように構成されている。

【０１５８】図１８は、処理装置１からメモリ装置４へ
の書込み時にデータバスの途中が故障した時のシステム
バス切換え回路８２及び８５によるバスの切り換えの様
子を示す図で、（Ａ）は全て正常な状態、（Ｂ）はＣＰ
Ｕバス切換え回路７ａ内部のレシーバが故障した状態、
（Ｃ）はシステムバスＡ１３ａが故障した状態、（Ｄ）
はシステムバス切換え回路８２ｂのドライバが故障した
状態でのデータの流れを示している。図中破線で示され
ているデータの流れは各々の３ステートバッファが閉じ
た状態で、実際のデータは出力されない。

【０１５９】同様に図１９は、処理装置１がメモリ装置
４からの読出し時にデータバスの途中が故障した時のＣ
ＰＵバス切換え回路７、システムバス切換え回路８２及
び８５によるバスの切り換えの様子を示す図で、（Ａ）
は全て正常な状態、（Ｂ）はシステムバス切換え回路８
２ａ内部のレシーバが故障した状態、（Ｃ）はシステム
バスＡ１３ａが故障した状態、（Ｄ）はメモリ装置４に
内蔵されているメモリ７１ａが故障した状態でのデータ
の流れを示している。

【０１６０】以上のように構成される二重化メモリシス
テムの概略動作について、図１５を用いて説明する。処
理装置１がメモリ装置４に書き込みを行う時、処理装置
１からの書込みデータは、ＣＰＵデータバス８として二
重化されたシステムバス制御装置３の各々に供給され、
システムバス制御装置はシステムバス１３に書込みデー
タを送出する直前にエラー検査回路８０でデータのパリ
ティチェックを行い、その結果をシステムバス切換え信
号線８１として相互に交換しており、エラーが検出され
ない時、マスタ側のシステムバス制御装置３ａはシステ
ムバスＡ１３ａに、スレーブ側のシステムバス制御装置
３ｂはシステムバスＢ１３ｂに、各々データを出力す
る。エラーが検出されると、前述のシステムバス切換え
信号線８１が“１”になり、システムバス切換え回路８
２によってエラーを検出した側のシステムバス１３への
出力を停止し、代わって相手側のシステムバス制御装置
が両側のシステムバスに書込みデータを出力する。また
メモリ装置４ではシステムバスに出力されている書込み
データを両側のシステムバス１３から取り込み、エラー
検出回路８５でパリティチェックを行い、エラーの発生
していないシステムバスのデータをメモリ７１に書き込
む。

【０１６１】また、メモリ装置４からの読出し時には、
二重化されたメモリ７１から読み出されたデータについ
て、内部のエラー検出回路８５でパリティチェックを行
い、その結果をメモリエラー信号線８４として出力して
相互通知しており、エラーがなければメモリ装置４ａは
システムバスＡ１３ａに、メモリ装置４ｂはシステムバ
スＢ１３ｂにデータを送出し、エラーが発生すると、発
生した側のメモリ装置はシステムバス切換え回路８３に
よりシステムバスへのデータ出力が停止され、相手側の
メモリ装置が両側のシステムバスに読出しデータを出力
する。またシステムバス制御装置３は両側のシステムバ
スからデータを取り込み、エラー検出回路６でパリティ
チェックを行い、その結果をＣＰＵバス切換え信号線と
して出力して相互通知しており、エラーがなければマス
タ側のシステムバス制御装置３ａがＣＰＵデータバス８
に読出しデータを出力し、エラーが検出されると検出し
た側のシステムバス制御装置はＣＰＵバス切換え回路７
によりデータ出力が停止され、相手側のシステムバス制
御装置が代わって出力する。

【０１６２】まず、処理装置１からメモリ装置４にデー
タを書き込む時の詳細動作を、図１６により説明する。
処理装置からの書込みデータは内部バス７０を通ってデ
ータラッチ９４にラッチされるとともに、エラー検出回
路８０によりパリティチェックが行われる。データラッ
チ９４の出力信号は３ステートバッファで構成される出
力バッファ９０と９１に供給されており、３ステートバ
ッファのゲート信号はマスタモード入力信号線２１とシ
ステムバス切換え信号線８１ａ及び８１ｂとデータ出力
タイミングクロック信号３０により制御されている。エ
ラー検出回路８０ａ及び８０ｂでエラーが検出されてい
ない時は、マスタ側のシステムバス制御装置３ａでＡＮ
Ｄゲート８６ａの出力が“１”、ＡＮＤゲート８７ａ及
び９５ａの出力が“０”になっており、ＯＲゲート９６
ａの出力信号が“１”、ＯＲゲート９７ａの出力が
“０”になり、出力バッファ９０ａ経由でシステムバス
Ａ１３ａにデータを出力する。一方スレーブ側のシステ
ムバス制御装置３ｂではＡＮＤゲート８６ｂ及び９５ｂ
の出力が“０”、ＡＮＤゲート８７ｂの出力が“１”に
なっており、ＯＲゲート９７ｂの出力が“１”、ＯＲゲ
ート９６ｂの出力が“０”になり、出力バッファ９１ｂ
経由でシステムバスＢ１３ｂにデータを出力する。

【０１６３】ところで、システムバス制御装置３ａでデ
ータのエラーが検出され、エラー検出回路８０ａの出力
８１ａが“１”になると、ＡＮＤゲート８６ａの出力は
“０”となり出力バッファ９０ａの出力は停止され、一
方システムバス制御装置３ｂは相手からのシステムバス
切換え信号線８１ａが“１”になることで、ＡＮＤゲー
ト９５ｂの出力が“１”になり、出力バッファ９０ｂの
出力も許可状態になり、システムバスＡ１３ａ及び１３
ｂの両側にデータを出力する。

【０１６４】さらに、メモリ装置４では図１７に示した
ように、両側のシステムバスのデータをレシーバ回路９
８及び９９により内部に取り込み、エラー検出回路８３
でパリティチェックを行っており、エラーが検出されな
い場合はエラー検出回路８３−１の出力は“０”、入力
データ切換え信号線７８が“１”になり、システムバス
Ａ１３ａのデータを内部バス７２に選択出力する。一方
システムバスＡ１３ａの故障が発生するとエラー検出回
路８３−１の出力が“１”、入力データ切換え信号線７
８が“０”、入力データ切換え信号線７９が“１”にな
ることにより、システムバスＢ１３ｂのデータを内部バ
ス７２に選択出力する。

【０１６５】ところで、エラー検出回路８３−１及び８
３−２の両方でエラーが検出されると（例えばシステム
バス１３ａが故障し、更にマスタ側のレシーバ回路９９
ａが故障した場合）、入力データ切換え信号線７８及び
７９の双方が“０”となり、選択回路７３ａはいずれの
システムバスも選択できない状態になる。このときメモ
リ７１ａに不正なデータ（これはエラーとして検出する
ことができない）が書込まれため、読み出し時に不正な
データが処理装置１に送出される事態が発生しうる。こ
れを回避するには以下の方法によればよい。つまり、い
ずれのシステムバスも選択できない時、メモリの内部バ
ス７２ａにエラーとなるデータ（例えば偶数パリティの
場合は全て“１”のデータ、奇数パリティの場合は全て
“０”のデータ）を生成するように選択回路７３を構成
し、強制的にエラーデータをメモリに書き込む。この結
果、読み出し時には実施例１の動作によりスレーブ側の
システムバス制御装置３ｂが正しい読み出しデータを処
理装置１に送出することができる。

【０１６６】再び図１５で説明する。処理装置１がメモ
リ装置４からデータを読み出す時の動作は、メモリ装置
内部にもシステムバス制御装置３における図１６と同様
な回路が組み込まれており、メモリから読み出されたデ
ータにエラーがなければ、メモリ装置４ａはシステムバ
スＡ１３ａに読出しデータを出力し、メモリ装置４ｂは
システムバスＢ１３ｂに読出しデータを出力する。一
方、メモリ装置４ｂに内蔵されるメモリ７１ｂの読出し
データにエラーが検出されると、メモリ装置４ｂの出力
バッファのデータ出力は停止され、メモリエラー検出信
号線８４ｂが相手側のメモリ装置４ａに出力され、この
信号によりメモリ装置４ａが両側のシステムバスにデー
タを出力する。またシステムバス制御装置３の内部には
メモリ装置４と同様な入力データ選択回路があり、通常
はシステムバスＡ１３ａからの読出しデータを内部バス
に出力しているが、システムバスＡ１３ａ側でエラーが
検出されると、システムバスＢ１３ｂの読出しデータを
内部バスに出力する。

【０１６７】以上のように二重化されたメモリシステム
において、構成要素の一部が故障した場合のデータ切り
換えの様子を、書込み動作時について図１８により説明
する。

【０１６８】（Ａ）全て正常な状態では、処理装置１か
らの書込みデータは、システムバス制御装置３ａからシ
ステムバスＡ１３ａ、システムバス制御装置３ｂからシ
ステムバスＢ１３ｂに出力され、メモリ装置４はシステ
ムバスＡ１３ａのデータを書込みデータとして選択し、
メモリ７１に書き込む。

【０１６９】（Ｂ）ＣＰＵバス切換え回路７ａ内部のレ
シーバが故障した状態では、システムバス制御装置３ａ
からシステムバス切換え信号線８１ａが出力され、シス
テムバス制御装置３ａの出力バッファが閉じて、代わり
にシステムバス制御装置４ｂが両側のシステムバスにデ
ータを出力し、メモリ装置４はシステムバスＡ１３ａの
データを書込みデータとして選択し、メモリ７１に書き
込む。

【０１７０】（Ｃ）システムバスＡ１３ａが故障した状
態では、メモリ装置４はシステムバスＢ１３ｂのデータ
を書込みデータとして選択し、メモリ７１に書き込む。

【０１７１】（Ｄ）システムバス切換え回路８２ｂのド
ライバが故障した状態では、システムバスＢ１３ｂには
正しいデータが出力されていないが、メモリ装置４はシ
ステムバスＡ１３ａのデータを書き込むので影響はな
い。

【０１７２】読出し動作時について、図１９により説明
する。

【０１７３】（Ａ）全て正常な状態では、メモリ７１か
ら読み出されたデータは、メモリ装置４ａからシステム
バスＡ１３ａに、メモリ装置４ｂからシステムバスＢ１
３ｂに出力され、システムバス制御装置３ａがＣＰＵバ
スに読出しデータを送出する。

【０１７４】（Ｂ）システムバス切換え回路８２ａ内部
のレシーバが故障した状態では、システムバス制御装置
３ａのエラー検出回路でエラーが検出され、ＣＰＵバス
切換え信号線１２ａが出力され、この信号線によってシ
ステムバス制御装置３ｂがＣＰＵバスにデータを出力す
る。

【０１７５】（Ｃ）システムバスＡ１３ａが故障した状
態では、システムバス制御装置内でシステムバスＡ１３
ａのエラーが検出され、システムバスＢ１３ｂの読出し
データを入力データとして使用し、システムバス制御装
置３ａがＣＰＵバスにデータを送出する。

【０１７６】（Ｄ）メモリ装置４に内蔵されているメモ
リ７１ａが故障した状態では、メモリ装置４ａ内部のエ
ラー検出回路によりエラーが検出され、メモリエラー検
出信号線８４ａを出力し、この信号によりメモリ装置４
ｂが両側のシステムバスに読出しデータを送出し、シス
テムバス制御装置３ａがＣＰＵバスにデータを送出す
る。

【０１７７】実施例５．図２０は、本発明の第５実施例
に係る二重化メモリシステムである。図において、１０
０はシステムバス制御装置３に内蔵されＣＰＵバスのモ
ードを設定するモード設定回路、１０１はシステムバス
のモードを設定するモード設定回路、１０２はメモリ装
置４に内蔵されてシステムバスのモードを設定するモー
ド設定回路、１０４はシステムバス制御装置３に内蔵さ
れて二重化されたシステムバスのデータを比較する比較
回路、１０５はメモリ装置４に内蔵されて二重化された
システムバスのデータを比較する比較回路である。

【０１７８】図２１はシステムバス制御装置３内部にあ
ってＣＰＵバスの制御を行う回路の概念を示した図であ
り、モード設定回路１００、データラッチ１７、比較回
路５１、ドライバ３１及びレシーバ５０で構成され、モ
ード決定回路から出力されるＡバス許可信号線１０６に
より、ＣＰＵバスのデータ出力を制御する。

【０１７９】図２２は同様に、システムバス制御装置３
内部にあってシステムバスの制御を行う回路の概念を示
した図であり、システムバスＡはＡバス許可信号線１０
６により、システムバスＢはＢバス許可信号線１０７に
より、システムバスのデータ出力を制御する。

【０１８０】図２３は、図２０におけるモード設定回路
１０１の詳細を示す図（１００、１０２も同様）であ
る。図において、１２０はモード設定データ信号線、１
２１はマスタモード入力線２１に従ってモード設定デー
タ信号を選択するためのセレクタ回路、１２２はセレク
タ回路１２１の出力信号線、１２３はＡバスのモードを
記憶するモードラッチ、１２５はＢバスのモードを記憶
するモードラッチで、モード設定信号線１０３によりセ
レクタ回路の出力信号線１２２の内容を記憶し、各々の
モード出力信号線１２４、１２６は後段のＡＮＤゲート
とＯＲゲートの組合せにより、最終的な出力信号であ
る、Ａバス許可信号１０６及びＢバス許可信号１０７を
出力する。

【０１８１】図２４は、図２３におけるモード設定回路
の動作シーケンスを示す図で、Ｔ１００はリセットタイ
ミング、Ｔ１０１及びＴ１０４はモード設定タイミン
グ、Ｔ１０２はシステムバス制御装置３ａ側でエラーを
検出したタイミング、Ｔ１０３はエラーが回復したタイ
ミングを示している。

【０１８２】また図２５は、実際の運用時のメモリ装置
４の動作とモードの関係を示したもので、（Ａ）は全体
の流れ、（Ｂ）は診断動作（処理１４２）の詳細を示し
ており、図２４との関係は、電源投入処理１４０がＴ１
００に、モード変更処理１４３がＴ１０１に、故障発生
１４５がＴ１０２に、モード変更処理１４６がＴ１０４
に、各々対応する。

【０１８３】以上のように構成される二重化メモリシス
テムの概略動作について、図２０を用いて説明する。モ
ード設定回路１００ないし１０２には独立してモード
Ａ、Ｂ、Ｃ、Ｄの４種類のモードが設定できるようにな
っており、モード設定回路１００はシステムバス制御装
置３がＣＰＵデータバス８に読出しデータを出力する制
御を、モード設定回路１０１はシステムバス制御装置３
がシステムバスに書込みデータを出力する制御を、モー
ド設定回路１０２はメモリ装置４がシステムバスに読出
しデータを出力する制御を行う。システムバス制御装置
３によるＣＰＵデータバスへのデータの出力制御は、モ
ード設定回路１００の状態、システムバス制御装置３の
内部にあるエラー検出回路６によるエラー検出の状況、
相手からのＣＰＵバス切換え信号線１２によって制御さ
れる。システムバス制御装置３によるシステムバスへの
データの出力制御は、モード設定回路１０１の状態、シ
ステムバス制御装置３の内部にあるエラー検出回路８０
によるエラー検出の状況、相手からのシステムバス切換
え信号線８１により制御される。またメモリ装置４によ
るシステムバスへのデータの出力制御は、モード設定回
路１０２の状態、メモリ装置４の内部にあるエラー検出
回路８５によるエラー検出の状況、相手からのシステム
バス切換え信号線８４によって制御される。

【０１８４】また各々のバスの出力回路には、バスの内
容を比較し、その結果を外部に出力して割込み信号線を
生成するための比較回路があり、ＣＰＵバス側では出力
の直前のデータと、出力されたデータを再度入力して比
較しており、システムバス側では２つのシステムバスの
内容を比較している。

【０１８５】次にシステムバス制御装置３のＣＰＵバス
側の詳細動作について、図２１を参照して説明する。通
常の動作ではモード設定回路１００ａはモードＡに、モ
ード設定回路１００ｂはモードＢに設定されており、メ
モリ装置から読み出されたデータはシステムバス制御装
置３の内部バス７０を介してデータラッチ１７にラッチ
されるとともに、エラー検出回路６でパリティチェック
が行われる。モードＡのシステムバス制御装置３ａで
は、エラー検出回路６ａでエラーが検出されていなけれ
ばモード設定回路１００ａの出力１０６ａが“１”にな
り、読出しデータはドライバ回路３１ａからＣＰＵデー
タバス８に出力される。エラーが検出されるとモード設
定回路１００ａの出力１０６ａが“０”になってデータ
の出力を停止するとともに、ＣＰＵバス切換え信号線１
２ａに“１”が出力される。

【０１８６】モードＢのシステムバス制御装置３ｂで
は、相手からのＣＰＵバス切換え信号線１２ａが“０”
であればモード設定回路１００ｂの出力１０６ｂが
“０”になってＣＰＵデータバスにはデータを出力しな
いが、エラー検出回路６ｂでエラーが検出されていない
時に、相手からのＣＰＵバス切換え信号線１２ａが
“１”になると、モード設定回路１００ｂの出力１０６
ｂが“１”になり、読出しデータをＣＰＵデータバス８
に出力する。またシステムの電源投入時には、両側のモ
ード設定回路１００ともモードＤに設定され、モード設
定回路１００の出力１０６は常に“０”となり、このシ
ステムバス制御装置がＣＰＵデータバスに読出しデータ
を出力することはない。（ここで注意すべきは、ＣＰＵ
バスはシステムバスのように二重化されていないため、
モードＡ、Ｂのシステムバス制御装置の一方に限ってＣ
ＰＵデータバスに出力が許可されることである。このた
め、モードＡ、Ｂは後述するシステムバスの制御におけ
るそれらと意味が異なる。同じ理由から、ＣＰＵバスの
制御ではモードＣが使用されることはない。）モードＡ
のシステムバス制御装置３ａはさらに、自分の出力デー
タをレシーバ回路５０ａを介して入力し、この入力信号
線５５ａとデータラッチ１７ａの出力信号線１８ａを比
較しており、モードＢのシステムバス制御装置３ｂは、
相手の出力データをレシーバ回路５０ｂを介して入力
し、この入力信号線５５ｂとデータラッチ１７ｂの出力
信号線１８ｂを比較している。比較結果が異なっている
と比較エラー信号線５３が“１”になり、この信号をモ
ードＢのシステムバス制御装置３ｂが３ステートバッフ
ァ５４ｂを介して外部に出力し、高レベルの割込み信号
線１０として処理装置１に通知され、処理装置は前述の
図９のようなエラー解析を行う。

【０１８７】システムバス制御装置３によるシステムバ
スへの出力制御はメモリ装置と同等なので、次にメモリ
装置４によるシステムバスへの出力制御について、図２
２を参照して説明する。通常の動作モードでは、モード
設定回路１０２ａはモードＡに、モード設定回路１０２
ｂはモードＢに設定されており、メモリから読み出され
たデータはメモリ装置の内部バス７２を介してデータラ
ッチ９４にラッチされるとともに、エラー検出回路８５
でパリティチェックが行われる。モードＡのメモリ装置
４ａでは、エラー検出回路８５ａでエラーが検出されな
ければモード設定回路１０２ａの出力１０６ａが
“１”、１０７ａは“０”になり、読出しデータはドラ
イバ回路９０ａからシステムバスＡ１３ａに出力され
る。エラーが検出されるとモード設定回路１０２ａの出
力１０６ａ及び１０７ａはともに“０”となり、データ
の出力を停止するとともに、システムバス切換え信号線
８４ａが“１”に出力される。またエラーが検出されて
いない時に、相手からのシステムバス切換え信号線８４
ｂが“１”になると、モード設定回路１０２ａの出力１
０６ａ及び１０７ａはともに“１”となり、読出しデー
タはドライバ回路９０ａ及び９１ａから両方のシステム
バスＡ１３ａ及び１３ｂに出力される。

【０１８８】一方、モードＢのメモリ装置４ｂでは、エ
ラー検出回路８５ｂでエラーが検出されない場合、モー
ド設定回路１０２ｂの出力１０６ｂが“０”、１０７ｂ
が“１”になり、読出しデータがドライバ回路９０ｂか
らシステムバスＢ１３ｂに出力される。エラーが検出さ
れるとモード設定回路１０２ｂの出力１０６ｂ及び１０
７ｂはともに“０”となり、データの出力を停止すると
ともに、システムバス切換え信号線８４ｂが”１”に出
力される。またエラーが検出されていない時に、相手か
らのシステムバス切換え信号線８４ａが“１”になる
と、モード設定回路１０２ｂの出力１０６ｂ及び１０７
ｂはともに“１”になり、読出しデータはドライバ回路
９０ｂ及び９１ｂから両方のシステムバスＡ１３ａ及び
１３ｂに出力される。

【０１８９】さらに両側のメモリ装置４は、二重化され
たシステムバスのデータをレシーバ回路１０８及び１０
９を介して入力し、比較回路１０５で比較しており、比
較結果は内部のエラー検出回路８５のエラー出力信号
（システムバス切換え信号線８４）とＯＲゲートで処理
されて外部に出力され、ＡＮＤゲート９３とＥＸＯＲゲ
ート９２で条件がとられて、処理装置１に対する異なっ
たレベルの割込み信号を生成する。処理装置１はこの割
込みを受けると、前述の図１１に示すようなエラー解析
処理を行う。

【０１９０】モード設定回路の構成と動作について、シ
ステムバス制御装置３に内蔵されるモード設定回路１０
１の場合を例に、図２３及び図２４を用いて説明する。
まず電源投入時にはＴ１００のタイミングでリセット信
号線４２が“０”になり、モードラッチ１２３及び１２
５はリセットされて出力が“０”になり、モード設定回
路１０１ａ及び１０１ｂは、ともにモードＤ（初期モー
ド）に設定される。モードＤではＡＮＤゲート１２７、
１２９及び１３４の出力は“０”になるためバス許可信
号線１０６及び１０７はともに“０”が出力される。

【０１９１】次に処理装置が図２４におけるＴ１０１の
タイミングで、データ信号１２０−１ないし１２０−４
に、設定すべきモードに対応したデータ“１００１”を
置いてモード設定信号線１０３を出力すると、セレクタ
回路１２１はマスタモード入力線２１の状態に従って、
入力データ１２０のうち、２本を選択する。ここでシス
テムバス制御装置３ａのマスタモード入力線２１ａは
“１”であるため、セレクタ回路の出力信号１２２−１
ａには入力データ１２０−１が、セレクタ回路の出力信
号１２２−２ａには入力データ１２０−３が出力され、
一方システムバス制御装置３ｂのマスタモード入力線２
１ｂは“０”であるため、セレクタ回路の出力信号１２
２−１ｂには入力データ１２０−２が、セレクタ回路の
出力信号１２２−２ｂには入力データ１２０−４が出力
され、モード設定回路１０１ａはモードＡに、モード設
定回路１０１ｂはモードＢに設定される。逆にいえば、
モードＡとはモード出力信号１２４ａが“１”、モード
出力信号１２６ａが“０”となってバス許可信号線１０
６ａに“１”、１０７ａに“０”が出力されるモードと
定義できる。同様にモードＢではモード出力信号１２４
ｂが“０”、モード出力信号１２６ｂが“１”になり、
バス許可信号線１０６ｂには“０”、１０７ｂには
“１”が出力される。

【０１９２】ところで図２４のＴ１０２からＴ１０３の
タイミング、つまりシステムバス制御装置３ａがモード
Ａでシステムバス制御装置３ｂがモードＢにある状態
で、システムバス制御装置３ａ側のエラー検出回路８０
ａがエラーを検出すると、内部のエラー信号線８１ａが
“１”になり、ＡＮＤゲート１２７ａ、１２９ａ、１３
４ａが“０”、Ａバス許可信号線１０６ａ及びＢバス許
可信号線１０７ａがともに“０”となる。一方システム
バス制御装置３ｂではシステムバス切換え信号線８１ａ
（内部のエラー信号８１ａと論理的に同一）が“１”に
なるため、ＡＮＤゲート１３４ｂの出力が“１”とな
り、ＯＲゲート１３２ｂ及び１３３ｂの出力であるＡバ
ス許可信号線１０６ａ及びＢバス許可信号線１０７ａが
ともに“１”となる。

【０１９３】さらに処理装置が図２４におけるＴ１０４
のタイミングで、データ信号１２０−１ないし１２０−
４に設定すべきモードに対応したデータ“０１０１”を
置いてモード設定信号線１０３を出力すると、システム
バス制御装置３ａ内のモードラッチ１２３ａ及び１２５
ａはともに“０”となってモード設定回路１０１ａはモ
ードＤに戻り、バス許可信号線１０６ａ及び１０７ａは
両側“０”になる。一方、システムバス制御装置３ｂ内
のモードラッチ１２３ｂ及び１２５ｂはともに“１”と
なってモード設定回路１０１ａはモードＣに設定され、
バス許可信号線１０６ｂ及び１０７ｂはともに“１”と
なる。

【０１９４】以上説明した二重化メモリシステムにおい
てモード設定回路を使用すると、診断、交換、復旧等の
処理を容易に行うことができる。メモリ装置４において
この機能を使用した例を、図２５（Ｂ）を用いて説明す
る。

【０１９５】二重化されたメモリ装置は各々Ａ系統とＢ
系統で示されており、各々同期してモード設定を変化さ
せながら処理をしている。まず処理１４０で両側のメモ
リ装置に電源が投入され、リセット時の処理１４１によ
って両側がモードＤに設定され、いずれのメモリもデー
タを出力しない状態となる。

【０１９６】次に処理１４２における書き込み、読み出
し、比較チェックによるメモリの初期診断を図２５で説
明する。メモリを診断するためには、二重化されたメモ
リ装置から独立して書込みデータを読み出す必要がある
ので、まず処理１４２−１ａでＡ系統のメモリ装置をモ
ードＣに、処理１４２−１ｂでＢ系統のメモリ装置をモ
ードＤに設定し、読出しデータがＡ系統のメモリからの
み出力される状態にし、処理１４２−２ａでメモリ装置
に対して書き込み、読み出し、比較を行う。このため、
Ａ系統のメモリ装置が診断されることになる。この時、
Ｂ系統のメモリ装置にもデータは書き込まれるが、Ａ系
統の診断結果には影響しない。次に処理１４２−３でＡ
系統のメモリ装置をモードＤに、Ｂ系統のメモリ装置を
モードＣに設定して、処理１４２−４ｂでＢ系統のメモ
リ装置を試験することができる。

【０１９７】処理１４２によるメモリ装置の初期診断が
完了すると、処理１４３でＡ系統のメモリ装置をモード
Ａに、Ｂ系統のメモリ装置をモードＢに設定することに
より通常動作処理１４４を行い、すなわちシステムバス
Ａ１３ａにはＡ系統のメモリ装置が読出しデータを送出
し、システムバスＢ１３ｂにはＢ系統のメモリ装置が読
出しデータを送出し、どちらかでエラーが検出されると
反対側が両方のシステムバスにデータを送出する、二重
化メモリ動作となる。故障１４５ａによってＡ系統のメ
モリ装置が故障すると、Ｂ系統のメモリ装置が正しいデ
ータで応答しつつ、処理装置１は割込みをもとに故障解
析を行い、修理交換が必要と判定されると、処理１４６
でＡ系統のメモリ装置をモードＤに、Ｂ系統のメモリ装
置をモードＣに設定することにより、Ａ系統のメモリ装
置はシステムバスから切り離された状態となる。この後
もＢ系統のメモリ装置が両側のシステムバスに読出しデ
ータを送出するので、Ａ系統の修理交換処理１４７ａを
実施することができる。

【０１９８】交換処理によって新しいメモリ装置をＡ系
統に挿入すると、Ａ系統のメモリ装置はリセット処理に
よりモードＤになり、その後処理１５０により正常なＢ
系統のメモリ装置からデータを読み出し、新しいＡ系統
のメモリ装置へ書き込むコピー動作を行う。コピーが完
了すると、処理１５１でＡ系統のメモリ装置をモードＡ
に、Ｂ系統のメモリ装置をモードＢに設定し、通常の二
重化メモリ動作に復旧することができる。

【０１９９】実施例６．図２６は、本発明の第６実施例
に係る二重化メモリシステムである。図において１７０
は、メモリ装置４に内蔵され、メモリの書き込み及び読
み出しを制御するための許可フラグ、１７１はメモリの
アクセスタイミングを生成する制御回路、１７２はメモ
リ装置に対するアクセスアドレスを判定するアドレス判
別回路、１７３はメモリ７１に強制的にエラーを書き込
むためのエラー注入回路、１７７は二重化されたシステ
ムバスの両方に接続される入出力制御装置である。

【０２００】図２７はメモリ装置４の内部の構成を示す
図で、許可フラグ１７０、アドレス判別回路１７２、ド
ライバ２２０、レシーバ２２１、パリティ生成回路２３
９、及びメモリ７１で構成される。図において許可フラ
グは読出し許可フラグ１７０−１、書込み許可フラグ１
７０−２、パリティ生成許可フラグ１７０−３で構成さ
れ、これらの出力の組合せでメモリへの書き込み、読み
出し、パリティの生成を制御する。

【０２０１】図２８は図２７中のアドレス判別回路の詳
細を示すもので、共通空間指定レジスタ２３１、個別空
間指定レジスタ２３２、Ｉ／Ｏアドレス判別回路２３
０、比較回路２３３及び２３４、ＡＮＤゲート２３７で
構成され、出力信号として共通空間書込み信号線２１
０、個別空間書込み信号線２１１、共通空間読出し信号
線２１２、個別空間読出し信号線２１３を生成する。

【０２０２】図２９はシステムバスをアクセスする際の
アドレス空間の区分を示す図で、２００はメモリ空間全
体を、２０１はＩ／Ｏ空間全体を示しており（Ａ）は二
重化動作時の割付を、（Ｂ）は一重化時の割付を示して
いる。メモリ空間はさらに、共通アクセス空間２０２と
個別アクセス空間２０３に分けられている。

【０２０３】図３０は、図２６中のメモリ装置が許可フ
ラグ１７０によって状態遷移をする様子を示した図であ
り、許可フラグの組合せにより、切離し動作状態１８
１、正常動作状態１８３、修復動作状態１８４及び保護
動作状態１８５に定義され、エラーの発生あるいは許可
フラグ書換えによって各状態間を遷移する。切り離し動
作状態１８１は書き込み、読み出しとも不可、正常動作
状態１８３は書き込み、読み出しとも可、修復動作状態
１８４は書き込みのみ可、保護動作状態１８５は読み出
しのみ可の状態である。

【０２０４】図３１はエラー注入回路１７３と個別空間
アクセスにより、メモリ７１ａ及び７１ｂの診断用領域
に異なったデータ及びエラー状態を注入し、それを共通
空間アクセスによって読み出した時のデータを示すもの
である。

【０２０５】図３２は、メモリ装置４の内部にアドレス
エラー検出回路１７６を設け、その出力を互いのメモリ
で交換し、相手側でエラーが検出されれば、エラーアド
レスレジスタに正しいアドレスを記憶させる構成の概念
図で、図３３に詳細を示す。

【０２０６】以上のように構成される二重化メモリシス
テムの概略動作について、図２６を用いて説明する。

【０２０７】メモリ装置４内部の許可フラグ１７０は、
読出し許可フラグと書込み許可フラグ及びパリティ生成
許可フラグの３ビットで構成され、アドレス判別回路１
７２は共通アクセス空間と個別アクセス空間の判別を行
う。処理装置１から共通アクセス空間を使用する書込み
動作を行うとき、書込み許可フラグが“１”であれば、
パリティ生成許可フラグの状態に無関係にパリティ生成
を行なってメモリ７１に書き込みを行い、書込み許可フ
ラグが“０”であれば書き込みを行わない。また処理装
置１から個別アクセス空間を使用する書込み動作を行う
時は、書込み許可フラグの状態に無関係にメモリ装置７
１に書き込みを行うが、パリティ生成許可フラグが
“０”であればパリティ生成を行わないでメモリ装置７
１に書き込みを行う。

【０２０８】次に処理装置１から共通アクセス空間を使
用する読出しを行う時は、読出し許可フラグが“１”で
あれば読み出しを行ない、読出し許可フラグが“０”で
あれば読み出しを行なわない。また処理装置１から個別
アクセス空間を使用する読み出しを行なう時は、読出し
許可フラグの状態に無関係に読み出しを行なう。

【０２０９】入出力制御装置１７７は両方のシステムバ
スに接続されており、システムバスの切換え回路は実施
例５におけるシステムバス制御装置と同様に構成され、
メモリ装置４からの読出しデータを取り込むときには、
エラーの発生していない側のシステムバスのデータを使
用する。

【０２１０】次に許可フラグ１７０、アドレス判別回路
１７２、エラー注入回路１７３の回路構成と動作につい
て、図２７及び図２８を用いて説明する。許可フラグ１
７０は読出し許可フラグ１７０−１、書込み許可フラグ
１７０−２、パリティ生成許可フラグ１７０−３で構成
され、アドレス判別回路１７２から出力される許可フラ
グ設定信号線２２５に従い、システムバスから入力した
データ信号線２２４−１ないし２２４−３の内容をラッ
チする。初期状態ではリセット信号４２により全てのフ
ラグは“０”に初期化される。読出しデータをシステム
バスに出力するためのゲート信号２２２は、読出し許可
フラグの出力である読出し許可信号線２１４と、アドレ
ス判別回路１７２の出力である共通空間読出し信号２１
２と、個別空間読出し信号２１３により決定される。ま
ず、個別空間に対する読み出しでは個別空間読出し信号
２１３が“１”になるので、ＯＲゲート２１９の機能に
より、読出し許可信号線２１４の状態と無関係にドライ
バ回路２２０のゲート信号２２２が“１”になり、シス
テムバスにメモリ７１からの読出しデータを出力する。
一方共通空間に対する読み出しにおいては、共通情報読
出し信号２１２が“１”になっても、ＡＮＤゲート２１
８により読出し許可信号線２１４が“１”でないとシス
テムバスに読出しデータが出力されない。

【０２１１】また個別空間に対する書き込みにおいて
は、個別空間書込み信号２１１が“１”になるので、Ｏ
Ｒゲート２１７の機能により、書込み許可信号線２１５
の状態と無関係にメモリ書込み信号線１６２が“１”に
なり、メモリ７１にデータが書き込まれる。一方、共通
空間に対する書き込みにおいては、共通空間書込み信号
線２１０が“１”になっても、ＡＮＤゲート２１６の存
在により、書込み許可信号線２１５が“１”でないとメ
モリ書込み信号線１６２は“１”にならず、メモリ７１
への書き込みは行われない。ところで、パリティ生成回
路２３９にはパリティ生成許可信号線１６３の制御によ
ってパリティ生成を制御する機能があり、パリティ生成
許可信号線１６３が“１”の時はパリティデータが正常
に生成され、“０”のときはエラーとなるように生成さ
れるものとする。従って共通空間に対する書き込みで
は、共通空間書込み信号線２１０が“１”になるので常
に正しいパリティ生成が行なわれるが、個別アクセス空
間時にはパリティ許可フラグ信号線３３８が“１”に設
定されている場合に限って、正しいパリティが生成され
る。個別空間の書込み動作でこの機能を使用すると、メ
モリ７１にパリティエラーになるデータを意図的に書き
込む操作、すなわちエラー注入が可能となる。

【０２１２】更に、前述のアドレス判別回路１７２は図
２８のように構成され、Ｉ／Ｏアドレス判別回路２３０
は、メモリ装置に対してレジスタアクセス等のために設
けられた固有のアドレスをデコードする。ここでシステ
ムバスのアドレス信号線１３−２、マスタモード入力線
２１、システムバスの書込み信号線１３−４の条件をと
り、共通空間指定レジスタ設定信号線２３５、個別空間
指定レジスタ設定信号線２３６、及び許可フラグ設定信
号線２２５を出力する。共通空間レジスタは、設定信号
線２３５によってシステムバスのデータ信号線の値をラ
ッチし、個別空間レジスタ２３２は、設定信号線２３６
によってシステムバスのデータ信号線の値をラッチす
る。処理装置１からメモリ空間のアクセスがされると、
システムバス上のアドレス信号線１３−２と共通空間指
定レジスタに設定されている内容を比較回路２３３で比
較し、一致すれば共通情報アクセス信号２２８が“１”
になり、この際書込み信号線１３−４が“１”の場合は
ＡＮＤゲート２３７−３によって共通空間書込み信号線
２１０が“１”に、読出し信号線１３−３が“１”の場
合はＡＮＤゲート２３７−４によって共通空間読出し信
号線２１２が“１”になる。同様に、個別空間指定レジ
スタの設定内容を比較回路２３４で比較し、一致すると
個別信号アクセス信号２２９が“１”になって個別空間
書込み信号２１１、または個別空間読出し信号線２１３
が“１”になる。

【０２１３】以上のように動作するアドレス判別回路１
７２の機能を使用して、メモリ装置４のアドレス空間を
割り付ける例を、図２９によって説明する。（図２９に
おいて、２００ないし２０７で示される実体は、各々幅
をもったメモリ領域である。）図２９（Ａ）は二重化メ
モリとして動作する時の設定例で、まずメモリ４ａに対
し、前述の共通空間レジスタ２３１ａに共通アクセスメ
モリＡ／Ｂ空間のアドレス２０２−１を設定し、個別空
間レジスタ２３２ａに個別アクセスメモリＡ空間のアド
レス２０３−１を設定する。次にメモリ装置４ｂに対し
ては共通空間レジスタ２３１ｂに共通アクセスメモリＡ
／Ｂ空間のアドレス２０２−１を設定し、個別空間レジ
スタ２３２ｂに個別アクセスメモリＢ空間のアドレス２
０３−２を設定する。この設定により共通空間２０２−
１に対するアクセスにおいては、メモリ装置４ａとメモ
リ装置４ｂの両方が対象になり、個別アクセス空間２０
３−１に対するアクセスにおいてはメモリ装置４ａの
み、個別空間２０３−２に対するアクセスにおいてはメ
モリ装置４ｂのみが対象となって、二重化メモリとして
の動作が可能になる。

【０２１４】また、図２９（Ｂ）に示すように、メモリ
装置４ａに対しては共通空間レジスタ２３１ａを共通空
間アクセスメモリＡ空間のアドレス２０２−３に、メモ
リ装置４ｂに対しては共通空間レジスタ２３１ｂを共通
空間アクセスメモリＢ空間のアドレス２０２−４に設定
すると、共通アドレス空間２０２−３に対するアクセス
ではメモリ装置４ａが、共通アドレス空間２０２−４に
対するアクセスではメモリ装置４ｂが有効になり、全体
としては二重化メモリ動作に比べて２倍のメモリ容量を
提供できる。

【０２１５】次に前述した許可フラグ１７０と、共通及
び個別空間のアクセス機能を使用して、電源の投入から
通常動作、さらに故障メモリの修復及び修理交換の様子
を、読出し許可フラグと書込み許可フラグの組合せで定
義される状態遷移とともに、図３０で説明する。まず状
態定義として、正常動作状態１８３は読出し許可フラグ
及び書込み許可フラグが“１”、修復動作状態１８４は
読出し許可フラグが“０”で書込み許可フラグが
“１”、保護動作状態１８５は読出し許可フラグが
“１”で書込み許可フラグが“０”、切り離し動作状態
１８１は読出し許可フラグ及び書込み許可フラグが
“０”の状態とし、さらにシステムの電源が未投入、ま
たはメモリ装置がシステムから取外されている状態１８
０を補足的に定義する。

【０２１６】まずシステムの電源が投入されると、状態
１８０から遷移１８６により、切離し状態１８１に移行
する。この状態でそれぞれのメモリ装置に対して個別空
間アクセスを使用してメモリ７１に対する書き込み、読
み出し、比較チェック等のメモリ診断１８８を行ない、
正常であれば電源投入時診断完了の移行１８９により正
常動作状態１８３に移行する。状態１８３ではメモリ装
置は二重化動作を行ない、エラー未発生時、及び単一の
データパリティエラーが発生した場合にも状態１８３に
とどまる。データパリティーエラーが重複して発生する
と、故障診断のために移行１９１によってメモリ装置を
切離し状態１８１に移行させるが、エラーの発生してい
ない側のメモリ装置は正常動作状態１８３にとどまる。

【０２１７】正常なメモリ装置が状態１８３、故障した
メモリ装置が切離し状態１８１にある場合、故障したメ
モリ装置に対しては診断処理１８８によって修復可否を
調べるが、一方処理装置１による診断動作中、入出力制
御装置１７７によるメモリ装置へのアクセスは共通空間
に対して実施されるので、正常なメモリ装置が応答して
正常動作が保証される。診断の結果修復不可能と判断さ
れれば、保守員により新しいメモリ装置との交換が行な
われ、新しいメモリ装置は挿入によってまず切り離し動
作状態１８１に移行し、診断にかけられる。ところで一
旦切離し状態１８１に移行すると、正常なメモリ装置と
の内容の相違が発生するので、このままでは正常動作状
態１８３に移行することができない。そこで診断終了時
の移行１９６によって修復動作状態１８４に移行する。
修復動作状態１８４では正常なメモリ装置から共通空間
でデータを読み出し、共通空間アクセスによる書き込み
で正常なメモリ装置と修復対象のメモリ装置の両方にデ
ータを書き込む。全領域のコピー処理１９４が完了する
と、修復完了の移行１９３により、再度両方のメモリ装
置が正常動作状態１８３になって二重化メモリ動作に復
旧する。この間、入出力制御装置１７７によるメモリ装
置へのアクセスは共通空間に対して実施されるので、書
込み動作は両方のメモリ装置に対して行われ、読出し動
作は状態１８３にある正常なメモリ装置が応答して正常
動作が保証される。

【０２１８】また正常動作状態１８３でアドレスパリテ
ィエラーが発生すると、エラーの発生したメモリ装置の
データ中、当該アドレスのメモリ内容が信頼できないた
め、直ちに読出し許可フラグを“０”にして読み出しを
禁止し、修復動作状態１８４に移行させる。アドレスパ
リティエラーが発生した後の修復動作状態１８４でもエ
ラーの発生したメモリ装置に対する書き込みは続行され
るので、処理装置１による修復処理開始までの間、正し
いメモリ装置との内容の相違はアドレスエラーの発生し
た箇所のみとなる。そこで必要な修復処理を施した後、
正常動作状態１８３に戻すことができる。

【０２１９】保護動作状態１８５の使用方法について説
明する。保護動作状態へは処理装置１からのモード切り
換え処理１９７により移行する。例えばシステムバス１
３に接続されている入出力制御装置１７７の故障を診断
する場合、この装置がメモリ装置に正しい書き込みを実
行するとは限らず、メモリ装置に対する書き込みを伴う
診断を不用意に実行させれば、メモリ７１の内容を破壊
しうる。そこで二重化されたメモリ装置のうち一方を保
護動作状態１８５にしてメモリの内容の破壊を防止した
後診断を実行し、診断完了後保護動作状態１８５のメモ
リ装置から正常動作状態１８３のメモリ装置に内容をコ
ピーすることとする。その結果、たとえ入出力制御装置
が不正な書込み動作を行っても、正常なメモリに修復可
能である。仮に入出力制御装置が正常に動作すれば、書
込みデータは書込み許可フラグが“１”のままの通常動
作状態１８３のメモリ装置に書き込まれるので、この内
容を確認することで入出力制御装置の動作が診断でき
る。

【０２２０】次に、図２６におけるエラー注入回路を使
用したエラーの注入状態と、この機能を利用した診断方
法について、図２７ないし図３１を用いて説明する。図
３１における領域７１−１は通常領域でプログラムやデ
ータが格納され、領域７１−２ないし７１−５が診断領
域として使用される。まずメモリ装置４ａのパリティ許
可フラグを“１”に設定し、メモリ装置４ａの個別空間
アクセスにより領域７１−２ａにデータ“８８８８”
を、領域７１−４ａにデータ“ＡＡＡＡ”を書き込むこ
とにより、正常なデータが生成される。次にメモリ装置
４ａのパリティ許可フラグを“０”に設定し、メモリ装
置４ａの個別空間アクセスにより領域７１−３ａにデー
タ“９９９９”を、領域７１−５ａにデータ“ＢＢＢ
Ｂ”を書き込むことにより、パリティエラーを含んだデ
ータが生成される。同様にしてメモリ装置４ｂに対して
は、領域７１−２ｂ及び７１−３ｂにデータ“ＣＣＣ
Ｃ”及び“ＤＤＤＤ”の正常データを、領域７１−４ｂ
及び７１−５ｂにはデータ“ＥＥＥＥ”及び“ＦＦＦ
Ｆ”のパリティエラーを含んだデータを書き込む。

【０２２１】以上のように、診断領域に正常データとパ
リティエラーを含むデータを書き込んだ状態で、タイマ
等の機能により処理装置１が一定時間ごとに診断領域の
読み出しを行なうことで、メモリにエラーが発生した場
合は正常な側のメモリの内容を出力し、また両方のメモ
リでエラーが検出されたら高レベル割り込みが発生する
機能（実施例４における動作）を診断できる。すなわち
機能が正常ならば、領域７１−２の読み出しではメモリ
７１ａが応答しデータ“８８８８”が、領域７１−３の
読み出しではメモリ７１ａがエラーなのでメモリ７１ｂ
の正常データ“ＤＤＤＤ”が、領域７１−５の読み出し
では両方のメモリがエラーなので高レベルの割り込みが
発生する。またメモリ装置４ａ内のエラー検出手段８５
ａが正常の動作していない場合、領域７１−３の読み出
しでエラーデータの“９９９９”が読み出され、故障箇
所の判別が可能となる。

【０２２２】次に、アドレスエラーの検出について、図
３２を用いて概略説明をする。処理装置１からメモリ装
置４がアクセスされる際、メモリのアドレス信号のパリ
ティチェックをアドレスエラー検出回路１７６で行な
い、この結果を相手側のメモリ装置にアドレスエラー検
出信号線１７５として出力するとともに、エラーが検出
された側は内部の読出し許可フラグを“０”にして読み
出しを禁止する。一方相手のアドレスエラー信号線１７
５の変化を検出したメモリ装置は、そのアドレスをエラ
ーアドレスレジスタ１７４に記憶させ、割り込みによっ
てアドレスエラーの発生を知った処理装置１が制御用Ｒ
ＯＭ２に格納されている故障解析復旧プログラムを実行
し、エラーの発生したメモリアドレスを、正常な側のメ
モリ装置内のエラーアドレスレジスタ１７４から読み出
す。このアドレスの示すメモリの内容を読み出して再度
書き込むことにより、エラーの発生したメモリの内容が
正常なデータに復旧する。

【０２２３】上記の動作のうち、アドレスエラー検出と
エラーアドレスレジスタの詳細について、図３３を用い
て説明する。アドレスエラー検出回路１７６ａはシステ
ムバス上のアドレス信号線１３−２ａのパリティチェッ
クを行なっており、エラーを検出するとアドレスエラー
信号線１７５ａを“１”に出力する。この信号は内部で
は読出し許可フラグ１７０−１ａを“０”にリセットす
るとともに、ＡＮＤゲート２１６により書込み信号線１
６２を“０”にして、誤ったアドレスへの書き込みを禁
止する。一方、相手側のメモリ装置４ｂでアドレスエラ
ーが検出された場合には、相手からのアドレスエラー信
号線１７５ｂが“１”になり、この時のアドレス信号線
１３−２ａの内容がエラーアドレスレジスタ１７４ａに
記憶される。また読出し時にアドレスエラーが発生した
場合は、図１５におけるメモリ誤り検出信号線８４に相
当する信号を出力すれば、エラーの発生していないメモ
リ装置が読出しデータを出力してくれるので、正常な読
出しデータを保証できる。しかもアドレスエラーの発生
したメモリ装置は、エラーの発生した部分のみが書き変
わっていないに過ぎず、容易に修復できる。アドレスエ
ラーが発生したときの割り込み信号は、ＥＸＯＲゲート
９２とＡＮＤゲート９３によってアドレスエラー検出信
号線１７５ａと１７５ｂの条件で生成される。いずれか
一方のメモリ装置でアドレスエラーが発生した場合はＥ
ＸＯＲゲート９２の出力が“１”になり、低レベルの割
り込み信号９が出力され、両方のメモリ装置でアドレス
エラーが発生した場合はＡＮＤゲート９３の出力が
“１”になり、高レベルの割り込み信号１０が出力され
る。低レベルの割り込みは、エラーの発生したアクセス
アドレスが正常なメモリ装置内のアドレスエラーレジス
タに記憶されていて修復処理可能であることを示し、高
レベルの割り込みはエラーのあったアクセスアドレスが
特定できないために修復処理が不可能なことを示す。

【０２２４】実施例７．図３４は、本発明の第７実施例
に係る二重化メモリシステムのメモリ装置内部のデータ
エラーの検出を示す図である。図において、２４０はア
ドレスを入力するためのレシーバ、２４１は予め発生す
るエラー回数の上限値を設定するためのエラー上限値レ
ジスタ、２４４はエラー上限値レジスタ２４１に値を書
込むためのエラー上限値レジスタ設定信号線、２４５は
エラー検出回路、２４７はエラー検出回路２４５の出力
であるエラー検出信号２４６によってインクリメントさ
れ、外部からのエラー訂正信号線２５６によってデクリ
メントされるエラー累積カウンタ、２４９はエラー上限
値レジスタ２４１とエラー累積カウンタ２４７の出力を
比較し、比較結果に従い２種類の割り込み信号線を出力
するための比較回路、２５２はエラーが発生したアドレ
スを格納するための複数のエラーアドレスレジスタ、２
５７はエラーアドレスレジスタの書込み信号２５８を生
成する書込み制御回路、２５４はメモリまたはエラーア
ドレスレジスタ２５２に格納されたデータを選択して出
力するセレクタ、２５９はセレクタ２５４の出力信号２
５５を選択するための信号で“０”のときはメモリの読
み出しデータ２３３を“１”のときはエラーアドレスレ
ジスタ２５２−１を“２”のときはエラーアドレスレジ
スタ２５２−２の内容を選択出力するための制御を行な
うセレクタ切換え信号である。なおエラー上限値レジス
タ設定信号線２４４、エラー訂正信号線２５６、セレク
タ切換え信号２５９は例えば前述の実施例６における図
３３のアドレス判別回路１７２により処理装置がアクセ
スするアドレスをデコートして生成される。

【０２２５】以上のように構成されるエラー検出の動作
について、図３４を用いて説明する。まず電源投入時に
は、エラー累積カウンタ２４７は“０”に初期化され、
続いて処理装置からメモリ装置に内蔵されるエラー上限
値レジスタ２４１に、エラー上限値レジスタ設定信号線
２４４によってエラーアドレスレジスタの個数と同じ値
（実施例では“２”）を設定する。この後通常のメモリ
アクセス動作を行うと、セレクタ切換え信号２５９には
“０”が出力されており、メモリ７１からの読み出しデ
ータ２２３はエラー検出回路２４５によりパリティチェ
ックが行われ、エラーが発生していなければセレクタ２
５４及びドライバ回路２２０を経由してシステムバス１
３−１に出力される。エラーが検出されるとエラー検出
信号線２４６が“１”になり、エラー累積カウンタ２４
７の内容がインクリメントされる。比較回路２４９では
前述のエラー上限値レジスタ２４１に設定されている内
容と、エラー累積カウンタ２４７の内容が比較され、エ
ラー累積カウンタの値がエラー上限値レジスタ２４１の
数値を越えていなければ低レベルの割込み信号線９を
“１”に、越えれば高レベルの割込み信号線１０を
“１”にする。

【０２２６】ところで、書込み制御回路２５７はエラー
検出信号線２４６が“１”になったときに、エラー累積
カウンタの出力信号２４８の内容により、アドレス信号
２５１の内容をどのエラーアドレスレジスタに書込むか
を切換える動作を行なう。つまり初期状態ではエラー累
積カウンタ２４７の内容は“０”であるので書込み信号
線２５８−１が出力されることにより、エラーアドレス
レジスタ２５２−１にエラーアドレスが書込まれ、２回
目のエラー発生時にはエラー累積カウンタ２４７の内容
は“１”になっているので書込み信号線２５８−２が出
力されることにより、エラーアドレスレジスタ２５２−
２にエラーアドレスが書込まれる。このようにしてエラ
ーが発生したアドレスはエラーアドレスレジスタ２５２
に順次記憶されており、処理装置は低レベルの割り込み
を受けると障害回復処理によりエラーアドレスレジスタ
２５２−１のアクセスを行なうと、セレクタ切換え信号
２５９は“１”になりエラーアドレスレジスタ２５２−
１の内容がセレクタ２５４、データドライバ２２０を経
由してシステムバスに出力される。処理装置はこのよう
にしてエラーの発生したアドレスを知ることができ、こ
のアドレスで示されるメモリのデータを読み出して同じ
アドレスに書込むことによりパリティエラーの発生した
メモリの内容を修復する。この後処理装置はエラー訂正
信号線２５６によりエラー累積カウンタ２４７の内容を
デクリメントする。ところで処理装置が低レベルの割込
みを受け付けるまでの間でもメモリ装置のアクセスは実
行されており、別のアドレスでパリティエラーが発生す
ると、エラーアドレスレジスタの個数以下のエラーな
ら、発生したアドレスを記憶することができる。エラー
アドレスレジスタの個数を越えてエラーが発生した場合
は、前述の比較回路２４９の高レベルの割り込み信号線
が“１”になって修復不可能な重障害の発生が処理装置
に通知され、実施例５に記載したモード設定回路等の機
能を利用して、該当するメモリ装置を切り離す。

【０２２７】実施例８．図３５は、本発明の第８実施例
に係る二重化メモリシステムであり、二重化バス変換ア
ダプタ２６１を介して一重のバスしか持たない通常の入
出力制御装置２６０を接続した様子を示す図である。図
３６及び図３７に二重化バス変換アダプタ２６１の詳細
構成を示す。

【０２２８】図３６において、２６３はアドレス信号の
ドライバ／レシーバ回路、２６４はデータ信号のドライ
バ／レシーバ回路、２６９は通常の入出力制御装置２６
０がシステムバスに対してアクセスする時のアドレスパ
リティを生成するパリティ生成回路、同様に２７１はデ
ータのパリティを生成するパリティ発生回路、２７０は
システムバスから通常の入出力制御装置をアクセスする
時に、二重化されたアドレスバスのパリティを検査し、
正しい方のアドレスを選択するためのパリティ検査選択
回路、同様に２７２はデータを選択するためのパリティ
検査選択回路である。

【０２２９】また図３７において、２７６は通常の入出
力制御装置２６０がアクセスして良いアドレス領域を設
定するためのアドレス領域レジスタ、２７８は通常の入
出力制御装置２６０がシステムバスに出力しようとして
いるアドレスと、アドレス領域レジスタ２７６の内容を
比較し、その結果によりシステムバスのドライバのゲー
トを制御する比較回路である。

【０２３０】上記のように構成される二重化メモリシス
テムの入出力制御装置に関する動作概要を、図３５を用
いて説明する。入出力制御装置１７７は二重化メモリシ
ステム対応に設計されたものであり、両側のシステムバ
スに対するアクセスが可能になっている。一方、通常の
入出力制御装置２６０は二重化メモリシステムを意識し
ていない既存のもので、それ自身は１つのシステムバス
への接続のみが可能なため、これを二重化バス変換アダ
プタ２６１によって二重化するとともに、エラーチェッ
クコードの生成、アドレスのチェック等を行い、信頼性
を向上させている。

【０２３１】次に、二重化バス変換アダプタ２６１の詳
細動作を、図３６を用いて説明する。通常の入出力制御
装置２６０は、共にパリティコードを持たないアドレス
信号線２６２−２とデータ信号線２６２−１によって二
重化バス変換アダプタ２６１と接続されており、入出力
制御装置がシステムバス経由でメモリ装置１にアクセス
する場合は、アドレス信号線２６２−２にパリティ生成
回路２６９でパリティコードが付加されてアドレス信号
線２６５となり、ドライバ回路２６３−１を介して両側
のシステムバスにアドレス信号線１３−２ａと１３−２
ｂとして出力される。またデータ信号線２６２−１には
パリティ生成回路２７１でパリティコードが付加され、
データ信号線２６７となり、ドライバ回路３６４−１を
介して両側のシステムバスにアドレス信号線１３−１ａ
と１３−１ｂとして出力される。

【０２３２】一方、二重化されたシステムバスから入出
力制御装置がアクセスされる場合は、システムバスのア
ドレス信号線１３−２ａ及び１３−２ｂはレシーバ回路
２６３−２で入力され、パリティ検査選択回路２７０に
よるパリティチェックの結果、エラーの発生していない
側のアドレス信号２６６が選択され、通常の入出力制御
装置２６０に対するアドレス信号線２６２−２として出
力される。同様にシステムバスのデータ信号線１３−１
ａ及び１３−１ｂはレシーバ回路２６４−２で入力さ
れ、パリティ検査選択回路２７２によるパリティチエッ
クの結果、エラーの発生していない側のデータ信号２６
８が選択され、通常入出力制御装置２６０に対するデー
タ信号線２６２−２として出力される。

【０２３３】パリティ検査選択回路２７０で両側のアド
レス信号線でエラーが検出され、正しいアドレスが選択
できないときは、アドレスエラー信号線２７４が、また
パリティ検査選択回路２７２によって両側のデータ信号
線でエラーが検出され、正しいデータが選択できないと
きにはデータエラー信号線２７５が、各々出力され、Ｏ
Ｒゲート２７３により低レベルの割込み信号が出力され
る。この時、通常の入出力制御装置２６０に対する書込
み、読出し信号線（図示せず）は出力されないので、入
出力制御装置は動作を開始せず、処理装置１のソフトウ
ェアによるリトライ処理を行う。

【０２３４】次に、図３７を用いて、入出力制御装置２
６０のアクセスに制限を設ける動作を説明する。アドレ
ス領域レジスタ２７６は入出力制御装置２６０がアクセ
ス可能なメモリアドレスの範囲を指定するためのもの
で、処理装置１は入出力制御装置２６０に対する入出力
動作の起動に先立ち、アドレス領域レジスタ設定信号２
８２により、データ信号線２６２−１の内容をアドレス
領域レジスタ２７６に設定する。入出力制御装置２６０
が起動されてメモリへの転送が発生すると、入出力制御
装置２６０はアドレス信号線２６２−２にアクセスする
メモリアドレスを出力する。この時比較回路２７８は前
述のアドレス領域レジスタ２７６に設定された範囲内に
あるかどうかを判定し、範囲内であればドライバ出力許
可信号線２７９を“１”にしてシステムバスへのアクセ
スを許可し、範囲外であればドライバ出力許可信号線２
７９を“０”にしてシステムバスへのアクセスを禁止す
る。またＯＲゲート２８１により範囲外のアドレスがア
クセスされた時には、低レベルの割込み信号線９を
“１”にして処理装置に知らせる。

【０２３５】なお上記実施例では、メモリ装置のデータ
チェックコードとしてパリティデータによって説明した
が、これはパリティデータでなくＥＣＣコードであって
も同様に実現できる。

【０２３６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、メモリ装置から読み出したデータのエラーが検出
されれば、ＣＰＵバス切換え信号線によって他方のシス
テムバス制御装置のＣＰＵバス切換え回路が動作し、該
他方のシステムバス制御装置が代行してＣＰＵバスへデ
ータを出力するため、処理装置に読出しデータを送出す
るシステムバス制御装置を転送サイクル単位で切換える
ことができる。そのため読出しデータにエラーが発生し
た時でも性能低下は起きず、正常な時と全く同じタイミ
ングでデータが出力される。また、システムバス制御装
置の片側で書込みデータにパリティエラーが発生し、メ
モリにエラーデータが書き込まれた場合であっても、読
出し時の切換え機能により正常データが保証されるた
め、書込みエラー発生時のハードウェアによるリトライ
処理が不要になる。これらの結果、処理装置側のハード
ウェアを簡素化しつつ、高信頼性を確保することが可能
である。

【０２３７】また本発明によれば、両システムバス制御
装置から出力される前記メモリエラー検出手段の検出結
果に従ってメモリエラー割込み生成手段が割込み信号を
生成するため、処理装置に対するエラーの通知が可能と
なる。

【０２３８】また本発明によれば、信号制御回路がＣＰ
Ｕバスに対する前記システムバス制御装置のデータ出力
回路の３ステートバッファを転送クロックサイクルの一
部の期間に限ってイネーブルにするため、出力回路の切
換え時に発生しやすいバスコンフリクトを回避しつつ、
オーバーヘッドのない高速転送が可能となる。

【０２３９】また本発明によれば、ＣＰＵバス切換え信
号線を互いに他方のシステムバス制御装置の入力部でプ
ルアップ抵抗を介して電源に接続するため、システムバ
ス制御装置の実装有無を検出する実装有無検出信号とし
ても使用することができ、相手のシステムバス制御装置
の実装状態を検出するための特別な信号線が不要とな
る。

【０２４０】また本発明によれば、システムバス制御装
置がマスタ、スレーブの２つのモードを持ち、設定手段
がモードの初期設定をするとともに第二の設定手段がこ
れらのモードを同期して反転するため、デフォルトでデ
ータを送出するシステムバス制御装置を選択するだけで
なく、マスタ側のシステムバス制御装置でエラーが頻発
する場合にはスレーブ側とマスタ側を変更することがで
きる。この結果、エラーの発生しやすいマスタ側を極力
使用しない状態にでき、マスタ側の二重故障発生による
誤動作を未然に防ぐことができ、システムの信頼性が向
上する。

【０２４１】また本発明によれば、前記マスタモードの
システムバス制御装置がデータ送出手段によってＣＰＵ
バスにメモリからの読出しデータを送出し、スレーブモ
ードのシステムバス制御装置の対ＣＰＵバス比較回路が
ＣＰＵバスのデータと自己の内部データを比較して、そ
の結果に従って対ＣＰＵバスエラー割込み生成手段が割
込み信号を生成するため、システムの信頼性が向上す
る。

【０２４２】また本発明によれば、マスタモードのシス
テムバス制御装置の対ＣＰＵバス比較回路がＣＰＵバス
のデータと自己の内部データを比較するため、信頼性が
向上する。また、対ＣＰＵバスエラー割込み生成手段が
その比較結果に応じて割込み信号を生成するため、処理
装置がエラー内容に従った処置をとることが可能とな
る。

【０２４３】また本発明によれば、転送エラー検出手段
が転送中のデータのエラーを検出し、エラーステータス
レジスタがその検出結果を保持するため、エラー箇所の
診断が可能となる。また、ＣＰＵバス切換え回路がエラ
ーステータスレジスタの保持内容に従ってＣＰＵバスに
対するデータの出力許否を決定するため、オーバーヘッ
ドのない切換えが可能となる。この際、データ転送経路
の途中ではパリティチェックを行えばよいため、パリテ
ィ生成回路は処理装置にのみ必要となり、システム全体
の回路構成が簡単になる。

【０２４４】また本発明によれば、エラー検出手段によ
ってメモリ装置から読み出したデータのエラーが検出さ
れたときだけでなく、転送エラー検出手段によって転送
中のデータのエラーが検出されたときにも他方のシステ
ムバス制御装置が代行してＣＰＵバスへデータを出力す
るため、システムの信頼性が向上する。

【０２４５】また本発明によれば、転送エラー検出手段
によって転送中のデータのエラーが検出されれば、転送
エラー割込み生成手段が割込み信号を生成するため、転
送エラーの内容に応じて処理装置が必要な処置をとるこ
とができる。

【０２４６】また本発明によれば、前記システムバス切
換え信号線が互いに他方のシステムバス制御装置の入力
部でプルアップ抵抗を介して電源に接続されるため、シ
ステムバス制御装置の実装有無を検出するために特別な
信号線が不要となる。

【０２４７】また本発明によれば、信号制御回路がシス
テムバスに対する前記システムバス制御装置のデータ出
力回路の３ステートバッファを転送クロックサイクルの
一部の期間に限ってイネーブルにするため、出力回路の
切換え時に発生しやすいバスコンフリクトを回避し、オ
ーバーヘッドのない切換えが可能となる。

【０２４８】また本発明によれば、各メモリ装置のメモ
リエラー検出手段がメモリから読み出したデータのエラ
ーを検出し、その検出結果を他方のメモリ装置に通知す
るため、他方のメモリ装置が代行して自装置のメモリか
ら読み出したデータをシステムバスへ出力することがで
き、切換えに際してオーバーヘッドが発生しない。

【０２４９】また本発明によれば、メモリエラー割込み
生成手段が前記メモリエラー検出手段の検出結果に従っ
て割込み信号を生成するため、エラーの内容に応じて処
理装置が必要な処置をとることができる。

【０２５０】また本発明によれば、信号制御回路がシス
テムバスに対する前記メモリ装置のデータ出力回路の３
ステートバッファを転送クロックサイクルの一部の期間
に限ってイネーブルにするため、出力回路の切換え時に
発生しやすいバスコンフリクトを回避し、オーバーヘッ
ドのない切換えが可能となる。

【０２５１】また本発明によれば、前記メモリエラー検
出信号線が互いに他方のメモリ装置の入力部でプルアッ
プ抵抗を介して電源に接続されるため、メモリ装置の実
装有無を検出する特別な信号線が不要となる。

【０２５２】また本発明によれば、各システムバス制御
装置の制御装置エラー検出手段がシステムバスに出力さ
れるデータのエラーを検出し、モード設定回路がその検
出結果に従って自装置の動作モードを４つのモードに設
定するため、バスに対するデータの出力制御を適切に行
うことができ、メモリの診断が容易になる。また、シス
テム動作を停止することなく故障部分の修理交換及び二
重化動作への復旧処理を容易に行うことができる。

【０２５３】また本発明によれば、各メモリ装置のメモ
リエラー検出手段がメモリから読み出したデータのエラ
ーを検出し、モード設定回路がその検出結果に従って自
装置の動作モードを４モードに設定するため、バスに対
するデータの出力制御を適切に行うことができ、メモリ
の診断が容易になる。また、システム動作を停止するこ
となく故障部分の修理交換及び二重化動作への復旧処理
を容易に行うことができる。

【０２５４】また本発明によれば、設定手段、第二の設
定手段、第三の設定手段が両システムバス制御装置及び
両メモリ装置のモードを適宜設定するため、エラー発生
時の装置切換え、エラーの診断、装置の交換等の作業が
容易になる。

【０２５５】また本発明によれば、前記メモリ装置のシ
ステムバスエラー検出回路が自装置の接続されるシステ
ムバスのエラーを検出し、システムバス選択手段がシス
テムバスエラー検出回路の出力に従ってエラーのないシ
ステムバスを選択するため、両システムバス制御装置の
少なくとも一方が正常であれば、システムとしての動作
を継続することができる。このときも装置の切換えに伴
うオーバーヘッドが生じず、システムの性能が低下しな
い。

【０２５６】また本発明によれば、モードＡのシステム
バス制御装置がメモリから読み出したデータをＣＰＵバ
スに対して送出する一方、モードＢのシステムバス制御
装置がモードＡのシステムバス制御装置の送出したＣＰ
Ｕバスのデータと自装置の内部データを比較し、その比
較結果に従って割込み信号を生成するため、システムの
信頼性が向上する。

【０２５７】また本発明によれば、前記モードＡのシス
テムバス制御装置もＣＰＵバスのデータと自装置の内部
のデータを比較し、その比較結果に従って割込み信号を
生成するため、エラーがダブルチェックされ、システム
の信頼性が向上する。

【０２５８】また本発明によれば、前記各システムバス
制御装置がメモリに対するデータ書込み時に両システム
バスに送出されるデータを比較し、メモリ装置データ比
較回路がメモリからのデータ読出し時に両システムバス
に出力されるデータを比較すし、それぞれの比較結果が
割込み信号として生成されるため、エラーの箇所、状況
に応じて必要な処置をとることができる。

【０２５９】また本発明によれば、前記の各メモリ装置
のシステムバスデータ比較回路がデータの書込み時及び
読出し時に両システムバスのデータを比較し、システム
バスエラー割込み生成手段がその比較結果を割込み信号
として生成するため、エラーの状況に応じて処理装置が
必要な処置をとることができる。

【０２６０】また本発明によれば、メモリ装置Ａ及びＢ
が独立して書込み許可フラグ、読出し許可フラグを持
ち、かつアドレス判別回路が現アドレスに対するアクセ
スの対象を判別する結果、各メモリ装置はアクセスが自
装置に及ぶ場合を適切に判定することができ、診断等の
処理が容易になる。

【０２６１】また本発明によれば、状態定義手段が前記
書込み許可フラグ、読出し許可フラグの組合せに従って
各メモリ装置の状態を定義し、状態遷移手段が処理装置
による設定に従って各メモリ装置を各状態間で遷移させ
るため、各メモリ装置の初期設定、エラー発生時の切換
え等を適切に行うことができる。

【０２６２】また本発明によれば、メモリ装置Ａ及びＢ
の共通アクセス空間指定レジスタがメモリ装置Ａとメモ
リ装置Ｂがともにアクセス対象となる共通アクセス空間
を指定し、個別空間アクセス指定レジスタがメモリ装置
Ａまたはメモリ装置Ｂのいずれか一方がアクセス対象と
なる個別アクセス空間を指定する結果、的確なメモリの
状態管理が可能となる。さらに入出力制御装置故障時の
診断時に保護動作状態を使用すれば、入出力制御装置の
誤動作によるメモリ破壊を防止できる。

【０２６３】また本発明によれば、設定手段、第二の設
定手段、第三の設定手段によって各メモリ装置の共通ア
クセス空間指定レジスタおよび個別空間指定レジスタの
値を適宜設定するため、二重化動作だけでなく、二重化
動作を必要としない場合（高信頼性がさほど要求されな
い場合）にあっては、各メモリ装置を別々に使用するこ
とによって使用可能なメモリ容量の倍増を可能とする。

【０２６４】また本発明によれば、エラー注入手段が各
メモリ装置の任意領域に擬似的なエラーを注入するた
め、装置の切換えを強制的に発生させることができ、ま
たエラーの注入された領域を適宜アクセスすることによ
ってエラー検出回路、バス切換え回路及び割込み生成回
路の動作を確認することができるため、信頼性が向上す
る。

【０２６５】また本発明によれば、注入値設定手段が前
記エラー注入手段によってエラーの注入される領域のア
ドレス及び注入されるデータの値を両メモリ装置で異な
る値に設定するため、エラーが強制的に発生させられた
メモリ装置の識別が可能となり、装置の診断が容易にな
る。

【０２６６】また本発明によれば、前記のメモリ装置の
一方ががシステムバスのアドレスエラーを検出したと
き、他方のメモリ装置が自装置でエラーのないアドレス
を記憶するため、後の修復処理において、修復すべきア
ドレスを特定することができる。さらに、アドレスエラ
ーが検出されたメモリ装置において、自メモリへの書込
みが禁止されるため、誤って指定されたアドレスのデー
タが破壊される事態を回避することができる。

【０２６７】また本発明によれば、システムアドレスエ
ラー割込み生成手段がシステムアドレスエラー検出手段
における検出結果に従って割込み信号を生成するため、
エラー修復手段がこの割込み信号に従って前記エラーア
ドレス記憶手段に格納されたアドレスをもとにエラー修
復を行うことができる。

【０２６８】また本発明によれば、メモリから読み出さ
れたデータのエラーが検出されるたびにエラー累積カウ
ンタがインクリメントされ、一方、エラー回数比較回路
がシステムとして許容されるエラー回数の上限を保持す
るエラー回数上限値レジスタと前記エラー累積カウンタ
の値とを比較するため、処理動作中メモリにおけるエラ
ー発生頻度を常に監視することができる。

【０２６９】また本発明によれば、エラー回数割込み生
成手段が前記エラー回数比較回路における比較結果に従
って割込み信号を生成するため、エラー発生頻度に応じ
て処理装置が必要な処置をとることができる。この際、
エラーが修復可能な範囲であれば修復処理を行い、エラ
ーが多発する場合は該メモリ装置を切り離し、度重なる
エラー修復によるシステムの性能低下を防ぐことができ
る。また本発明によれば、二重化バス変換アダプタが一
対のシステムバスからいずれか一方のシステムバスを電
気的に選択し、選択されたシステムバスを電気的に入出
力制御装置に接続するため、二重化されていない従来タ
イプの入出力制御装置であっても、二重化されたシテス
ムバスに接続して使用することができる。

【０２７０】また本発明によれば、前記の二重化バス変
換アダプタがシステムバスのエラーを検出し、エラーの
ないシステムバスを選択する一方、入出力制御装置から
システムバスへ送出されるデータ及びアドレス信号に対
するエラーチェックコードを生成するため、二重化され
ていない従来タイプの入出力制御装置を接続するときで
あっても、システム全体の信頼性を損なうおそれがな
い。

【０２７１】また本発明によれば、前記二重化バス変換
アダプタが両方のシステムバスでエラーが発生したとき
割込み信号を生成するため、入出力制御装置を接続すべ
きシステムバスを特定できない事態の発生が処理装置に
通知され、処理装置が必要な処置をとることができる。

【０２７２】また本発明によれば、前記二重化バス変換
アダプタのアドレス領域レジスタが入出力制御装置がア
クセスできるシステムバス上のアドレス範囲が設定され
るため、アクセス許可領域以外に対する入出力制御装置
によるアクセスを排除することができる。このため、転
送バッファ以外のメモリ領域の破壊が回避され、仮に信
頼性の低い従来タイプの入出力制御装置を接続しても、
システムの信頼性低下を最小限に抑えることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る二重化メモリシス
テムの全体構成を示すブロック図である。

【図２】図１中のエラー検出回路６及びＣＰＵバス切
換え回路７の構成を示す図である。

【図３】図１中、エラー発生状況とＣＰＵバス切換え
信号線１２、割込み信号線９、１０の相関を示す図であ
る。

【図４】図２の回路の動作を示すタイミング図であ
る。

【図５】図２の回路中、データ信号１８とゲート信号
３２のタイミングを示す図である。

【図６】図１中のマスタ決定回路５の詳細を示す図で
ある。

【図７】図６のマスタ決定回路５の動作を示すタイミ
ング図である。

【図８】本発明の第２実施例に係る二重化メモリシス
テムのシステムバス制御回路を示す図である。

【図９】図８中の回路の一部分が故障した時の動作を
示す図である。

【図１０】本発明の第２実施例に係るシステムバス制
御回路の変型例である。

【図１１】図１０中の回路の一部分が故障した時の動
作を示す図である。

【図１２】本発明の第３実施例に係る二重化メモリシ
ステムのエラー検出回路とステータスレジスタの配置を
示す図である。

【図１３】図１２における二重化メモリシステムのメ
モリ書込み時の故障箇所判定の方法を示す図である。

【図１４】図１２における二重化メモリシステムのメ
モリ読出し時の故障箇所判定の方法を示す図である。

【図１５】本発明の第４実施例に係る二重化メモリシ
ステムの全体構成を示すブロック図である。

【図１６】図１５中のシステムバス制御装置３に内蔵
されるシステムバス切換え回路８２のシステムバス１３
への出力切り換え部分を示す図である。

【図１７】図１５中のメモリ装置４に内蔵されるシス
テムバス切換え回路８３のシステムバス１３からの入力
切換え部分を示す図である。

【図１８】図１５中の二重化メモリシステムにおける
処理装置がメモリ装置へ書込みを行う際のデータバスの
切り換えを示した図である。

【図１９】図１５中の二重化メモリシステムにおける
処理装置がメモリ装置からの読出しを行う際のデータバ
スの切り換えを示した図である。

【図２０】本発明の第５実施例に係る二重化メモリシ
ステムの全体構成を示すブロック図である。

【図２１】図２０中のシステムバス制御装置３のＣＰ
Ｕバス周辺の構成図である。

【図２２】図２０中のシステムバス制御装置３のシス
テムバス周辺の構成図である。

【図２３】図２０中のシステムバス制御装置３に内蔵
されるモード設定回路１００の詳細図である。

【図２４】図２３の回路の動作を示すタイミング図で
ある。

【図２５】図２０中のメモリ装置におけるモードの遷
移を示す図である。

【図２６】本発明の第６実施例に係る二重化メモリシ
ステムの全体構成を示すブロック図である。

【図２７】図２６中のメモリ装置４の内部構成を示す
図である。

【図２８】図２６中のアドレス判別回路１７２の詳細
を示す図である。

【図２９】メモリ装置４のアドレス空間の割付を示す
図である。

【図３０】許可フラグの組合せによるメモリ装置４の
状態遷移を示す図である。

【図３１】図２６中のエラー注入回路１７３によるメ
モリ内部のエラー注入状態を示す図である。

【図３２】本発明の第６実施例にアドレスエラー検出
機能を付加した二重化メモリシステムの全体構成を示す
ブロック図である。

【図３３】図３２中のメモリ装置４の内部構成を示す
図である。

【図３４】本発明の第７実施例に係るデータエラー検
出の方式を示す図である。

【図３５】本発明の第８実施例に係る二重化バス変換
アダプタ２６１を含んだ二重化メモリシステムの全体構
成を示すブロック図である。

【図３６】図３５中の二重化バス変換アダプタ２６１
の内部構造を示す図である。

【図３７】図３６においてアドレス領域レジスタ２７
６を付加した二重化バス変換アダプタ２６１を示す図で
ある。

【符号の説明】

１処理装置（ＣＰＵ）、２制御ＲＯＭ、３システ
ムバス制御装置、４メモリ装置、５マスタ決定回路、
６エラー検出回路、７ＣＰＵバス切替え回路、８
ＣＰＵデータバス、９低レベルの割込み、１０高レ
ベルの割込み、１１ＣＰＵアドレスバス、１２ＣＰ
Ｕバス切替え信号線、１３システムバス、１９エラ
ー検出回路、２０正常信号線、２１マスタモード入
力信号線、３０データ出力タイミングクロック信号、
３１３ステートバッファ、３４プルアップ抵抗、３
５ＥＸＯＲゲート、３６ＡＮＤゲート、３８マス
タ切替え信号線、４１マスタモードの出力信号線、４
２リセット信号線、５１データ比較回路、５３比
較エラー信号線、６０〜６２ドライバ／レシーバ、６
３パリティ生成回路、６４〜６６パリティ検査回
路、６７〜６９ステータスレジスタ、７０システム
バス制御装置内部バス、７１メモリ、７２メモリ装置
内部バス、７３選択回路、７８入力データ切替え信
号線、８０，８５エラー検出回路、８１システムバ
ス切替え信号線、８２，８３システムバス切替え回
路、８４メモリエラー検出信号線、１００〜１０２
モード設定回路、１０３モード設定信号線、１０４，
１０５比較回路、１０６Ａバス許可信号線、１０７
Ｂバス許可信号線、１１３比較エラー信号線、１２
０モード設定データ信号線、１２１セレクタ回路、
１２３，１２５モードラッチ、１４０電源投入処
理、１４１，１４６，１４８モードＤ状態、１４２
診断処理、１４３，１５１モードＡ状態、１４４，１
５２通常動作、１４５故障発生、１４７修理交換
処理、１４９診断処理、１５０メモリコピー処理、
１５３，１６１モードＢ状態、１５６モードＣ状
態、１５７通常動作、１６２メモリ書き込み信号、
１６３パリティ生成許可信号線、１７０パリティ許
可フラグ、１７２アドレス判別回路、１７３エラー
注入回路、１７４エラーアドレスレジスタ、１７５
エラーアドレス信号線、１７６アドレスエラー検出回
路、１７７入出力制御装置、１８０電源遮断状態、
１８１切離し動作状態、１８３正常動作状態、１８
４修復動作状態、１８５保護動作状態、１８６カー
ド挿入／電源投入操作、１８７カード取外し／電源遮
断操作、１８８メモリ診断動作、１８９電源投入時
診断完了、１９０エラー無し／単一データエラー動作、
１９１重複データエラー発生、１９２アドレスエラー
発生、１９３修復完了、１９４メモリコピー動作、
１９５修復不可能エラー発生、１９６診断終了、１９
７保護モード切替え、２００メモリ空間、２０１
Ｉ／Ｏ空間、２０２共通アクセス空間、２０３個別
アクセス空間、２０６Ｉ／Ｏ空間Ａ、２０７Ｉ／Ｏ
空間Ｂ、２０８メモリ空間Ａ、２０９メモリ空間
Ｂ、２１０共通空間書き込み、２１１個別空間書き
込み、２１２共通空間読み出し、２１３個別空間読
み出し、２１４読み出し許可信号線、２１５書き込み
許可信号線、２２２ドライバゲート信号線、２２３
メモリ読み出しデータ信号線、２２５フラグ書き込み
信号線、２２６メモリ書き込みデータ信号線、２２８
共通空間アクセス信号、２２９個別空間アクセス信
号、２３０Ｉ／Ｏアドレス判定回路、２３１共通空
間指定レジスタ、２３２個別空間指定レジスタ、２３
３，２３４比較回路、２３５共通空間指定レジスタ
設定信号線、２３６個別空間指定レジスタ信号線、２
３９パリティ生成回路、２４０アドレスレシーバ、
２４１エラー上限値レジスタ、２４４エラー上限値
レジスタ設定信号線、２４５エラー検出回路、２４６
エラー検出信号線、２４７エラー累積カウンタ、２
４８累積カウンタ出力信号線、２４９比較回路、２
５１入力アドレス信号線、２５３エラーアドレス出力
信号線、２５４セレクタ回路、２５６エラー訂正信
号線、２６０入出力制御装置、２６１二重化バス変
換アダプタ、２６２変換バス信号線、２６３アドレ
スドライバ／レシーバ回路、２６４データドライバ／
レシーバ回路、２６５アドレス信号線、２６６アド
レス入力信号線、２６７データ信号線、２６８デー
タ入力信号線、２６９アドレスパリティ生成回路、２
７０アドレスパリティ生成／選択回路、２７１デー
タパリティ生成回路、２７２データパリティ生成回路
／選択回路、２７４アドレスエラー信号線、２７５
データエラー信号線、２７６アドレス領域レジスタ、
２７７アドレス領域信号線、２７８比較回路、２７９
ドライバ出力許可信号線、２８２アドレス領域レジ
スタ設定信号線。

Claims

【特許請求の範囲】

【請求項１】各種の処理を行う処理装置と、この処理
装置にＣＰＵバスを介して接続された一対のシステムバ
ス制御装置と、この一対のシステムバス制御装置にそれ
ぞれ接続された一対のシステムバスと、この一対のシス
テムバスにそれぞれ接続された一対のメモリ装置と、を
含み、処理装置における書込み動作時には、システムバ
ス制御装置は一対のメモリ装置に同時に処理装置からの
データを書き込み、処理装置における読出し動作時に
は、いずれか一方のシステムバス制御装置が対応するメ
モリ装置から読み出したデータを処理装置に送出する二
重化メモリシステムにおいて、各システムバス制御装置は、メモリ装置から読み出したデータのエラーを検出するメ
モリエラー検出手段と、メモリエラー検出手段の検出結果を他方のシステムバス
制御装置に通知するＣＰＵバス切換え信号線と、他方のシステムバス制御装置から通知されるＣＰＵバス
切換え信号線に従って、メモリ装置から読み出したデー
タをＣＰＵバスへ出力するＣＰＵバス切換え回路と、を備えたことを特徴とする二重化メモリシステム。
【請求項２】請求項１に記載の二重化メモリシステム
において、該システムは、前記メモリエラー検出手段の検出結果に従って割込み信
号を生成するメモリエラー割込み生成手段を有すること
を特徴とする二重化メモリシステム。
【請求項３】請求項１に記載の二重化メモリシステム
において、ＣＰＵバスに対する前記システムバス制御装置のデータ
出力回路は３ステートバッファで構成され、かつ該シス
テムは、転送クロックサイクルの一部の期間に限って前記３ステ
ートバッファのイネーブル信号を有効にする信号制御回
路を有することを特徴とする二重化メモリシステム。
【請求項４】請求項１に記載の二重化メモリシステム
において、前記ＣＰＵバス切換え信号線は、互いに他方のシステム
バス制御装置の入力部でプルアップ抵抗を介して電源に
接続されることを特徴とする二重化メモリシステム。
【請求項５】請求項１に記載の二重化メモリシステム
において、前記システムバス制御装置はマスタモードとスレーブモ
ードの２つのモードを有し、かつ該システムは、システム起動時にシステムバス制御装置の一方をマスタ
モードに、他方をスレーブモードに設定する設定手段
と、その設定手段によってモード設定された両システムバス
制御装置のモードを同期して反転させる第二の設定手段
と、を有することを特徴とする二重化メモリシステム。
【請求項６】請求項５に記載の二重化メモリシステム
において、前記マスタモードのシステムバス制御装置は、メモリから読み出したデータをＣＰＵバスに送出するデ
ータ送出手段を有し、前記スレーブモードのシステムバス制御装置は、マスタモードのシステムバス制御装置が送出したＣＰＵ
バスのデータと自己の内部データを比較する対ＣＰＵバ
ス比較回路と、その比較回路における比較結果に従って割込み信号を生
成する対ＣＰＵバスエラー割込み生成手段と、を備えたことを特徴とする二重化メモリシステム。
【請求項７】請求項６に記載の二重化メモリシステム
において、前記マスタモードのシステムバス制御装置は、ＣＰＵバスのデータと自己の内部データを比較する対Ｃ
ＰＵバス比較回路と、その比較回路における比較結果に従って割込み信号を生
成する対ＣＰＵバスエラー割込み生成手段を備えたこと
を特徴とする二重化メモリシステム。
【請求項８】各種の処理を行う処理装置と、この処理
装置にＣＰＵバスを介して接続された一対のシステムバ
ス制御装置と、この一対のシステムバス制御装置にそれ
ぞれ接続された一対のシステムバスと、この一対のシス
テムバスにそれぞれ接続された一対のメモリ装置と、を
含み、処理装置における書込み動作時には、システムバ
ス制御装置は一対のメモリ装置に同時に処理装置からの
データを書き込み、処理装置における読出し動作時に
は、いずれか一方のシステムバス制御装置が対応するメ
モリ装置から読み出したデータを処理装置に送出する二
重化メモリシステムにおいて、各システムバス制御装置は、データが転送される経路上に配置されて転送中のデータ
のエラーを検出する転送エラー検出手段と、転送エラー検出手段と一対一に設けられ、転送エラー検
出手段によるチェックの結果を保持するエラーステータ
スレジスタと、エラーステータスレジスタの保持内容に従って、メモリ
装置から読み出したデータのＣＰＵバスへの出力許否を
決定するＣＰＵバス切換え回路と、を有することを特徴とする二重化メモリシステム。
【請求項９】各種の処理を行う処理装置と、この処理
装置にＣＰＵバスを介して接続された一対のシステムバ
ス制御装置と、この一対のシステムバス制御装置にそれ
ぞれ接続された一対のシステムバスと、この一対のシス
テムバスにそれぞれ接続された一対のメモリ装置と、を
含み、処理装置における書込み動作時には、システムバ
ス制御装置は一対のメモリ装置に同時に処理装置からの
データを書き込み、処理装置における読出し動作時に
は、いずれか一方のシステムバス制御装置が対応するメ
モリ装置から読み出したデータを処理装置に送出する二
重化メモリシステムにおいて、各システムバス制御装置は、メモリ装置から読み出したデータのエラーを検出するメ
モリエラー検出手段と、メモリエラー検出手段の検出結果を他方のシステムバス
制御装置に通知するＣＰＵバス切換え信号線と、他方のシステムバス制御装置から通知されるＣＰＵバス
切換え信号線に従って、メモリ装置から読み出したデー
タをＣＰＵバスへ出力するＣＰＵバス切換え回路と、処理装置から転送される書込みデータ及び自装置内部で
転送中のデータのエラーを検出する転送エラー検出手段
と、転送エラー検出手段の検出結果を他方のシステムバス制
御装置に通知するシステムバス切換え信号線と、を備えたことを特徴とする二重化メモリシステム。
【請求項１０】請求項９に記載の二重化メモリシステ
ムにおいて、該システムは、前記転送エラー検出手段の検出結果に従って割込み信号
を生成する転送エラー割込み生成手段、を有することを特徴とする二重化メモリシステム。
【請求項１１】請求項９に記載の二重化メモリシステ
ムにおいて、前記システムバス切換え信号線は、互いに他方のシステ
ムバス制御装置の入力部でプルアップ抵抗を介して電源
に接続されることを特徴とする二重化メモリシステム。
【請求項１２】請求項９に記載の二重化メモリシステ
ムにおいて、システムバスに対するシステムバス制御装置のデータ出
力回路は３ステートバッファで構成され、かつ該システ
ムは、転送クロックサイクルの一部の期間に限って前記３ステ
ートバッファのイネーブル信号を有効にする信号制御回
路を有することを特徴とする二重化メモリシステム。
【請求項１３】請求項９に記載の二重化メモリシステ
ムにおいて、各メモリ装置は、メモリから読み出したデータのエラーを検出するメモリ
エラー検出手段と、メモリエラー検出手段の検出結果を他方のメモリ装置に
通知するメモリエラー検出信号線と、他方のメモリ装置から通知されるメモリエラー検出信号
線に従ってメモリから読み出したデータをシステムバス
へ出力するシステムバス切換え回路と、を備えたことを特徴とする二重化メモリシステム。
【請求項１４】請求項１３に記載の二重化メモリシス
テムにおいて、該システムは、前記メモリエラー検出手段の検出結果に従って割込み信
号を生成するメモリエラー割込み生成手段、を有することを特徴とする二重化メモリシステム。
【請求項１５】請求項１３に記載の二重化メモリシス
テムにおいて、システムバスに対する各メモリ装置のデータ出力回路は
３ステートバッファで構成され、かつ該システムは、転送クロックサイクルの一部の期間に限って前記３ステ
ートバッファのイネーブル信号を有効にする信号制御回
路を有することを特徴とする二重化メモリシステム。
【請求項１６】請求項１３に記載の二重化メモリシス
テムにおいて、前記メモリエラー検出信号線は、互いに他方のメモリ装
置の入力部でプルアップ抵抗を介して電源に接続される
ことを特徴とする二重化メモリシステム。
【請求項１７】各種の処理を行う処理装置と、この処
理装置にＣＰＵバスを介して接続された一対のシステム
バス制御装置と、この一対のシステムバス制御装置にそ
れぞれ接続された一対のシステムバスと、この一対のシ
ステムバスの両方に接続された一対のメモリ装置と、を
含み、処理装置における書込み動作時には、システムバ
ス制御装置は一対のメモリ装置に同時に処理装置からの
データを書き込み、処理装置における読出し動作時に
は、いずれか一方のシステムバス制御装置が対応するメ
モリ装置から読み出したデータを処理装置に送出する二
重化メモリシステムにおいて、各システムバス制御装置は、システムバスに出力されるデータのエラーを検出する制
御装置エラー検出手段と、制御装置エラー検出手段による検出結果と組み合わされ
ることによって、自装置の動作モードを設定するための
モード設定回路と、を有し、以下４つのモードで動作状態が定義されることを特徴と
する二重化メモリシステム。ａ）モードＡ制御装置エラー検出手段でエラーが検出
されていない時はデータをシステムバスＡに出力し、エ
ラーが検出された場合はバスへの出力を停止し、エラー
を検出していない側のシステムバス制御装置が代行して
両側のシステムバスに出力する。ｂ）モードＢ制御装置エラー検出手段でエラーが検出
されていない時はデータをシステムバスＢに出力し、エ
ラーが検出された場合はバスへの出力を停止し、エラー
を検出していない側のシステムバス制御装置が代行して
両側のシステムバスに出力する。ｃ）モードＣ制御装置エラー検出手段でエラーが検出
されていない時はデータを両側のシステムバスに出力
し、エラーが検出された場合は出力を停止する。ｄ）モードＤいずれのシステムバスにもデータを出力
しない。
【請求項１８】各種の処理を行う処理装置と、この処
理装置にＣＰＵバスを介して接続された一対のシステム
バス制御装置と、この一対のシステムバス制御装置にそ
れぞれ接続された一対のシステムバスと、この一対のシ
ステムバスの両方に接続された一対のメモリ装置と、を
含み、処理装置における書込み動作時には、システムバ
ス制御装置は一対のメモリ装置に同時に処理装置からの
データを書き込み、処理装置における読出し動作時に
は、いずれか一方のシステムバス制御装置が対応するメ
モリ装置から読み出したデータを処理装置に送出する二
重化メモリシステムにおいて、各メモリ装置は、メモリから読み出されたデータのエラーを検出するメモ
リエラー検出手段と、メモリエラー検出手段による検出結果と組み合わされる
ことによって、自装置の動作モードを設定するためのモ
ード設定回路と、を有し、以下４つのモードで動作状態が定義されることを特徴と
する二重化メモリシステム。ａ）モードＡメモリエラー検出手段でエラーが検出さ
れていない時はデータをシステムバスＡに出力し、エラ
ーが検出された場合はバスへの出力を停止し、エラーを
検出していない側のメモリ装置が代行して両側のシステ
ムバスに出力する。ｂ）モードＢメモリエラー検出手段でエラーが検出さ
れていない時はデータをシステムバスＢに出力し、エラ
ーが検出された場合はバスへの出力を停止し、エラーを
検出していない側のメモリ装置が代行して両側のシステ
ムバスに出力する。ｃ）モードＣメモリエラー検出手段でエラーが検出さ
れていない時はデータを両側のシステムバスに出力し、
エラーが検出された場合は出力を停止する。ｄ）モードＤいずれのシステムバスにもデータを出力
しない。
【請求項１９】請求項１７、請求項１８のいずれかに
記載の二重化メモリシステムにおいて、該システムは、システム起動時に両システムバス制御装置及び両メモリ
装置をともにモードＤに設定する設定手段と、その設定手段によってモード設定された両装置のいずれ
か一方をモードＡに、他方をモードＢにそれぞれ再設定
する第二の設定手段と、第二の設定手段によってモード設定された両装置のいず
れか一方をモードＣに、他方をモードＤにそれぞれ再設
定する第三の設定手段と、を備えたことを特徴とする二重化メモリシステム。
【請求項２０】請求項１７、請求項１８のいずれかに
記載の二重化メモリシステムにおいて、前記メモリ装置は、自装置が接続されるシステムバスの
エラーを検出するシステムバスエラー検出回路と、シス
テムバスエラー検出回路の出力に従って正常なシステム
バスを選択するシステムバス選択手段とを有し、該システムは、両システムバス制御装置の少なくとも一
方が正常であればシステム動作を継続するための継続動
作モード設定手段を有することを特徴とする二重化メモ
リシステム。
【請求項２１】請求項１７に記載の二重化メモリシス
テムにおいて、前記の各システムバス制御装置は、ＣＰＵバスのデータ
と自装置の内部データを比較するための対ＣＰＵバス比
較回路を有し、モードＡのシステムバス制御装置は、メモリから読み出
したデータをＣＰＵバスに対して送出するデータ送出手
段を有し、モードＢのシステムバス制御装置は、モードＡのシステ
ムバス制御装置が送出したＣＰＵバスのデータと自装置
の内部データを比較する対ＣＰＵバス比較回路と、その
比較回路における比較結果に従って割込み信号を生成す
る対ＣＰＵバスエラー割込み生成手段と、を有することを特徴とする二重化メモリシステム。
【請求項２２】請求項２１に記載の二重化メモリシス
テムにおいて、前記モードＡのシステムバス制御装置は、ＣＰＵバスのデータと自装置の内部のデータを比較する
対ＣＰＵバス比較回路と、その比較回路における比較結果に従って割込み信号を生
成する対ＣＰＵバスエラー割込み生成手段と、を備えたことを特徴とする二重化メモリシステム。
【請求項２３】請求項１７に記載の二重化メモリシス
テムにおいて、前記の各システムバス制御装置は、メモリに対するデータ書込み時に両システムバス制御装
置が両システムバスに送出するデータを比較する制御装
置データ比較回路と、メモリからのデータ読出し時に両メモリ装置が両システ
ムバスに出力するデータを比較するメモリ装置データ比
較回路と、これらの比較回路における比較結果を割込み信号として
生成する装置比較エラー割込み生成手段と、を備えることを特徴とする二重化メモリシステム。
【請求項２４】請求項１８に記載の二重化メモリシス
テムにおいて、前記の各メモリ装置は、データの書込み時及び読出し時に両システムバスのデー
タを比較するシステムバスデータ比較回路と、その比較回路による比較結果を割込み信号として生成す
るシステムバスエラー割込み生成手段と、を備えることを特徴とする二重化メモリシステム。
【請求項２５】各種の処理を行う処理装置と、この処
理装置にＣＰＵバスを介して接続された一対のシステム
バス制御装置と、この一対のシステムバス制御装置にそ
れぞれ接続された一対のシステムバスと、それぞれがこ
の一対のシステムバスの両方に接続された一対のメモリ
装置Ａ及びＢと、を含み、処理装置における書込み動作
時には、システムバス制御装置は一対のメモリ装置に同
時に処理装置からのデータを書き込み、処理装置におけ
る読出し動作時には、いずれか一方のシステムバス制御
装置が対応するメモリ装置から読み出したデータを処理
装置に送出する二重化メモリシステムにおいて、メモリ装置Ａ及びＢはそれぞれ、メモリに対する書き込みを許可する書込み許可フラグ
と、メモリからの読み出しを許可する読出し許可フラグと、現アドレスに対するアクセスの対象を判別するアドレス
判別回路と、を有し、アドレス判別回路による判別結果と書込み許可フラグ及
び読出し許可フラグの組合せに応じてデータの書込みま
たは読出しを行うことを特徴とする二重化メモリシステ
ム。
【請求項２６】請求項２５に記載の二重化メモリシス
テムにおいて、該システムは、前記書込み許可フラグ及び読出し許可フラグの組合せに
従って前記の各メモリ装置の状態を定義する状態定義手
段と、処理装置による設定に従い、各メモリ装置を状態定義手
段において定義された各状態間で遷移させる状態遷移手
段と、を備えたことを特徴とする二重化メモリシステム。
【請求項２７】請求項２５に記載の二重化メモリシス
テムにおいて、前記のメモリ装置Ａ及びＢはそれぞれ、メモリ装置Ａとメモリ装置Ｂがともにアクセス対象とな
る共通アクセス空間を指定する共通アクセス空間指定レ
ジスタと、メモリ装置Ａまたはメモリ装置Ｂのいずれか一方がアク
セス対象となる個別アクセス空間を指定する個別空間ア
クセス指定レジスタと、を備えたことを特徴とする二重化メモリシステム。
【請求項２８】請求項２７に記載の二重化メモリシス
テムにおいて、該システムは、メモリ装置Ａとメモリ装置Ｂの共通アクセス空間指定レ
ジスタの値を同じアドレスに設定する設定手段と、メモリ装置Ａの個別空間指定レジスタの値とメモリ装置
Ｂの個別空間指定レジスタの値を異なったアドレスに設
定する第二の設定手段と、これらの設定手段によって設定されたアドレスを任意の
タイミングで再設定する第三の設定手段と、を備え、メモリ装置を追加することなく使用可能なメモリ容量の
倍増を可能とすることを特徴とする二重化メモリシステ
ム。
【請求項２９】請求項２５に記載の二重化メモリシス
テムにおいて、該システムは、各メモリ装置の任意領域に擬似的なエラーを注入するエ
ラー注入手段と、エラーの注入された領域をアクセスしてエラーの状態を
検査するエラー状態検査手段と、を有し、システム各部の機能確認を可能とすることを特徴とする
二重化メモリシステム。
【請求項３０】請求項２９に記載の二重化メモリシス
テムにおいて、該システムは、前記エラー注入手段によってエラーが注入される領域の
アドレス及び注入されるデータの値を両メモリ装置で異
なる値に設定する注入値設定手段、を有することを特徴とする二重化メモリシステム。
【請求項３１】請求項２５に記載の二重化メモリシス
テムにおいて、前記の各メモリ装置は、システムバスのアドレスエラーを検出するシステムアド
レスエラー検出手段と、システムアドレスエラー検出手段の検出結果を他方のメ
モリ装置に通知するエラーアドレス信号線と、他方のメモリ装置から通知されるエラーアドレス信号線
の状態に従い、他方のメモリ装置でエラーが発生した
際、自装置でエラーのないアドレスを記憶するエラーア
ドレス記憶手段と、自装置でアドレスエラーが検出された際、自装置のメモ
リへの書込みを禁止する書込み禁止手段と、を備えたことを特徴とする二重化メモリシステム。
【請求項３２】請求項３１に記載の二重化メモリシス
テムにおいて、該システムは、前記システムアドレスエラー検出手段における検出結果
に従って割込み信号を生成するシステムアドレスエラー
割込み生成手段と、システムアドレスエラー割込みが発生したときに前記エ
ラーアドレス記憶手段に格納されたアドレスをもとにエ
ラー修復を行うエラー修復手段と、を備えたことを特徴とする二重化メモリシステム。
【請求項３３】各種の処理を行う処理装置と、この処
理装置にＣＰＵバスを介して接続された一対のシステム
バス制御装置と、この一対のシステムバス制御装置にそ
れぞれ接続された一対のシステムバスと、それぞれがこ
の一対のシステムバスの両方に接続された一対のメモリ
装置と、を含み、処理装置における書込み動作時には、
システムバス制御装置は一対のメモリ装置に同時に処理
装置からのデータを書き込み、処理装置における読出し
動作時には、いずれか一方のシステムバス制御装置が対
応するメモリ装置から読み出したデータを処理装置に送
出する二重化メモリシステムにおいて、該システムは、メモリから読み出したデータのエラーを検出するメモリ
エラー検出手段と、メモリエラー検出手段の出力によりインクリメントされ
るエラー累積カウンタと、システムとして許容されるエラー回数の上限を保持する
エラー回数上限値レジスタと、エラー累積カウンタの値と上記エラー上限値レジスタの
値とを比較するエラー回数比較回路と、を備えたことを特徴とする二重化メモリシステム。
【請求項３４】請求項３３に記載の二重化メモリシス
テムにおいて、該システムは、前記エラー回数比較回路における比較結果に従って割込
み信号を生成するエラー回数割込み生成手段を有するこ
とを特徴とする二重化メモリシステム。
【請求項３５】各種の処理を行う処理装置と、この処
理装置にＣＰＵバスを介して接続された一対のシステム
バス制御装置と、この一対のシステムバス制御装置にそ
れぞれ接続された一対のシステムバスと、それぞれがこ
の一対のシステムバスの両方に接続された一対のメモリ
装置と、を含み、二重化バス変換アダプタを介して二重
化されていない入出力制御装置を一対のシステムバスに
接続する二重化メモリシステムにおいて、前記二重化バス変換アダプタは、一対のシステムバスから、いずれか一方のシステムバス
を電気的に選択するシステムバス選択手段と、システムバス選択手段によって選択されたシステムバス
を電気的に入出力制御装置に接続する入出力制御装置接
続手段と、を有することを特徴とする二重化メモリシステム。
【請求項３６】請求項３５に記載の二重化メモリシス
テムにおいて、前記の二重化バス変換アダプタは、システムバスのエラーを検出するシステムバスエラー検
出手段と、システムバス側から入出力制御装置がアクセスされる時
に前記システムバスエラー検出手段の出力に従ってエラ
ーのないシステムバスを選択するシステムバス選択手段
と、入出力制御装置からシステムバス側にアクセスする時に
入出力制御装置からシステムバスへ送出されるデータ及
びアドレス信号に対するエラーチェックコードを生成す
るチェックコード生成手段と、を有することを特徴とする二重化メモリシステム。
【請求項３７】請求項３６に記載の二重化メモリシス
テムにおいて、前記二重化バス変換アダプタは、両方のシステムバスでエラーが発生したとき、処理装置
に対する割込み信号を生成するアダプタ割込み生成手
段、を有することを特徴とする二重化メモリシステム。
【請求項３８】請求項３５に記載の二重化メモリシス
テムにおいて、前記二重化バス変換アダプタは、入出力制御装置に対してアクセスを許可するシステムバ
ス上のアドレス範囲を設定するアドレス領域レジスタ
と、入出力制御装置によるアクセスがアドレス領域レジスタ
に設定された領域外であるときアクセスを禁止するアク
セス禁止手段と、を有することを特徴とする二重化メモリシステム。